JPH071640B2 - 半導体記憶装置の欠陥救済装置 - Google Patents
半導体記憶装置の欠陥救済装置Info
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- JPH071640B2 JPH071640B2 JP62139174A JP13917487A JPH071640B2 JP H071640 B2 JPH071640 B2 JP H071640B2 JP 62139174 A JP62139174 A JP 62139174A JP 13917487 A JP13917487 A JP 13917487A JP H071640 B2 JPH071640 B2 JP H071640B2
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Techniques For Improving Reliability Of Storages (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置の欠陥救済装置に関するもの
である。
である。
近年、半導体記憶装置は、アルファ粒子の入射によるメ
モリセルの誤動作が問題となっている。この対策とし
て、誤り検出・訂正（Error Check and Correction、以
下「ECC」という）機能を半導体記憶装置上あるいは半
導体記憶装置外に備え、これにより誤り訂正を行なって
信頼性を向上することが行なわれている。第６図に、ハ
ミング符号等を誤り検出・訂正符号として用いたECC回
路系の一例を示す。第６図において、１はライトチェッ
クビット発生回路、２はメモリセルアレイ、３はデータ
ビット領域、４はチェックビット領域、５はリードチェ
ックビット発生回路、６はシンドローム発生回路、７は
シンドロームデコーダ、８はデータ訂正回路である。メ
モリセルアレイ２はデータビット領域２とチェックビッ
ト領域４に分かれており、入力アドレスに従って、デー
タビット領域３のｍビットおよびチェックビット領域４
のｋビットに対して並列にデータ入出力が行なわれる構
成になっている。m,kの典型例は、ｍ＝16、ｋ＝６など
である。ECC機能は一般には以下のようにして実現され
る。
モリセルの誤動作が問題となっている。この対策とし
て、誤り検出・訂正（Error Check and Correction、以
下「ECC」という）機能を半導体記憶装置上あるいは半
導体記憶装置外に備え、これにより誤り訂正を行なって
信頼性を向上することが行なわれている。第６図に、ハ
ミング符号等を誤り検出・訂正符号として用いたECC回
路系の一例を示す。第６図において、１はライトチェッ
クビット発生回路、２はメモリセルアレイ、３はデータ
ビット領域、４はチェックビット領域、５はリードチェ
ックビット発生回路、６はシンドローム発生回路、７は
シンドロームデコーダ、８はデータ訂正回路である。メ
モリセルアレイ２はデータビット領域２とチェックビッ
ト領域４に分かれており、入力アドレスに従って、デー
タビット領域３のｍビットおよびチェックビット領域４
のｋビットに対して並列にデータ入出力が行なわれる構
成になっている。m,kの典型例は、ｍ＝16、ｋ＝６など
である。ECC機能は一般には以下のようにして実現され
る。
データ書込み時に、入力するビットを含む複数ビッ
ト（ｍビットとする）のメモリセルデータに対して、チ
ェックビット（ｋビットとする）をライトチェックビッ
ト発生回路１で発生させ、データビット，チェックビッ
トをそれぞれメモリセルアレイ２のデータビット領域３
とチェックビット領域４に書き込む。この（ｍ＋ｋ）ビ
ットのブロック（以下「ECCコード語」あるいは単に「E
CC語」という）がECCの単位となり、誤り検出・訂正は
このECCコード語毎に行なわれる。
ト（ｍビットとする）のメモリセルデータに対して、チ
ェックビット（ｋビットとする）をライトチェックビッ
ト発生回路１で発生させ、データビット，チェックビッ
トをそれぞれメモリセルアレイ２のデータビット領域３
とチェックビット領域４に書き込む。この（ｍ＋ｋ）ビ
ットのブロック（以下「ECCコード語」あるいは単に「E
CC語」という）がECCの単位となり、誤り検出・訂正は
このECCコード語毎に行なわれる。
データ読出し時に、前述のデータビットｍビットと
チェックビットｋビットを同時に読み出し、ｍビットの
データビットから、新たなチェックビットをリードチェ
ックビット発生回路５から発生させ（このようして発生
したチェックビットを以下「リードチェックビット」と
いう）、これとメモリセルアレイ２から読み出されたチ
ェックビット（以下「ライトチェックビット」という）
とのビット毎の排他的論理和をとる。この結果がオール
「０」（リードチェックビットとライトチェックビット
が一致していることに相当）ならば誤り無しと判定し、
それ以外では誤り有りと判定する。上記排他的論理和を
シンドロームと呼ぶ。シンドロームはｋビットからなる
データ列である。これらの操作はリードチェックビット
発生回路５およびシンドローム発生回路６で行なう。
チェックビットｋビットを同時に読み出し、ｍビットの
データビットから、新たなチェックビットをリードチェ
ックビット発生回路５から発生させ（このようして発生
したチェックビットを以下「リードチェックビット」と
いう）、これとメモリセルアレイ２から読み出されたチ
ェックビット（以下「ライトチェックビット」という）
とのビット毎の排他的論理和をとる。この結果がオール
「０」（リードチェックビットとライトチェックビット
が一致していることに相当）ならば誤り無しと判定し、
それ以外では誤り有りと判定する。上記排他的論理和を
シンドロームと呼ぶ。シンドロームはｋビットからなる
データ列である。これらの操作はリードチェックビット
発生回路５およびシンドローム発生回路６で行なう。
前記のシンドロームには、誤りビットの位置情報が
含まれており、これをデコードすることにより、ｍビッ
トのデータビット中のどのビットが誤りであるかがわか
る。これに従って、ｍビットのデータビットとｋビット
のチェックビットのうちの誤りビット（１ビットあるい
は複数ビット）を訂正（反転）する。これを行なうのが
シンドロームデコーダ７およびデータ訂正回路８であ
る。
含まれており、これをデコードすることにより、ｍビッ
トのデータビット中のどのビットが誤りであるかがわか
る。これに従って、ｍビットのデータビットとｋビット
のチェックビットのうちの誤りビット（１ビットあるい
は複数ビット）を訂正（反転）する。これを行なうのが
シンドロームデコーダ７およびデータ訂正回路８であ
る。
以上のようにして、誤り検出・訂正が行なわれる。第６
図において、ライトチェックビット発生回路1,リードチ
ェックビット発生回路５は、ｍビットのデータビットか
ら、誤り訂正・検出符号の構成に従ってチェックビット
を発生する回路であり、論理操作は両者同じである。ま
たシンドローム発生回路６は、前述のように、メモリセ
ルアレイ２から読み出されたチェックビットと、データ
ビットから新たに発生したチェックビット（リードチェ
ックビット）とのビット毎の排他的論理和をとる回路で
ある。シンドロームデコーダ７は、ｋビットのシンドロ
ームから、ｍビットのデータビットおよびｋビットのチ
ェックビットのうちの誤りビットを指定する符号（ｍ＋
ｋビット）に変換するデコーダであり、例えばｍ＋ｋビ
ットのうち、誤りビット位置のみ「１」、他は「０」と
なる出力をチェックビットとのビット毎の排他的論理和
をとる部分をとる部分であり、これにより、誤りビット
のみデータが反転される。誤り訂正された符号（ｍ＋ｋ
ビット）は再びメモリセルアレイ２中の当該位置に書き
込まれる。
図において、ライトチェックビット発生回路1,リードチ
ェックビット発生回路５は、ｍビットのデータビットか
ら、誤り訂正・検出符号の構成に従ってチェックビット
を発生する回路であり、論理操作は両者同じである。ま
たシンドローム発生回路６は、前述のように、メモリセ
ルアレイ２から読み出されたチェックビットと、データ
ビットから新たに発生したチェックビット（リードチェ
ックビット）とのビット毎の排他的論理和をとる回路で
ある。シンドロームデコーダ７は、ｋビットのシンドロ
ームから、ｍビットのデータビットおよびｋビットのチ
ェックビットのうちの誤りビットを指定する符号（ｍ＋
ｋビット）に変換するデコーダであり、例えばｍ＋ｋビ
ットのうち、誤りビット位置のみ「１」、他は「０」と
なる出力をチェックビットとのビット毎の排他的論理和
をとる部分をとる部分であり、これにより、誤りビット
のみデータが反転される。誤り訂正された符号（ｍ＋ｋ
ビット）は再びメモリセルアレイ２中の当該位置に書き
込まれる。
実際には、このようなECC回路系をメモリチップ上ある
いはメモリチップ外に備えて誤り訂正を行なうが、この
ようなECC回路系を前提にした場合、これにより訂正可
能な範囲の不良（メモリセルの製造時のハードエラー）
は訂正可能であり、このような不良をもつチップは良品
と見做してよい。従って、ECC回路系（特にオンチップE
CC）によりチップ製造時のハードエラーを実質的に救済
し、歩留まりを向上することが可能である。このような
場合の問題点について以下述べる。
いはメモリチップ外に備えて誤り訂正を行なうが、この
ようなECC回路系を前提にした場合、これにより訂正可
能な範囲の不良（メモリセルの製造時のハードエラー）
は訂正可能であり、このような不良をもつチップは良品
と見做してよい。従って、ECC回路系（特にオンチップE
CC）によりチップ製造時のハードエラーを実質的に救済
し、歩留まりを向上することが可能である。このような
場合の問題点について以下述べる。
一般に、誤り検出・訂正符号は、前述のECCコード語の
単位（前述の例では各ECCコード語はｍビットのデータ
ビットとｋビットのチェックビットからなる）で、この
うちに含まれる誤りビット数がｐビット以下ならば誤り
検出可能、ｑビット以下ならば誤り訂正可能（ｐ＞ｑ）
である性質をもち、これをｐビット誤り検出・ｑビット
誤り訂正符号と呼ぶ。通常、例えば３ビット誤り検出・
２ビット誤り訂正（Double Error Correction,Triple E
rror Detection、DEC−TED）符号、２ビット誤り検出・
１ビット誤り訂正（Single Error Correction,Double E
rror Detection、SED−DED）符号等が用いられる。以
下、簡単のために、SED−DED符号をもちいてメモリセル
アレイの不良（ハードエラー）を救済（訂正）すること
を考える。
単位（前述の例では各ECCコード語はｍビットのデータ
ビットとｋビットのチェックビットからなる）で、この
うちに含まれる誤りビット数がｐビット以下ならば誤り
検出可能、ｑビット以下ならば誤り訂正可能（ｐ＞ｑ）
である性質をもち、これをｐビット誤り検出・ｑビット
誤り訂正符号と呼ぶ。通常、例えば３ビット誤り検出・
２ビット誤り訂正（Double Error Correction,Triple E
rror Detection、DEC−TED）符号、２ビット誤り検出・
１ビット誤り訂正（Single Error Correction,Double E
rror Detection、SED−DED）符号等が用いられる。以
下、簡単のために、SED−DED符号をもちいてメモリセル
アレイの不良（ハードエラー）を救済（訂正）すること
を考える。
第７図（ａ）〜（ｃ）に示すように、例えばｍ＝8,k＝
４で、入力アドレスAd1,Ad2,Ad3,・・・に従って同時に
８＋４＝12ビットのデータが並列に入出力される場合を
考える。この場合は、各アドレスに対応する12ビットの
組がECCコード語を形成し、このうちの誤りが１ビット
ならば訂正可能である。第７図（ａ）〜（ｃ）の各ビッ
トについて、○印は良品ビット、×印は不良品ビットを
示す。第７図に示すように、各ECCコード語中の誤りが
１ビット以下である場合は、SEC−DED符号により誤り訂
正可能であり、このような場合は、SEC−DED符号による
ECC機能を前提にすればトータルとして良品と見做され
る。
４で、入力アドレスAd1,Ad2,Ad3,・・・に従って同時に
８＋４＝12ビットのデータが並列に入出力される場合を
考える。この場合は、各アドレスに対応する12ビットの
組がECCコード語を形成し、このうちの誤りが１ビット
ならば訂正可能である。第７図（ａ）〜（ｃ）の各ビッ
トについて、○印は良品ビット、×印は不良品ビットを
示す。第７図に示すように、各ECCコード語中の誤りが
１ビット以下である場合は、SEC−DED符号により誤り訂
正可能であり、このような場合は、SEC−DED符号による
ECC機能を前提にすればトータルとして良品と見做され
る。
次に不良ビットの分布が第８図（ａ）〜（ｃ）のような
場合を考える。この場合は、アドレスAd1については２
ビットの不良を含み、これが訂正不能であるので、他の
アドレスAd2,Ad3,・・・に全く不良ビットを含まなくて
もトータルとして訂正不能な誤りが存在することにな
り、不良と見做される。
場合を考える。この場合は、アドレスAd1については２
ビットの不良を含み、これが訂正不能であるので、他の
アドレスAd2,Ad3,・・・に全く不良ビットを含まなくて
もトータルとして訂正不能な誤りが存在することにな
り、不良と見做される。
このように、不良ビットの数よりも不良ビットの分布が
トータルの歩留まりに大きく影響し、これにより歩留ま
りを著しく低下させていた。
トータルの歩留まりに大きく影響し、これにより歩留ま
りを著しく低下させていた。
なお、実際には、例えば第７図のように12ビットの並列
データを入出力する場合、通常は第９図に示すように、
メモリセルアレイは何らかの形で複数ブロック（第９図
の場合は３ブロック）2a,2b,2cの各々に１ビットあるい
は複数ビット（第９図の場合は４ビット）のデータ入出
力を行なうような構成をとり、これらブロックへは共通
のアドレス信号（ロウアドレスおよびコラムアドレス）
が入力され、これがデコーダによってデコードされ、あ
るアドレスに対してあるメモリセルが選択される。
データを入出力する場合、通常は第９図に示すように、
メモリセルアレイは何らかの形で複数ブロック（第９図
の場合は３ブロック）2a,2b,2cの各々に１ビットあるい
は複数ビット（第９図の場合は４ビット）のデータ入出
力を行なうような構成をとり、これらブロックへは共通
のアドレス信号（ロウアドレスおよびコラムアドレス）
が入力され、これがデコーダによってデコードされ、あ
るアドレスに対してあるメモリセルが選択される。
従来の半導体記憶装置の欠陥救済装置は以上のように構
成されているので、ECC機能を前提にした場合、不良ビ
ットの総数が小さくても、不良ビットの分布（アドレス
位置）によっては歩留まりを著しく低下させることにな
る。
成されているので、ECC機能を前提にした場合、不良ビ
ットの総数が小さくても、不良ビットの分布（アドレス
位置）によっては歩留まりを著しく低下させることにな
る。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、簡単な手段により歩留まりを向
上させることのできる欠陥救済装置を得ることにある。
の目的とするところは、簡単な手段により歩留まりを向
上させることのできる欠陥救済装置を得ることにある。
このような目的を達成するために本発明は、並列にデー
タが入出力される複数のメモリセルアレイブロックと、
このメモリセルアレイブロックの各々に入力されるメモ
リセル選択のためのアドレス信号を不良メモリの救済が
可能なアドレス信号に変換するアドレス変換手段とを装
置に設けるようにしたものである。
タが入出力される複数のメモリセルアレイブロックと、
このメモリセルアレイブロックの各々に入力されるメモ
リセル選択のためのアドレス信号を不良メモリの救済が
可能なアドレス信号に変換するアドレス変換手段とを装
置に設けるようにしたものである。
本発明による半導体記憶装置の欠陥救済装置において
は、不良ビットはそのまま残し、これのアドレス位置等
を変更する。
は、不良ビットはそのまま残し、これのアドレス位置等
を変更する。
本発明は、簡単にECCコード語の構成を変更する手段を
備え、これにより、チップ製造時に不良ビットは不良ビ
ットのまま残し、これのアドレス位置等を変更し、ECC
により救済不能な不良パターンを論理アドレスの構成を
変えて救済可能なパターンに再構成し、歩留まりを向上
させるものである。
備え、これにより、チップ製造時に不良ビットは不良ビ
ットのまま残し、これのアドレス位置等を変更し、ECC
により救済不能な不良パターンを論理アドレスの構成を
変えて救済可能なパターンに再構成し、歩留まりを向上
させるものである。
第１図は、本発明に係わる半導体記憶装置の欠陥救済装
置の一実施例を示す構成図である。第１図の装置におい
ては、第９図の従来装置と比較して、各々のメモリセル
アレイブロック2a,2b,2cへのアドレス入力の途中にメモ
リセルアレイブロック毎にアドレス変換系11,12,13が付
加されている。アドレス変換系11〜13は一般には入力ア
ドレス（第１図では複数のアドレス入力を代表してAiと
記載している）を何らかの形で変換（１対１の変換）
し、各メモリセルアレイブロックへ入力するものであ
る。第１図では変換されたアドレスを代表して各々Ai1,
Ai2,Ai3と記載している。
置の一実施例を示す構成図である。第１図の装置におい
ては、第９図の従来装置と比較して、各々のメモリセル
アレイブロック2a,2b,2cへのアドレス入力の途中にメモ
リセルアレイブロック毎にアドレス変換系11,12,13が付
加されている。アドレス変換系11〜13は一般には入力ア
ドレス（第１図では複数のアドレス入力を代表してAiと
記載している）を何らかの形で変換（１対１の変換）
し、各メモリセルアレイブロックへ入力するものであ
る。第１図では変換されたアドレスを代表して各々Ai1,
Ai2,Ai3と記載している。
このような実施例の一般的動作を第２図，第３図を用い
て説明する。第２図に示すように、アドレスAd1に対応
する12ビット中に不良ビット（×印）が２ビット含まれ
る場合、これはSEC−DED符号では誤り訂正不能であり、
ECC操作を行なっても不良が残るが、第８図の例と同様
に、アドレスAd2の12ビットがすべて良ビット（○印）
である場合は、第３図のように、メモリセルアレイブロ
ック2aに対応する４ビット（DB0〜DB3）についてだけ外
部アドレスのAd1とAd2を入れ換えると、Ad1,Ad2に対応
する12ビットの各々が１ビット不良をもつので、SEC−D
ED符号で各々訂正可能となり、不良救済が可能となる。
これは、具体的には、例えばメモリセルアレイブロック
2a〜2cに対応するアドレス変換系11〜13のうちアドレス
変換系12,13についてはAi2＝Ai,Ai3＝Aiなる動作（即ち
入力アドレス＝出力アドレス）を行ない、アドレス変換
系11のみアドレスAd1とAd2を入れ換える動作をすればよ
い。実際には、各アドレスに対応するECCコード語に対
して、アドレスAd1に２ビット不良のみを含み、他のア
ドレスは全ビット良の場合が多い。従って、アドレスAd
1とAd2の入れ換え操作と共に、他のアドレス位置につい
ても同時にアドレス変換が行なわれても差支えない場合
が多い。
て説明する。第２図に示すように、アドレスAd1に対応
する12ビット中に不良ビット（×印）が２ビット含まれ
る場合、これはSEC−DED符号では誤り訂正不能であり、
ECC操作を行なっても不良が残るが、第８図の例と同様
に、アドレスAd2の12ビットがすべて良ビット（○印）
である場合は、第３図のように、メモリセルアレイブロ
ック2aに対応する４ビット（DB0〜DB3）についてだけ外
部アドレスのAd1とAd2を入れ換えると、Ad1,Ad2に対応
する12ビットの各々が１ビット不良をもつので、SEC−D
ED符号で各々訂正可能となり、不良救済が可能となる。
これは、具体的には、例えばメモリセルアレイブロック
2a〜2cに対応するアドレス変換系11〜13のうちアドレス
変換系12,13についてはAi2＝Ai,Ai3＝Aiなる動作（即ち
入力アドレス＝出力アドレス）を行ない、アドレス変換
系11のみアドレスAd1とAd2を入れ換える動作をすればよ
い。実際には、各アドレスに対応するECCコード語に対
して、アドレスAd1に２ビット不良のみを含み、他のア
ドレスは全ビット良の場合が多い。従って、アドレスAd
1とAd2の入れ換え操作と共に、他のアドレス位置につい
ても同時にアドレス変換が行なわれても差支えない場合
が多い。
第４図に、このようなアドレス変換系を簡単に実現する
例を示す。この例では、ヒューズリンクＬを切断しない
場合は、ノードN1は「Ｌ」レベル、ノードN2は「Ｈ」レ
ベルであるのでAi1＝Aiであるが、ヒューズリンクＬを
レーザ溶断法等で切断するとAi1＝▲▼（Aiの反転
信号）となり、対応するアドレス信号があるメモリセル
アレイブロックに対してのみ反転され、前記目的を達成
する。このようなアドレス変換系が複数のアドレス信号
の各々に対して備えられており、チップ製造時にチップ
毎に不良の状態（数およびアドレス位置）からヒューズ
リンクを１個あるいは複数個切断することにより不良を
救済できる。
例を示す。この例では、ヒューズリンクＬを切断しない
場合は、ノードN1は「Ｌ」レベル、ノードN2は「Ｈ」レ
ベルであるのでAi1＝Aiであるが、ヒューズリンクＬを
レーザ溶断法等で切断するとAi1＝▲▼（Aiの反転
信号）となり、対応するアドレス信号があるメモリセル
アレイブロックに対してのみ反転され、前記目的を達成
する。このようなアドレス変換系が複数のアドレス信号
の各々に対して備えられており、チップ製造時にチップ
毎に不良の状態（数およびアドレス位置）からヒューズ
リンクを１個あるいは複数個切断することにより不良を
救済できる。
第５図はアドレス変換系の他の回路例を示す。この場合
は、入力アドレスAi,Ajについて、ヒューズリンクを切
断しない場合はAi1＝Ai,Aj1＝Aj（即ち出力アドレス＝
入力アドレス）に、またヒューズリンクを切断した場合
は両者が入れ換わり、Ai1＝Aj,Aj1＝Aiとなる。これに
よって前記と同様に不良を救済できる。
は、入力アドレスAi,Ajについて、ヒューズリンクを切
断しない場合はAi1＝Ai,Aj1＝Aj（即ち出力アドレス＝
入力アドレス）に、またヒューズリンクを切断した場合
は両者が入れ換わり、Ai1＝Aj,Aj1＝Aiとなる。これに
よって前記と同様に不良を救済できる。
このように、非常に簡単な手段により、メモリセルアレ
イブロック毎に独立にアドレス変換を行なうことによ
り、不良ビットの見掛け上のアドレス位置を入れ換え、
これにより不良救済を行なうことができる。
イブロック毎に独立にアドレス変換を行なうことによ
り、不良ビットの見掛け上のアドレス位置を入れ換え、
これにより不良救済を行なうことができる。
なお、前記実施例では、各メモリセルアレイブロックに
ついて４ビットの並列入出力を行なう場合を示したが、
これは何ビットであってもよい。また、前記実施例で
は、プログラム素子としてヒューズリンクをレーザによ
り溶断する場合を示したが、これはEPROM、レジスタ等
のプログラム素子あるいは電気的スイッチであってもよ
い。
ついて４ビットの並列入出力を行なう場合を示したが、
これは何ビットであってもよい。また、前記実施例で
は、プログラム素子としてヒューズリンクをレーザによ
り溶断する場合を示したが、これはEPROM、レジスタ等
のプログラム素子あるいは電気的スイッチであってもよ
い。
（発明の効果〕 以上説明したように本発明は、並列にデータが入出力さ
れる複数のメモリセルアレイブロックと、このメモリセ
ルアレイブロックの各々に入力されるメモリセル選択の
ためのアドレス信号を不良メモリの救済が可能なアドレ
ス信号に変換するアドレス変換手段とを設けたことによ
り、予備のメモリセルを備えなくとも、メモリセルアレ
イブロック毎に独立にアドレス変換を行なうことにより
不良ビットの見掛け上のアドレス位置を入れ換えること
ができるので、救済不能な不良ビットも救済可能とな
り、半導体記憶装置の歩留まりを向上することができる
効果がある。
れる複数のメモリセルアレイブロックと、このメモリセ
ルアレイブロックの各々に入力されるメモリセル選択の
ためのアドレス信号を不良メモリの救済が可能なアドレ
ス信号に変換するアドレス変換手段とを設けたことによ
り、予備のメモリセルを備えなくとも、メモリセルアレ
イブロック毎に独立にアドレス変換を行なうことにより
不良ビットの見掛け上のアドレス位置を入れ換えること
ができるので、救済不能な不良ビットも救済可能とな
り、半導体記憶装置の歩留まりを向上することができる
効果がある。
第１図は本発明に係わる半導体記憶装置の欠陥救済装置
の一実施例を示す構成図、第２図，第３図は第１図の装
置の動作を説明するためのビット状態図、第４図，第５
図はアドレス変換系の実現例を示す回路図、第６図は従
来の欠陥救済方法を説明するためのECC回路系を示す系
統図、第７図，第８図は従来の欠陥救済装置の動作を説
明するためのビット状態図、第９図は従来のメモリセル
アレイの構成を示す構成図である。 2a〜2c……メモリセルアレイブロック、11〜13……アド
レス変換系。
の一実施例を示す構成図、第２図，第３図は第１図の装
置の動作を説明するためのビット状態図、第４図，第５
図はアドレス変換系の実現例を示す回路図、第６図は従
来の欠陥救済方法を説明するためのECC回路系を示す系
統図、第７図，第８図は従来の欠陥救済装置の動作を説
明するためのビット状態図、第９図は従来のメモリセル
アレイの構成を示す構成図である。 2a〜2c……メモリセルアレイブロック、11〜13……アド
レス変換系。
Claims (4)
- 【請求項１】並列にデータが入出力される複数のメモリ
セルアレイブロックと、このメモリセルアレイブロック
の各々に入力されるメモリセル選択のためのアドレス信
号を不良メモリの救済が可能なアドレス信号に変換する
アドレス変換手段とを備えたことを特徴とする半導体記
憶装置の欠陥救済装置。 - 【請求項２】アドレス変換手段は、入力アドレス信号を
１対１対応で出力アドレス信号に変換し、前記対応は、
プログラム素子により製造後にプログラム可能であるよ
うに構成されることを特徴とする特許請求の範囲第１項
記載の半導体記憶装置の欠陥救済装置。 - 【請求項３】アドレス変換手段は、各メモリセルアレイ
ブロックに入力される複数のアドレス信号のうち１個又
は複数個の論理レベルを反転するか否かのプログラムが
可能な構成を有することを特徴とする特許請求の範囲第
２項記載の半導体記憶装置の欠陥救済装置。 - 【請求項４】アドレス変換手段は、各メモリセルアレイ
ブロックに入力される複数のアドレス信号のうち少なく
とも２個を互いに入れ換えるか否かのプログラムが可能
な構成を有することを特徴とする特許請求の範囲第２項
記載の半導体記憶装置の欠陥救済装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139174A JPH071640B2 (ja) | 1987-06-03 | 1987-06-03 | 半導体記憶装置の欠陥救済装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139174A JPH071640B2 (ja) | 1987-06-03 | 1987-06-03 | 半導体記憶装置の欠陥救済装置 |
Publications (2)
| Publication Number | Publication Date |
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| JPS63302497A JPS63302497A (ja) | 1988-12-09 |
| JPH071640B2 true JPH071640B2 (ja) | 1995-01-11 |
Family
ID=15239299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62139174A Expired - Lifetime JPH071640B2 (ja) | 1987-06-03 | 1987-06-03 | 半導体記憶装置の欠陥救済装置 |
Country Status (2)
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| JP (1) | JPH071640B2 (ja) |
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1988
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Also Published As
| Publication number | Publication date |
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| JPS63302497A (ja) | 1988-12-09 |
| US4918692A (en) | 1990-04-17 |
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