JP2008059751A - 半導体記憶装置 - Google Patents
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Abstract
【課題】チップ面積の増大及び性能の劣化を伴わずに、1本シフト方式のシフトリダンダンシで、連続した2本のビット線を救済し得る冗長回路を備えた半導体記憶装置を提供する。
【解決手段】行及び列からなるマトリクス状に配列された複数個のメモリセルを有するメモリセルアレイを構成し、各々に該メモリセルアレイの1行のメモリセルが接続され、互いに平行に所定間隔をおいて配列される複数のビット線と、該ビット線に沿って配列され、該メモリセルアレイの1行のメモリセルが接続される冗長ビット線と、各々に所定数のビット線及び1本の冗長ビット線が接続され、外部から与えられるアドレス信号に対応して1本のビット線を選択して切り替える複数のビット線選択回路とを備えた半導体記憶装置において、同一のビット線選択回路に接続されるビット線を、互いに隣接しないように配列する。
【選択図】図1
【解決手段】行及び列からなるマトリクス状に配列された複数個のメモリセルを有するメモリセルアレイを構成し、各々に該メモリセルアレイの1行のメモリセルが接続され、互いに平行に所定間隔をおいて配列される複数のビット線と、該ビット線に沿って配列され、該メモリセルアレイの1行のメモリセルが接続される冗長ビット線と、各々に所定数のビット線及び1本の冗長ビット線が接続され、外部から与えられるアドレス信号に対応して1本のビット線を選択して切り替える複数のビット線選択回路とを備えた半導体記憶装置において、同一のビット線選択回路に接続されるビット線を、互いに隣接しないように配列する。
【選択図】図1
Description
本発明は、不良アドレスを救済する冗長回路を備えた半導体記憶装置に関する。
近年の微細化が進むSRAMなどの半導体メモリでは、微細な欠陥や異物が不良の原因となることがあり、これに対処すべく、メモリ内に冗長回路を構成して不良アドレスの救済を行なうことが必須になっている。しかし、冗長回路は、使用されない限りでは無駄な回路であり、余計な面積を必要とするとともに、コストアップの要因となる。また、通常の回路と冗長回路との切替えには、性能の劣化を伴う場合も少なくない。従って、救済効率を十分に確保しつつ、小面積でまた回路の切替えに際して性能劣化を伴わない冗長回路が求められている。
回路の切替えに際して伴う性能劣化が比較的少ない冗長方式の1つとして、例えば特開平3−8200号公報に開示されるようなシフトリダンダンシ(Shift Redundancy)が知られている。この方式は、メモリアドレスをシフトさせることで、不良アドレスに対応するものであり、この方式では、回路の切替えに際して、アクセス速度の低下等の性能劣化を伴わないという長所がある。
図6〜8を参照して、かかるシフトリダンダンシによる不良アドレスへの対応について説明する。図6は、従来の半導体メモリのメモリセルアレイ内に構成される冗長回路の一部を示す図である。ここでは、互いに平行に所定間隔をおいて配列された複数の通常ビット線51a,51b,52a,52b,53a,53bに隣接して、冗長ビット線51s,52s,53sが配置されている。冗長ビット線51s,52s,53sは、それぞれ、隣接して配置された通常ビット線からなる各対(51a,51b),(52a,52b),(53a,53b)に対応するもので、これら通常ビット線及び冗長ビット線の組(51a,51b,51s),(52a,52b,52s),(53a,53b,53s)は、それぞれ、接続配線54a,55a,56aを介して、ビット線選択回路54,55,56に接続されている。ビット線からのデータは、ビット線選択回路54,55,56を通過した後、更に、センスアンプ57,58,59により増幅された上で外部へ出力される。なお、通常ビット線をあらわす符号中のa,bは、アドレスを示しており、アドレスaが選択された場合、通常ビット線51a,52a,53aが同時に選択される。
このシフトリダンダンシによる冗長方式では、不良なビット線の切替えがビット線選択回路55,56,57毎に行なわれ、ビット線選択回路55,56,57は、それぞれ、接続された通常ビット線が不良となった場合に、それを冗長ビット線に切り替える。
図7は、各ビット線選択回路の構成を示す図である。冗長回路の不使用時には、アドレスaが選択されると、通常ビット線51a,52a,53a上のデータがトランスファゲート61,62,63を介してI/O線64上に読み出され、図8に示すようなセンスアンプによって増幅された上で外部出力用回路(不図示)へ送られる。また、一方、冗長回路の使用時には、通常ビット線のいずれかが不良になると、ヒューズ65,66,67,68,69,70のいずれかの切断により冗長ビット線51sを使用可能とし、また、不良な通常ビット線を使用不能とする。例えば、通常ビット線51bが不良になった場合には、冗長活性化ヒューズ69,70、及び、ヒューズ67,68が切断される。これにより、Yアドレスaの選択時には、動作は変化しないが、Yアドレスbの選択時には、不良になった通常ビット線51bでなく、1本だけシフトした冗長ビット線51sが選択される。このように、1本シフト方式のシフトリダンダンシは、データの読出し経路自体に余分な回路がつかないため、アクセス速度の低下が少ない冗長方式である。
ところで、狭い間隔で配列されたビット線では、埃や塵等の微細な異物などにより、2本の配線がショートすることがある。この場合、アドレスが共通であるビット線同士のショートであれば、各ビット線選択回路に接続される1本の冗長ビット線により救済が可能であるが、隣接するビット線同士のショートであれば、2本連続で不良となり、救済には2本の冗長ビット線が必要になる。
しかしながら、前述した1本シフト方式のシフトリダンダンシでは、ビット線選択回路毎に冗長ビット線が1本ずつしか設けられておらず、1つのビット線選択回路内に2本のビット線の不良がある場合には、救済が不可能である。すなわち、図6において、×印が付された通常ビット線52a及び52bがショートする場合には、これらの通常ビット線52a,52bは、2本とも不良となる。この場合には、ビット線選択回路55に接続される冗長ビット線が1本のみ(符号52s)であるため、通常ビット線52a,52bの両者を救済することはできず、このようなメモリセルアレイを備えた半導体メモリは不良品となってしまう。
このように、1本シフト方式のシフトリダンダンシでは、冗長の自由度すなわち救済性能を上げにくいという欠点がある。冗長の自由度すなわち救済性能を向上させるには、例えば1アドレス以上のシフト量でメモリアドレスをシフトさせることが考えられるが、この場合には、非常に大規模かつ複雑な切替え回路が必要となり、チップ面積の増大および性能劣化の両方がもたらされることになる。
本発明は、上記技術的課題に鑑みてなされたもので、チップ面積の増大及び性能の劣化を伴わずに、1本シフト方式のシフトリダンダンシで、連続した2本の不良ビット線を救済し得る冗長回路を備えた半導体記憶装置を提供することを目的とする。
本発明の一実施例によれば、半導体記憶装置は、
行及び列からなるマトリクス状に配列された複数個のメモリセルを有するメモリセルアレイと、
各々に前記メモリセルアレイの1列のメモリセルが接続される複数のビット線と、
前記ビット線に沿って配列され、前記メモリセルアレイの1列のメモリセルが接続される冗長ビット線と、
各々に所定数のビット線及び1本の冗長ビット線が接続され、外部から与えられるアドレス信号に対応して前記所定数のビット線の中から1本のビット線を選択し、前記選択された1本のビット線と前記1本の冗長ビット線とを切り替える複数のビット線選択回路とを備え、
前記メモリセルアレイ上で隣接ずるビット線は、それぞれ異なる前記ビット線選択回路に接続され、
前記複数のビット線選択回路ごとに前記切り替え動作を行うことを特徴とする。
行及び列からなるマトリクス状に配列された複数個のメモリセルを有するメモリセルアレイと、
各々に前記メモリセルアレイの1列のメモリセルが接続される複数のビット線と、
前記ビット線に沿って配列され、前記メモリセルアレイの1列のメモリセルが接続される冗長ビット線と、
各々に所定数のビット線及び1本の冗長ビット線が接続され、外部から与えられるアドレス信号に対応して前記所定数のビット線の中から1本のビット線を選択し、前記選択された1本のビット線と前記1本の冗長ビット線とを切り替える複数のビット線選択回路とを備え、
前記メモリセルアレイ上で隣接ずるビット線は、それぞれ異なる前記ビット線選択回路に接続され、
前記複数のビット線選択回路ごとに前記切り替え動作を行うことを特徴とする。
ここで、上記ビット線がアドレス順に配列され、偶数アドレス及び奇数アドレス別に異なるビット線選択回路に接続されることが好ましい。
この実施例によれば、チップ面積の増大及び性能の劣化を伴わずに、1本シフト方式のシフトリダンダンシで、連続した2本の不良ビット線を救済することができる。
以下、本発明の実施の形態について、添付図面を参照しながら説明する。
実施の形態1.
図1は、本発明の実施の形態1に係る半導体メモリに含まれるメモリセルアレイ内に構成される冗長回路の一部を示す図である。このメモリセルアレイでは、複数の通常ビット線1a,2a,3a,1b,2b,3bが互いに平行に所定間隔をおいて配列されており、これらの通常ビット線に隣接して、冗長ビット線1s,2s,3sが配置されている。冗長ビット線1s,2s,3sは、それぞれ、隣接して配置された通常ビット線からなる各対(1a,1b),(2a,2b),(3a,3b)に対応するもので、これら通常ビット線及び冗長ビット線の組(1a,1b,1s),(2a,2b,2s),(3a,3b,3s)は、それぞれ、接続配線4a,5a,6aを介して、ビット線選択回路4,5,6に接続されている。ビット線からのデータは、ビット線選択回路4,5,6を通過した後、更に、センスアンプ7,8,9により増幅された上で外部へ出力される。
実施の形態1.
図1は、本発明の実施の形態1に係る半導体メモリに含まれるメモリセルアレイ内に構成される冗長回路の一部を示す図である。このメモリセルアレイでは、複数の通常ビット線1a,2a,3a,1b,2b,3bが互いに平行に所定間隔をおいて配列されており、これらの通常ビット線に隣接して、冗長ビット線1s,2s,3sが配置されている。冗長ビット線1s,2s,3sは、それぞれ、隣接して配置された通常ビット線からなる各対(1a,1b),(2a,2b),(3a,3b)に対応するもので、これら通常ビット線及び冗長ビット線の組(1a,1b,1s),(2a,2b,2s),(3a,3b,3s)は、それぞれ、接続配線4a,5a,6aを介して、ビット線選択回路4,5,6に接続されている。ビット線からのデータは、ビット線選択回路4,5,6を通過した後、更に、センスアンプ7,8,9により増幅された上で外部へ出力される。
なお、通常ビット線間,冗長ビット線間および通常ビット線〜冗長ビット線間の間隔は、所定の設計ルールのもとで任意に決定される間隔である。また、図1において、通常ビット線をあらわす符号に含まれる文字a,bは、アドレスを示しており、アドレスaが選択された場合、通常ビット線1a,2a,3aが同時に選択される。更に、ビット線選択回路4,5,6は、図7に示す従来と同様の構成であるため、ここでの説明を省略する。
この実施の形態1では、図6に示す従来技術と異なり、通常ビット線がビット線選択回路7,8,9別に配置されるのではなく、アドレス別に配置される、すなわち、同一のビット線選択回路4,5,6に接続される通常ビット線が隣接しないように分散して配置される。各ビット線からの引き出し線との接続のとり方をそれに合わせて変えることにより、最終的には、ビット線選択回路単位でセンスアンプ7,8,9への接続がなされている。
かかる冗長回路による救済プロセスについて説明する。例えば、通常ビット線3a,1b上の所定箇所(図中×を付した箇所)に異物が存在し、隣接する2本の通常ビット線3a,1bがショートしたとする。この場合には、隣接する2本の不良であり、共に不良となる2本を救済する必要がある。前述したようなビット線選択回路内のヒューズの切断により、不良のビット線3aは、ビット線選択回路9に接続される冗長ビット線3sで、また、不良のビット線1bは、ビット線選択回路7に接続される冗長ビット線1sで置換され、救済される。
このようにして、物理的に連続する2本のビット線の不良を、1本シフトのシフトリダンダンシを用いて救済することができ、アクセス時間の低下等の性能の劣化もなく、隣接する2本のビット線を救済することができる。
実施の形態2.
図2は、本発明の実施の形態2に係る半導体メモリに含まれるメモリセルアレイ内の冗長回路の一部を示す図である。この実施の形態2では、アドレス順に並んでいるビット線1〜15が、偶数アドレスおよび奇数アドレス別に、接続配線14a及び15aを介して、偶数アドレス用ビット線選択回路14及び奇数アドレス用ビット線選択回路15に接続されている。また、冗長ビット線11s,12sが、偶数アドレス及び奇数アドレスの各々のために、1本ずつ設けられている。更に、これら偶数アドレス用及び奇数アドレス用ビット線選択回路14,15は、共に、1つのセンスアンプ16に接続されており、いずれか一方からのデータが、センスアンプ16を介して外部へ出力される。
図2は、本発明の実施の形態2に係る半導体メモリに含まれるメモリセルアレイ内の冗長回路の一部を示す図である。この実施の形態2では、アドレス順に並んでいるビット線1〜15が、偶数アドレスおよび奇数アドレス別に、接続配線14a及び15aを介して、偶数アドレス用ビット線選択回路14及び奇数アドレス用ビット線選択回路15に接続されている。また、冗長ビット線11s,12sが、偶数アドレス及び奇数アドレスの各々のために、1本ずつ設けられている。更に、これら偶数アドレス用及び奇数アドレス用ビット線選択回路14,15は、共に、1つのセンスアンプ16に接続されており、いずれか一方からのデータが、センスアンプ16を介して外部へ出力される。
この実施の形態2では、隣接する2本のビット線の不良は、常に、偶数アドレス及び奇数アドレスの1本ずつの不良になるので、偶数・奇数それぞれの冗長ビット線を用いて、ビット線を救済することができる。例えば、偶数アドレスのビット線3と奇数アドレスのビット線4がショートして不良になった場合には、ビット線3は冗長ビット線11sで、また、ビット線4は冗長ビット線12sで置換され、救済される。このように、隣接するビット線が別々のビット線選択回路に接続されることにより、別々の冗長ビット線でそれぞれ救済することができる。
また、この実施の形態2によれば、例えばα線等の放射線がメモリセルアレイ内のメモリセルに入射して、そのメモリセルのデータを変化させる現象(所謂ソフトエラー)が発生した場合にも、データの誤りを検出する上での指標となる属性(パリティ)が無効にならず、データの修正が可能となる。データに含まれる1又は0の数を計算し、その結果をパリティビットとしてデータに付加する。データの読出しに際してもう1度パリティビットを算出し、それが、読み出したパリティビットと一致しなければ、いずれかのビットのデータが変化したことが分かる。ただし、パリティでは、パリティビットも含めて、奇数個のビットの誤りは検出可能であるが、偶数個のデータの誤りは検出不可能である。なお、データに対するパリティビットの付加については、8ビットデータにつき1ビットのパリティビットを付加することが一般的である。
ソフトエラーでは、1度の入射で、2ビット連続のデータ反転が起こることがある。例えば前述した実施の形態1において、ソフトエラーによりビット線2a,3a上のデータの反転が起こったとすると、同一アドレス(この場合には、アドレスa)をもつデータ、すなわち、同時に読み出されるデータのうち2ビットが反転したことになり、パリティが有効であるデバイスでも誤りを検出することはできない。
本実施の形態2に係る冗長回路では、このような問題が解決可能であり、隣接する2本のビット線で不良が起こっても、それらは同時に読み出されることのない別アドレスをもつデータであるため、パリティが無効になることはない。また、実施の形態1における場合と同様に、アクセス速度の低下等の性能の劣化を伴わずに、不良となった隣接する2本のビット線を救済することができる。
実施の形態3.
図3は、本発明の実施の形態3に係る半導体メモリに含まれるメモリセルアレイ内の冗長回路の一部を示す図である。前述した実施の形態1では、実施の形態2の説明に基づき、ソフトエラーによって隣接した2本のビット線不良が生じた場合、パリティが無効になる。かかる問題に対処して、この実施の形態3では、図3に示すように、通常ビット線が、同一アドレスのものが隣接しないように配置されている。ここでは、通常ビット線1a,2b,3a,1b,2a,3bの順で配列され、通常ビット線の各対(1a,1b),(2a,2b),(3a,3b)が、それぞれ、接続配線4a,5a,6aを介して、ビット線選択回路4,5,6に接続されている。上記実施の形態1における場合と同様に、各ビット線からの引き出し線との接続のとり方をそれに合わせて変えることにより、最終的には、ビット線選択回路単位でセンスアンプ7,8,9への接続がなされている。
図3は、本発明の実施の形態3に係る半導体メモリに含まれるメモリセルアレイ内の冗長回路の一部を示す図である。前述した実施の形態1では、実施の形態2の説明に基づき、ソフトエラーによって隣接した2本のビット線不良が生じた場合、パリティが無効になる。かかる問題に対処して、この実施の形態3では、図3に示すように、通常ビット線が、同一アドレスのものが隣接しないように配置されている。ここでは、通常ビット線1a,2b,3a,1b,2a,3bの順で配列され、通常ビット線の各対(1a,1b),(2a,2b),(3a,3b)が、それぞれ、接続配線4a,5a,6aを介して、ビット線選択回路4,5,6に接続されている。上記実施の形態1における場合と同様に、各ビット線からの引き出し線との接続のとり方をそれに合わせて変えることにより、最終的には、ビット線選択回路単位でセンスアンプ7,8,9への接続がなされている。
このような構成によれば、ソフトエラーによっていずれの隣接する2本のビット線が不良になった場合にも、同一アドレスの複数のビット線が不良になることはなく、パリティは有効なままである。また、実施の形態1における場合と同様に、アクセス速度の低下等の性能劣化を伴わずに、不良となった隣接する2本のビット線を救済することができる。
実施の形態4.
図4は、本発明の実施の形態4に係る半導体メモリに含まれるメモリセルアレイ内の冗長回路の一部を示す図である。通常ビット線が、4種類のアドレスa,b,c,dに対応して設けられており、前述した実施の形態1における場合と同様に、同一のビット線選択回路23,24,25,26にそれぞれ接続配線23a,24a,25a,26aを介して接続される通常ビット線同士が隣接しないように分散して配置されている。具体的には、16本の通常ビット線が、1a,2a,1b,2b,1c,2c,1d,2d,3a,4a,3b,4b,3c,4c,3d,4dの順で配列されている。また、各ビット線選択回路23,24,25,26に対応して、センスアンプ27,28,29,30が設けられている。
図4は、本発明の実施の形態4に係る半導体メモリに含まれるメモリセルアレイ内の冗長回路の一部を示す図である。通常ビット線が、4種類のアドレスa,b,c,dに対応して設けられており、前述した実施の形態1における場合と同様に、同一のビット線選択回路23,24,25,26にそれぞれ接続配線23a,24a,25a,26aを介して接続される通常ビット線同士が隣接しないように分散して配置されている。具体的には、16本の通常ビット線が、1a,2a,1b,2b,1c,2c,1d,2d,3a,4a,3b,4b,3c,4c,3d,4dの順で配列されている。また、各ビット線選択回路23,24,25,26に対応して、センスアンプ27,28,29,30が設けられている。
この実施の形態4では、通常ビット線1a,2a,1b,2b,1c,2c,1d,2d,3a,4a,3b,4b,3c,4c,3d,4dとともに、2本の冗長ビット線21s,22sが設けられており、冗長ビット線21sは、接続配線23a及び25aを介してビット線選択回路23及び25へ、また、冗長ビット線22sは、接続配線24a,25a,26aを介してビット線選択回路24,25,26へ接続されている。すなわち、1本の冗長ビット線が、複数のビット線選択回路に接続され、複数のビット線選択回路により、冗長ビット線が共用されるようになっている。その結果、冗長ビット線の総数の削減が可能となり、チップ面積の縮小化を図ることができる。
実施の形態5.
図5は、本発明の実施の形態5に係る半導体メモリに含まれるメモリセルアレイ内の冗長回路の一部を示す図である。この実施の形態5では、前述した実施の形態4について、ソフトエラーによるパリティの無効化をなくするべく改良されたものを取り上げる。ここでは、同一アドレスの通常ビット線が互いに隣接しないように配置されている。具体的には、16本の通常ビット線が、1a,2c,1b,2d,1c,2a,1d,2b,3a,4c,3b,4d,3c,4a,3d,4bの順で配列されている。
図5は、本発明の実施の形態5に係る半導体メモリに含まれるメモリセルアレイ内の冗長回路の一部を示す図である。この実施の形態5では、前述した実施の形態4について、ソフトエラーによるパリティの無効化をなくするべく改良されたものを取り上げる。ここでは、同一アドレスの通常ビット線が互いに隣接しないように配置されている。具体的には、16本の通常ビット線が、1a,2c,1b,2d,1c,2a,1d,2b,3a,4c,3b,4d,3c,4a,3d,4bの順で配列されている。
なお、この実施の形態5では、ビット線選択回路23及び25のアドレス配置を、ビット線選択回路24及び26のアドレス配置と変えることで、同一アドレスのビット線が隣接しないような構成とすることができる。
かかる実施の形態5によれば、実施の形態4における場合と同様の効果を奏することができ、更に、その上、ソフトエラーにより隣接した2本のビット線の不良が発生した場合にも、パリティを有効とすることができる。
なお、本発明は、例示された実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲において、種々の改良及び設計上の変更が可能であることは言うまでもない。
1a,1b,1c,1d,2a,2b,2c,2d,3a,3b,3c,3d,4a,4b,4c,4d 通常ビット線、
1s,2s,3s,11s,12s,21s,22s 冗長ビット線、
4,5,6,23,24,25,26 ビット線選択回路、
7,8,9,16,27,28,29,30 センスアンプ、
14 偶数アドレス用ビット線選択回路、15 奇数アドレス用ビット線選択回路。
1s,2s,3s,11s,12s,21s,22s 冗長ビット線、
4,5,6,23,24,25,26 ビット線選択回路、
7,8,9,16,27,28,29,30 センスアンプ、
14 偶数アドレス用ビット線選択回路、15 奇数アドレス用ビット線選択回路。
Claims (2)
- 行及び列からなるマトリクス状に配列された複数個のメモリセルを有するメモリセルアレイと、
各々に前記メモリセルアレイの1列のメモリセルが接続される複数のビット線と、
前記ビット線に沿って配列され、前記メモリセルアレイの1列のメモリセルが接続される冗長ビット線と、
各々に所定数のビット線及び1本の冗長ビット線が接続され、外部から与えられるアドレス信号に対応して前記所定数のビット線の中から1本のビット線を選択し、前記選択された1本のビット線と前記1本の冗長ビット線とを切り替える複数のビット線選択回路とを備え、
前記メモリセルアレイ上で隣接ずるビット線は、それぞれ異なる前記ビット線選択回路に接続され、
前記複数のビット線選択回路ごとに前記切り替え動作を行うことを特徴とする半導体記憶装置。 - 上記ビット線がアドレス順に配列され、偶数アドレス及び奇数アドレス別に異なるビット線選択回路に接続されることを特徴とする請求項1記載の半導体記憶装置。
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Legal Events
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101026 |