WO2010004664A1 - 半導体記憶装置 - Google Patents

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WO2010004664A1
WO2010004664A1 PCT/JP2009/000263 JP2009000263W WO2010004664A1 WO 2010004664 A1 WO2010004664 A1 WO 2010004664A1 JP 2009000263 W JP2009000263 W JP 2009000263W WO 2010004664 A1 WO2010004664 A1 WO 2010004664A1
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WO
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circuit
timing control
semiconductor memory
control signal
memory device
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PCT/JP2009/000263
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English (en)
French (fr)
Inventor
中村敏宏
飯田真久
Original Assignee
パナソニック株式会社
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    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Definitions

  • the present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device including an error correction (ECC) circuit.
  • ECC error correction
  • DRAM dynamic random access memory
  • SRAM static random access memory
  • a redundancy repair technique for replacing defective memory cells with spare memory cells is generally known.
  • the redundancy remedy technique cannot cope with a defect that occurs due to deterioration during use, or a defect that occurs due to a soft error such as alpha rays or cosmic rays.
  • a self-correction technique using an ECC circuit technique is known.
  • SOC System On Chip
  • memory such as DRAM and SRAM, logic circuits, and CPUs are mixed on a single chip due to improved integration due to miniaturization.
  • the bus width of the mounted memory can be set relatively freely, and a very wide bus configuration (for example, 256-bit width) can be taken compared to a general-purpose single-unit memory.
  • Patent Document 1 As a publicly known example of a semiconductor memory device equipped with an ECC function, for example, according to Patent Document 1, a memory cell array in which a large number of memory cells are arranged in an array, and the same wiring width and interval as bit lines in the memory cell array A replica bit line composed of the same wiring width and interval as the word lines in the memory cell array, a buffer circuit for writing data into the memory cell, and the replica An example is disclosed in which a semiconductor memory device is configured with a replica write buffer circuit for driving a bit line, and a memory operation at an appropriate timing according to a memory capacity configuration is realized using these.
  • FIG. 10 is a block diagram showing a schematic configuration of a semiconductor memory device having a conventional ECC circuit, which is a typical example when applied to a DRAM.
  • the conventional semiconductor memory device includes a memory array 1000, a read latch circuit 1001, an ECC circuit 1002, a data latch / input / output circuit 1003, a write buffer circuit 1004, and a delay circuit 1005.
  • the memory array 1000 has a normal memory array 1000a and a parity memory array 1000b.
  • the ECC circuit 1002 includes a syndrome generation circuit 1002a, an error detection circuit 1002b, an error correction circuit 1002c, and a parity generation circuit 1002d.
  • Normal data and parity data read from the normal memory array 1000a and the parity memory array 1000b are input to the subsequent syndrome generation circuit 1002a via the read latch circuit 1001, and ECC processing such as syndrome generation and error detection is executed.
  • ECC processing such as syndrome generation and error detection is executed.
  • the data is output to the outside of the memory via the data latch / input / output circuit 1003.
  • Data input to the data latch / input / output circuit 1003 is rewritten by input data DI ⁇ 127: 0> input from the outside of the DRAM, and then input to the parity generation circuit 1002d to generate parity data. Both data and parity data are written to the normal memory array 1000a and the parity memory array 1000b via the write buffer circuit 1004.
  • the write signal WYPA for controlling the write buffer when writing data to the normal memory array 1000a and the parity memory array 1000b is a delay circuit such as a transistor circuit based on the read signal RYPA for controlling the read latch circuit 1001 for reading data.
  • a configuration is adopted in which an appropriate delay is made via 1005 and then input to the write buffer circuit 1004. JP 2006-4476 A
  • a conventional semiconductor memory device equipped with the ECC circuit as described above executes a series of ECC processing operations such as syndrome generation, syndrome decoding, error correction, and parity generation based on normal data and parity data stored in the memory array 1000. Since the operation of writing normal data and parity data in the memory array 1000 is executed based on these data and externally input data, the ECC processing operation is compared with a semiconductor memory device not equipped with an ECC circuit. The processing time required for this is required, and the influence on the memory performance degradation is very large.
  • the ECC circuit mounted on the semiconductor memory device has a characteristic that the block aspect of the layout arrangement configuration is poor due to its nature. Therefore, in the signal path in the ECC processing, there is a gap between each element in the ECC circuit block.
  • the wiring length to be connected becomes long. As described above, with the recent miniaturization of elements, the wiring resistance tends to increase. Therefore, in the series of ECC processes from syndrome generation to parity generation in ECC processing, in addition to transistor delay in circuit elements, The proportion of wiring delay due to wiring resistance and inter-wiring parasitic capacitance is increasing.
  • a write signal for writing normal data and parity data to the memory array needs to become active after a series of ECC processing from syndrome generation to parity generation is completed.
  • the signal path in the ECC processing is described above. As shown in the figure, it includes multiple delay factors such as transistor delay and signal wiring delay, and the amount of signal delay varies greatly due to the variation of each delay factor due to various factors such as temperature and voltage. In order to prevent malfunction, the active timing needs to secure a further sufficient delay amount in addition to the ECC processing time in consideration of the above-described plurality of variations.
  • Patent Literature 1 dummy memory cells are arranged on a memory array and used as a replica circuit for generating memory core operation timing, thereby improving memory operation speed performance by optimizing internal operation of the memory core such as sense amplifier activation timing.
  • the ECC circuit and the peripheral circuit are separated from the period required for the internal operation of the memory core such as the sense amplifier activation timing described in Patent Document 1. A period required for the ECC processing in the input / output circuit is required, and the period required for the ECC processing greatly affects the memory core operation performance.
  • Patent Document 1 there is no particular mention regarding improvement in speed performance from ECC processing to data writing in an ECC circuit that is often arranged around a peripheral circuit or an input / output circuit, and countermeasures thereof. In the operation from the processing to the data writing, there is still a big problem regarding the improvement of the memory operation speed performance.
  • the present invention has been made in view of the above problems, and in a semiconductor memory device equipped with an ECC circuit, the memory operation speed is optimized by optimizing the timing of the ECC processing operation and the data writing to the memory cell.
  • the purpose is to improve performance.
  • the semiconductor memory device of the first example is A memory array including a normal memory array for storing normal data, and a code memory array for storing error detection correction code data for performing error detection and correction of normal data; A code generation unit that generates error detection / correction code data based on the normal data written to the normal memory array, and the normal data is erroneous based on the normal data and error detection / correction code data read from the memory array.
  • An error correction circuit including an error detection and correction unit for detecting and correcting; Based on a first timing control signal that controls the timing at which data input to the error correction circuit is delivered to the error correction circuit, A timing control signal generator for generating a second timing control signal for controlling the timing at which the data output from the error correction circuit is transferred from the error correction circuit to another circuit;
  • the timing control signal generation unit includes a circuit that is the same as or corresponds to at least a part of the error correction circuit, and has a timing obtained by delaying the first timing control signal by a time corresponding to the delay time of the error correction circuit. In response, the second timing control signal is output.
  • the semiconductor memory device of the second example is A semiconductor memory device of a first example, Based on normal data and error detection / correction code data read from the memory array, at least a part of the data detected and corrected by the error detection / correction unit, and data input from outside the semiconductor memory device Normal data including at least a part of the error detection correction code data generated by the code generation unit based on the normal data is configured to be written to the memory array,
  • the first timing control signal is a signal for controlling the timing at which normal data and error detection / correction code data read from the memory array are delivered to the error detection / correction unit
  • the second timing control signal is a signal for controlling the timing at which normal data written to the memory array and error detection / correction code data are delivered to the memory array
  • the timing control signal generation unit includes a circuit that is the same as or corresponds to at least a part of the circuits that constitute the error detection and correction unit and the code generation unit, and the delay times of the error detection and correction unit and the code generation unit
  • the second timing control signal is output in accord
  • the semiconductor memory device of the third example is A semiconductor memory device of a first example,
  • the first timing control signal is a signal for controlling the timing at which normal data and error detection / correction code data read from the memory array are delivered to the error detection / correction unit
  • the second timing control signal is a signal for controlling the timing at which the data detected and corrected by the error detection and correction unit is transferred to a circuit outside the semiconductor memory device
  • the timing control signal generation unit includes a circuit that is the same as or corresponds to at least a part of a circuit constituting the error detection and correction unit, and the first timing control signal is a time corresponding to a delay time of the error detection and correction unit.
  • the second timing control signal is configured to be output in accordance with the timing delayed.
  • the semiconductor memory device of the fourth example is A semiconductor memory device of a first example
  • the first timing control signal is a signal that controls the timing at which normal data input from the outside of the semiconductor memory device and written to the memory array is delivered to the code generation unit
  • the second timing control signal controls the timing at which normal data written to the memory array and error detection / correction code data generated by the code generation unit based on the normal data are delivered to the memory array.
  • the timing control signal generation unit includes a circuit that is the same as or corresponds to at least a part of a circuit constituting the code generation unit, and delays the first timing control signal by a time corresponding to a delay time of the code generation unit.
  • the second timing control signal is output in accordance with the set timing.
  • the second timing control signal for controlling the timing at which the write data is transferred to the memory array is generated according to the delay time of the error detection / correction unit, etc., so that the timing control margin should be set small. Etc. can be easily done.
  • the semiconductor memory device of the fifth example is A semiconductor memory device of a first example,
  • the timing control signal generation unit has a number of transistor stages in the signal path between the first and second timing control signals, which is the same as the number of intermediate transistor stages between input and output signals in the error correction circuit.
  • the semiconductor memory device of the sixth example is A semiconductor memory device of a first example,
  • the timing control signal generation unit includes a logic element corresponding to a relay logic element between input and output signals in the error correction circuit in a signal path between the first and second timing control signals.
  • the semiconductor memory device of the seventh example is A semiconductor memory device according to a sixth example,
  • the logic element includes an input signal to be transmitted and a logic element to which one or more other signals are input, and the other one or more signals are input signals to which an output of the logic element is transmitted. It is characterized in that it is kept at a level that changes according to the level transition.
  • the semiconductor memory device of the eighth example is A semiconductor memory device of a first example, In the timing control signal generation unit, the number of toggles of the transistors provided in the signal path between the first and second timing control signals is the same as the number of toggles of the transit transistors between the input and output signals in the error correction circuit. It is characterized by being.
  • the semiconductor memory device of the ninth example is A semiconductor memory device of a first example,
  • the timing control signal generation unit is characterized in that all transistors provided in a signal path between the first and second timing control signals toggle according to a level transition of the first timing control signal. To do.
  • the semiconductor memory device of the tenth example is A semiconductor memory device of a first example,
  • the error correction circuit and the timing control signal generator are configured such that the sum of the transistor delay due to the signal passing through the transistor and the wiring delay due to the wiring parasitic resistance and wiring parasitic capacitance of the signal wiring are equal. It is characterized by being.
  • the semiconductor memory device of the eleventh example is A semiconductor memory device of a first example,
  • the timing control signal generation unit includes a signal wiring having a layout corresponding to a signal wiring between input and output signals in the error correction circuit in a signal path between the first and second timing control signals. .
  • the semiconductor memory device of the twelfth example is A semiconductor memory device of a first example,
  • the timing control signal generation unit is configured to provide normal signal read from the memory array in the circuit arrangement of the error correction circuit on the signal path between the first and second timing control signals, or from the outside of the semiconductor memory device.
  • the wiring patterns constituting the signal path from the position where normal data input and written to the memory array are input to the position where error detection / correction data or error detection / correction code data is output are orthogonal to each other. It has a signal wiring that reciprocates in at least one of the two directions.
  • the semiconductor memory device of the thirteenth example is A semiconductor memory device of a first example,
  • the timing control signal generation unit is provided corresponding to each group in which data bits input / output to / from the memory array are divided into a plurality of groups, and is generated by each timing control signal generation unit.
  • the data delivery timing corresponding to each of the groups is controlled based on the timing control signal.
  • the semiconductor memory device of the fourteenth example is A semiconductor memory device of a first example
  • the timing control signal generator is Each includes a circuit that is the same as or corresponds to at least a part of the circuit constituting the error correction circuit, and corresponds to the timing at which the first timing control signal is delayed by a time corresponding to the delay time of the error correction circuit.
  • a plurality of basic timing control signal generators for generating a third timing control signal Among the plurality of third timing control signals output from the plurality of basic timing control signal generation units, a signal corresponding to any timing is output as the second timing control signal. It is characterized by that.
  • the semiconductor memory device of the fifteenth example is A semiconductor memory device according to a fourteenth example, Of the plurality of third timing control signals, a signal corresponding to the most delayed timing is output as the second timing control signal.
  • the semiconductor memory device of the 16th example is A semiconductor memory device of a first example,
  • the timing control signal generation unit includes an input / output circuit unit that controls input / output of data between the error correction circuit and the outside of the semiconductor memory device, and a peripheral logic circuit unit that generates a control signal for each unit of the semiconductor memory device It is characterized in that at least one of them is formed inside or adjacent to the region where it is formed.
  • the timing control margin can be easily set as described above, and the circuit area can be easily reduced.
  • the semiconductor memory device of the seventeenth example is A semiconductor memory device of a first example, At least a part of the wiring that constitutes the error correction circuit and at least a part of the wiring that constitutes the timing control signal generation unit are arranged with one or more other wirings interposed therebetween. And
  • FIG. 1 is a block diagram showing a schematic configuration of a semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 2 is a block diagram showing a schematic configuration of a semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 3 is a circuit diagram showing a detailed configuration of the syndrome generation circuit of the semiconductor memory device according to the third embodiment of the present invention.
  • FIG. 4 is a circuit diagram showing a detailed configuration of a part of the replica circuit of the semiconductor memory device according to the third embodiment of the present invention.
  • FIG. 5 is a block diagram showing a layout arrangement configuration of a semiconductor memory device according to the fourth embodiment of the present invention.
  • FIG. 6 is a layout diagram showing a layout arrangement configuration of a semiconductor memory device according to the fifth embodiment of the present invention.
  • FIG. 1 is a block diagram showing a schematic configuration of a semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 2 is a block diagram showing a schematic configuration of a semiconductor memory device according to the second embodiment
  • FIG. 7 is a layout diagram showing a layout arrangement configuration of a semiconductor memory device according to the sixth embodiment of the present invention.
  • FIG. 8 is a layout diagram showing a layout arrangement configuration of a semiconductor memory device according to the seventh embodiment of the present invention.
  • FIG. 9 is a layout diagram showing the layout configuration of the semiconductor memory device according to the eighth embodiment of the present invention.
  • FIG. 10 is a block diagram showing a configuration of a conventional semiconductor memory device.
  • FIG. 1 is a block diagram showing a schematic configuration of a semiconductor memory device including an ECC (Error Correct Code) circuit (error correction circuit) according to a first embodiment of the present invention, and is applied to a DRAM (Dynamic Random Access Memory).
  • ECC Error Correct Code
  • DRAM Dynamic Random Access Memory
  • the memory array 100 has a normal memory array 100a that stores normal data and a parity memory array 100b that stores test data for detecting errors in the normal memory array 100a.
  • both the normal memory array 100a and the parity memory array 100b are obtained by arranging the same memory cells in a matrix.
  • data stored in each memory cell is selected by a word line selected by a row decoder circuit corresponding to an address signal input from the outside, and read from the memory cell to a plurality of bit lines. It is.
  • the data read to the bit line is detected and amplified by a sense amplifier, and selectively read out to a large number of normal data lines DL ⁇ 127: 0> and parity data lines PDL ⁇ 7: 0> through a switch gate.
  • the sense amplifiers are arranged in a column in the memory array 100 corresponding to each bit line pair, and are configured in a plurality of columns.
  • the data read from the memory cell to the normal data line DL ⁇ 127: 0> and the parity data line PDL ⁇ 7: 0> via the bit line as described above is input to the read latch circuit 101. Thereafter, the read signal RYPA is input to the read latch circuit 101, and the data is input to the subsequent ECC circuit 102 as normal read data RD ⁇ 127: 0> and parity read data PRD ⁇ 7: 0>.
  • the ECC circuit 102 includes a syndrome generation circuit 102a, an error detection circuit 102b, an error correction circuit 102c, and a parity generation circuit 102d.
  • the normal read data RD ⁇ 127: 0> and parity read data PRD ⁇ 7: 0> input to the ECC circuit 102 are first input to the syndrome generation circuit 102a to generate 8-bit syndrome SYND ⁇ 7: 0>.
  • the syndrome SYND ⁇ 7: 0> is input to the error detection circuit 102b and decoded to perform error detection as to which bit has an error to generate an error flag ERRF ⁇ 127: 0>.
  • the error flag ERRF ⁇ 127: 0> and the normal read data RD ⁇ 127: 0> are input to the error correction circuit 102c in the subsequent stage, and the error correction is performed by inverting the data of the bit in which the error exists.
  • the corrected read data RO ⁇ 127: 0> is input to and held in the data latch / input / output circuit 103 in the subsequent stage.
  • a part of the corrected read data RO ⁇ 127: 0> held in the data latch / input / output circuit 103 is input data DI ⁇ 127: 0> and is input to the parity generation circuit 102d as normal write data WD ⁇ 127: 0>.
  • the parity generation circuit 102d generates 8-bit parity write data PWD ⁇ 7: 0> based on the input normal write data WD ⁇ 127: 0>, and the write buffer circuit together with the normal write data WD ⁇ 127: 0>. 104 is input.
  • write buffer circuit 104 a write operation in a circuit including a buffer and other logic elements is activated by the write signal WYPA, and data is written to the normal memory array 100a and the parity memory array 100b, respectively.
  • the write signal WYPA is generated based on the same read signal RYPA that is input to the read latch circuit 101.
  • the read signal RYPA is input to the read latch circuit 101 and also to the ECC replica circuit 105.
  • Each of the ECC replica circuits 105 includes a circuit that is equivalent to a part of the syndrome generation circuit 102a, the error detection circuit 102b, the error correction circuit 102c, and the parity generation circuit 102d, and is a syndrome that is a replica circuit having an equivalent delay.
  • a generation equivalent circuit 105a, an error detection equivalent circuit 105b, an error correction equivalent circuit 105c, and a parity generation equivalent circuit 105d are included.
  • the read signal RYPA input to the ECC replica circuit 105 is sequentially input to the syndrome generation equivalent circuit 105a, the error detection equivalent circuit 105b, the error correction equivalent circuit 105c, and the parity generation equivalent circuit 105d.
  • a write signal WYPA is input to the write buffer circuit 104 at a timing delayed by a time corresponding to the signal propagation time via a circuit corresponding to the path.
  • the delay time is not necessarily exactly equal to the signal propagation time of the ECC circuit 102, and may be within a range where timing control that satisfies a margin such as control of the write buffer circuit 104 can be performed. .
  • the write signal WYPA when the read signal RYPA is input to the read latch circuit 101 and a series of ECC processing is performed, then when the data is written from the write buffer circuit 104 to the memory array 100, the write signal WYPA. Is generated via the ECC replica circuit 105 based on the read signal RYPA, so that the write signal WYPA including the delay time equivalent to the signal delay time required by the ECC circuit 102 and the similar variation factors can be easily obtained. Therefore, an unnecessary margin in the period until the write signal WYPA is active can be reduced with respect to the signal delay time required by the ECC circuit 102. As a result, the timing of DRAM internal processing including ECC processing can be optimized, and the DRAM speed performance can be improved by shortening the access time.
  • the ECC replica circuit is shown as an example of the syndrome generation equivalent circuit 105a, the error detection equivalent circuit 105b, the error correction equivalent circuit 105c, and the parity generation equivalent circuit 105d.
  • the present invention is not limited to this. Some of the above circuits are selectively configured with some circuits, or even with other circuits added to the above circuits, etc. Any configuration that has an equivalent function, such as a configuration in which is omitted.
  • the write signal WYPA is configured to generate a signal that is simply delayed by a time corresponding to the signal propagation time in the ECC circuit 102.
  • an inverted signal of the read signal RYPA, a one-shot pulse, etc. The same effect can be obtained even in a configuration in which other logic signals are generated as the write signal WYPA.
  • FIG. 2 is a block diagram showing a schematic configuration of a semiconductor memory device including an ECC circuit according to the second embodiment of the present invention, which is an example when applied to a DRAM.
  • a write operation and a read operation are performed as one of typical operations of a semiconductor memory device including an ECC circuit
  • appropriate timing control is performed as follows is performed. Will be explained.
  • the write signal WYPA is generated based on the same write data input signal WDIN that is input to the data latch / input / output circuit 103. That is, the write data input signal WDIN is input to the data latch / input / output circuit 103 and also to the ECC write replica circuit 201.
  • the ECC write replica circuit 201 includes a circuit equivalent to a part of the parity generation circuit 102d, and has a parity generation equivalent circuit 201d which is a replica circuit having an equivalent delay.
  • the write data input signal WDIN input to the ECC write replica circuit 201 is input to the parity generation equivalent circuit 201d and then input to the write buffer circuit 104 as the write signal WYPA.
  • the write data input signal WDIN is input to the data latch / input / output circuit 103 to generate the parity write data PWD ⁇ 7: 0>, and the write buffer circuit 104 passes through the write buffer circuit 104.
  • the write signal WYPA is generated via the ECC write replica circuit 201 based on the write data input signal WDIN, and thus required by the parity generation circuit 102d in the ECC circuit 102. Since the write signal WYPA including the delay time equivalent to the signal delay time and the same variation factor can be easily created, an unnecessary margin in the period until the write signal WYPA is active is reduced with respect to the signal delay time required by the ECC circuit 102. It becomes possible. As a result, the timing of DRAM internal processing including ECC processing can be optimized, and the DRAM speed performance can be improved by shortening the access time.
  • the normal read data RD ⁇ 127: 0> and parity read data PRD ⁇ 7: 0> input to the ECC circuit 102 are first input to the syndrome generation circuit 102a to generate 8-bit syndrome SYND ⁇ 7: 0>.
  • the syndrome SYND ⁇ 7: 0> is input to the error detection circuit 102b and decoded to perform error detection as to which bit has an error to generate an error flag ERRF ⁇ 127: 0>.
  • the error flag ERRF ⁇ 127: 0> and the normal read data RD ⁇ 127: 0> are input to the error correction circuit 102c in the subsequent stage, and the error correction is performed by inverting the data of the bit in which the error exists.
  • the corrected read data RO ⁇ 127: 0> is input to the subsequent data latch / input / output circuit 103, and is output to the outside of the DRAM via the data latch / input / output circuit 103 as output data DO ⁇ 127: 0>.
  • the read data output signal RDOUT is generated based on the same read signal RYPA that is input to the read latch circuit 101.
  • the read signal RYPA is input to the read latch circuit 101 and also to the ECC read replica circuit 202.
  • Each of the ECC read replica circuits 202 includes a circuit equivalent to one of the syndrome generation circuit 102a, the error detection circuit 102b, and the error correction circuit 102c, and a syndrome generation equivalent circuit 105a that is a replica circuit having an equivalent delay. And an error detection equivalent circuit 105b and an error correction equivalent circuit 105c.
  • the read signal RYPA input to the ECC read replica circuit 202 is sequentially input to a syndrome generation equivalent circuit 202a, an error detection equivalent circuit 202b, and an error correction equivalent circuit 202c, and then a data latch / input / output circuit as a read data output signal RDOUT. 103.
  • the read signal RYPA is input to the read latch circuit 101 and a series of ECC processing is performed, and then the output data DO ⁇
  • the read data output signal RDOUT is generated via the ECC read replica circuit 202 based on the read signal RYPA, whereby the syndrome generation circuit 102a in the ECC circuit 102 is generated. Since the read data output signal RDOUT including a delay time equivalent to the signal delay time required by the error detection circuit 102b and the error correction circuit 102c and the same variation factor can be easily created, the signal delay time required by the ECC circuit 102 is reduced. Until read data output signal RDOUT is active It becomes possible to reduce the unnecessary margin of the period. As a result, the timing of DRAM internal processing including ECC processing can be optimized, and the DRAM speed performance can be improved by shortening the access time.
  • the ECC write replica circuit 201 and the ECC read replica circuit 202 are shown as an example configured by a syndrome generation equivalent circuit 202a, an error detection equivalent circuit 202b, an error correction equivalent circuit 202c, and a parity generation equivalent circuit 201d.
  • the present invention is not limited to this, and the required timing accuracy and margin can be achieved even in a configuration in which a part of the above circuits is selectively configured or another circuit is added in addition to the above circuit. Any configuration having an equivalent function such as configuration within a range that can be ensured may be used.
  • FIGS. 3 and 4 show the syndrome generation circuit 102a and the syndrome generation in the schematic configuration of the semiconductor memory device including the ECC circuit according to the first and second embodiments of the present invention shown in FIGS. 1 and 2, respectively. It is a figure which shows the example of the detailed circuit applicable to the equivalent circuit 105a (202a).
  • an embodiment of the present invention will be described by taking a read-modify-write operation as an example of a typical operation of a semiconductor memory device having an ECC function.
  • Normal data and parity data stored in the memory array 100 are input to the ECC circuit 102 via the read latch circuit 101, and are input to the syndrome generation circuit 102a therein.
  • the normal read data RD ⁇ 127: 0> and the parity read data PRD ⁇ 7: 0> input to the syndrome generation circuit 102a are input to the eight syndrome arithmetic units 301, and the EXOR logic element is set.
  • syndrome SYND ⁇ 7: 0> is generated.
  • the error detection circuit 102b, the error correction circuit 102c, and the parity generation circuit 102d are similar to the syndrome generation circuit 102a, respectively, and the syndrome SYN ⁇ 7: 0>, the error flag ERRF ⁇ 127: 0>, and the normal write data.
  • an error flag ERRF ⁇ 127: 0>, corrected read data RO ⁇ 127: 0>, and parity write data PWD ⁇ 7: 0> are output through the logic elements.
  • the parity write data PWD ⁇ 7: 0> generated by the parity generation circuit 102d is written to the memory array 100 together with the normal write data WD ⁇ 127: 0> via the write buffer circuit 104.
  • the read signal RYPA is also input to the ECC replica circuit 105, the syndrome generation equivalent circuit 105a, the error detection equivalent circuit 105b, the error correction equivalent circuit 105c, and the parity generation.
  • a write signal WYPA is generated via the equivalent circuit 105d.
  • the read signal RYPA is first input to the syndrome generation equivalent circuit 105 a in the ECC replica circuit 105 and then input to the syndrome calculation equivalent unit 401.
  • the syndrome operation equivalent unit 401 is composed of the same logic elements as part of the logic elements constituting the syndrome operation unit 301, and reads the input read signal RYPA via the EXOR logic element. Output as a replica signal RYPAD.
  • the EXOR logic element composing the syndrome operation equivalent unit 401 is composed of only the EXOR logic element through which the read signal RYPA and the signal propagated based on the read signal RYPA pass, compared with the syndrome operation unit 301, and other EXOR elements are included. Absent.
  • the inputs to the EXOR logic elements constituting the syndrome operation equivalent unit 401 are all fixed at the L level except for the read signal RYPA and signals propagated based on the read signal RYPA.
  • the number of stages of transistors or logic elements in the signal path from the read signal RYPA to the read replica signal RYPAD is the normal read data RD ⁇ 127: 0> or parity read data PRD ⁇ 7 in the syndrome calculation unit 301.
  • syndrome SYND ⁇ 7: 0> which is the same as the number of transistors or logic elements in the signal path. If the number of stages differs depending on the path, for example, the number of stages may be the same as that of the most transistors or logic elements. Note that even if the number of stages is not necessarily the same, it is only necessary that the necessary timing accuracy and margin can be secured.
  • the error detection equivalent circuit 105b, the error correction equivalent circuit 105c, and the parity generation equivalent circuit 105d are the same as the error detection circuit 102b, the error correction circuit 102c, and the parity generation circuit 102d, respectively.
  • the write signal WYPA is finally generated through the kind of logic elements, the same number of transistors or logic elements. It should be noted that the ECC write replica circuits 201 and 202 of the second embodiment can be configured similarly to generate the read data output signal RDOUT and the write signal WYPA.
  • the write signal WYPA is converted into the syndrome generation equivalent circuit 105a, the syndrome calculation equivalent unit 401, the error detection equivalent circuit 105b, the error correction equivalent circuit 105c, and the parity generation equivalent circuit 105d based on the read signal RYPA. Since the write signal WYPA including the delay time equivalent to the signal delay time required by the ECC circuit 102 and the similar variation factor can be easily created by generating the data via the ECC replica circuit 105 including the signal, the signal required by the ECC circuit 102 It is possible to reduce an unnecessary margin in the period until the write signal WYPA is active with respect to the delay time. As a result, the timing of DRAM internal processing including ECC processing can be optimized, and the DRAM speed performance can be improved by shortening the access time.
  • the signal delay of the ECC replica signal wiring is made more accurate than the signal delay of the ECC signal processing wiring. It becomes possible to approach.
  • the signal delay of the ECC replica signal wiring can be made closer to the signal delay of the ECC signal processing wiring more accurately. It becomes possible.
  • the level of the read signal RYPA is changed by fixing the input terminals of the logic elements (for example, EXOR) constituting the ECC replica circuit 105 to the L level except for the read signal RYPA and a signal propagated based on the read signal RYPA.
  • the outputs of all the logic elements in the signal propagation path change, and the level of the read replica signal RYPAD always changes. That is, when all the transistors in the signal propagation path are switched (toggled), a signal corresponding to the level transition of the read signal RYPA is appropriately propagated.
  • the delay of the ECC replica circuit 105 is reduced to the most of the ECC circuit 102. It is easy to accurately approach a long delay.
  • the logic elements constituting the syndrome calculation unit 301 and the syndrome calculation equivalent unit 401 are configured by EXOR elements.
  • the present invention is not limited to this, and other logic elements or a plurality of types of logic elements may be used.
  • the syndrome operation unit 301 may be configured with a logic circuit capable of appropriate operation processing.
  • the syndrome calculation equivalent unit 401 may have a configuration having equivalent functions such as a configuration capable of ensuring the required timing accuracy and margin by having a delay equivalent to that of the syndrome calculation unit 301.
  • the logic elements constituting the syndrome computation equivalent unit 401 are the same as some of the logic elements constituting the syndrome computation unit 301.
  • the present invention is not limited to this. Even if the syndrome computation equivalent unit 401 is configured by using all the same logic elements as the computation unit 301, the same function can be realized.
  • the input signal excluding the read signal RYPA that is an input signal and the signal that propagates based on the read signal is fixed at the L level and the write signal
  • the configuration for generating WYPA has been shown as an example, the configuration is not limited to this, and any other fixing method may be used as long as the configuration has an equivalent function. That is, depending on the element used, the output of each logic element transitions in response to the level transition of the transmitted input signal, for example, it is fixed to H in the case of an AND circuit and to L in the case of an OR circuit. It is sufficient that signal propagation is appropriately performed.
  • the configuration in which the number of stages of the transistors constituting the syndrome calculation unit 301 and the syndrome calculation equivalent unit 401 is the same is shown as an example.
  • the present invention is not limited to this, and is not necessarily required. Any configuration may be used as long as it has a function capable of generating a write signal WYPA or the like that can ensure timing accuracy and margin.
  • the syndrome calculation equivalent unit 401 is configured using the same logic elements as the logic elements configuring the syndrome calculation unit 301 , but the present invention is not limited to this and is used in the syndrome calculation unit 301. Even if the syndrome operation equivalent unit 401 is configured with other logic elements different from the above, any configuration having a function capable of generating a write signal WYPA or the like that can secure the required timing accuracy and margin may be used.
  • the configuration in which the switching number of the logic element in the worst path or the like in the ECC circuit 102 and the switching number of the logic element in the ECC replica circuit 105 are the same is shown as an example.
  • the configuration is not limited to this, and may have a function capable of generating the write signal WYPA or the like that can ensure the required timing accuracy and margin even if the number of switching is not necessarily the same as the worst path or the like.
  • FIG. 5 is a diagram showing an outline of a layout arrangement configuration applicable to the semiconductor memory device including the ECC circuit according to the first embodiment of the present invention shown in FIG.
  • an embodiment of the present invention will be described by taking a read-modify-write operation as an example of a typical operation of a semiconductor memory device having an ECC function.
  • Normal data and parity data input from the memory array 100 (not shown) to the read latch circuit 101 are similar to the first embodiment in that a syndrome generation circuit 102a, an error detection circuit 102b, an error correction circuit 102c, a data latch circuit
  • the data is written into the memory array 100 again via the input / output circuit 103, the parity generation circuit 102d, and the write buffer circuit 104.
  • the ECC replica circuit 105 that generates the write signal WYPA based on the read signal RYPA in FIG. 5 includes a syndrome generation equivalent circuit 105a, an error detection equivalent circuit 105b, an error correction equivalent circuit 105c, and a parity generation equivalent circuit 105d, respectively. have.
  • the ECC circuit block is generally arranged between the memory array and the input / output circuit as a layout configuration, which causes a problem that the block aspect is deteriorated (the ratio of the vertical and horizontal block width is increased). Tend to.
  • the signal wirings related to the ECC processing described above have different numbers of input terminals and output terminals in each element block, for example, the syndrome generation circuit 102a and the error detection circuit 102b (an example of 8: 128 in this embodiment). There is also a feature. Accordingly, each signal wiring related to the ECC processing requires wiring that connects long distances, such as wiring that reciprocates in the same direction in order to connect logic elements in the ECC circuit 102.
  • the wiring resistance tends to increase with the recent miniaturization of elements. Therefore, in addition to the transistor delay in the circuit element, the wiring delay due to the wiring resistance and the inter-wiring parasitic capacitance is inevitably required. The proportion of occupancy increases. In this case, even when the write signal WYPA is generated by the ECC replica circuit 105, the syndrome generation equivalent circuit 105a, the error detection equivalent circuit 105b, the error correction equivalent circuit 105c, and the parity generation equivalent circuit 105d constituting the ECC replica circuit 105 are shortest.
  • the delay in the ECC replica signal wiring in particular, the signal wiring delay due to the wiring parasitic resistance and the wiring parasitic capacitance is extremely larger than the signal wiring delay in the ECC processing signal path described above.
  • the original purpose of generating an ECC replica signal wiring having a delay amount equivalent to the ECC signal wiring delay by the ECC replica circuit 105 cannot be sufficiently achieved.
  • the syndrome generation equivalent circuit 105a and the error detection equivalent circuit 105b are each divided into two blocks, and are distributed in the syndrome generation circuit 102a and error detection circuit 102b areas. More specifically, for example, the syndrome generation circuit 102a and the error detection circuit 102b are arranged in two locations, the central portion and the end portion in the region.
  • the wiring connecting the syndrome generation equivalent circuit 105a and the like is arranged so as to include a wiring that reciprocates in at least one direction of the horizontal direction or the vertical direction in FIG.
  • the maximum possible ECC processing signal wiring can be taken in the syndrome generation circuit 102a and the error detection circuit 102b, which are likely to require long-distance wiring such as reciprocation in the same direction as the ECC processing signal.
  • An ECC replica signal wiring having a wiring length equivalent to the wiring length can be easily arranged in the syndrome generation equivalent circuit 105a and the error detection equivalent circuit 105b, and the ECC signal wiring and the ECC replica signal wiring are equivalent in length and equivalent.
  • a configuration having a wiring delay amount of can be easily realized.
  • the wiring layout pattern of the ECC replica signal wiring is made equivalent to the layout pattern of the ECC signal wiring, specifically, the wiring width and the wiring interval with other wirings are made equivalent, and the wiring layout pattern is constituted by the same wiring layer. With this configuration, it becomes possible to make the signal wiring delay between the ECC signal wiring and the ECC replica signal wiring closer to each other.
  • the configuration in which the syndrome generation equivalent circuit 105a and the error detection equivalent circuit 105b are each distributed in two blocks is shown as an example.
  • the present invention is not limited to this. Is configured in one block without being distributed, and the ECC replica signal wiring is arranged as a wiring having the same distance as the ECC signal wiring in the block, or is distributed in three or more blocks. Any configuration having an equivalent function capable of generating a write signal WYPA or the like that can ensure the required timing accuracy and margin may be used.
  • the present embodiment as an example, a configuration in which the syndrome generation equivalent circuit 105a and the error detection equivalent circuit 105b are distributed and arranged at two locations in the center portion and the end portion in the syndrome generation circuit 102a and error detection circuit 102b regions, respectively.
  • the present invention is not limited to this, and it is possible to generate a write signal WYPA or the like that can secure the required timing accuracy and margin even if it is distributed in three or more places other than the above. Any configuration having the above functions may be used.
  • the syndrome generation equivalent circuit 105a and the error detection equivalent circuit 105b are dispersedly arranged.
  • the present invention is not limited to this.
  • other error correction equivalent circuits 105c and parity generation equivalents are shown. Even if the circuit 105d is distributedly arranged, or only the syndrome generation equivalent circuit 105a and only the error detection equivalent circuit 105b are distributedly arranged, it has an equivalent function capable of generating a write signal WYPA or the like that can secure the required timing accuracy and margin. Any configuration may be used.
  • FIG. 6 is a diagram showing an outline of the layout arrangement configuration of the semiconductor memory device including the ECC circuit according to the fifth embodiment of the present invention.
  • the write signal WYPA or the like for controlling the write buffer circuit 104 is not limited to using one signal for all bits of data to be written to the memory array 100, but for all bits. May be divided into a plurality of groups, and the write signal WYPA or the like may be generated for each group. That is, for example, by providing the ECC replica circuit 105 for each circuit block corresponding to each group in the ECC circuit 102, even when there is a difference in the delay time for each circuit block, appropriate timing control corresponding to each is performed. Can be easily done. Further, by arranging each circuit block of the ECC circuit 102 and the corresponding ECC replica circuit 105 adjacent to each other, timing control according to variations in characteristics of the circuit formed for each region on the semiconductor substrate can be performed. You can also
  • a plurality of ECC replica circuits 105 may be provided, and among the write signals WYPA generated by these, for example, the write buffer circuit 104 may be controlled at the latest timing. This will be specifically described below.
  • the DRAM 600 includes a memory array / sense amplifier 601, a row decoder / word driver 602, a peripheral control circuit 603, an ECC circuit A604, an ECC replica circuit A605, an ECC circuit B606, an ECC replica circuit B607, a data latch An input / output circuit 608 and a read latch / write buffer circuit 609 are arranged.
  • the ECC circuit is composed of an ECC circuit A604 and an ECC circuit B606 arranged as shown in the figure, and the ECC replica circuit is also composed of an ECC replica circuit A605 and an ECC replica circuit B607.
  • the ECC circuit A 604 and the ECC replica circuit A 605, and the ECC circuit B 606 and the ECC replica circuit B 607 each constitute a set, and the ECC circuit A 604 in the data latch / input / output circuit 608 or the read latch / write buffer circuit 609.
  • the ECC circuit B606 corresponding part separately with the ECC replica signal generated by the ECC replica circuit A605 and the ECC replica circuit B607, there is a delay difference in the signal wiring delay of the ECC signal for each block in the same DRAM macro. Even in such a case, it is possible to optimize the ECC replica signal control for each block, and to realize timing optimization as a DRAM macro.
  • each ECC replica signal generated by the ECC replica circuit A605 and the ECC replica circuit B607 is generated as one ECC replica signal by a logic element.
  • the ECC replica signal is high active, AND logic 1
  • ECC signal wiring for each block ECC It is possible to control the entire DRAM in consideration of variations in the replica signal wiring, and it is possible to realize timing optimization as a whole DRAM macro.
  • the configuration in which the ECC circuit and the ECC replica circuit are arranged in two blocks in one DRAM macro is shown as an example.
  • the present invention is not limited to this.
  • Three or more ECCs are provided in one DRAM macro.
  • An ECC circuit and an ECC replica are arranged on both sides of the peripheral control circuit 603 and the row decoder / word driver 602 so that the replica circuit is arranged or the peripheral control circuit 603 and the row decoder / word driver 602 are sandwiched from above and below in FIG.
  • Any configuration having an equivalent function capable of generating a write signal WYPA or the like that can secure required timing accuracy and margin, such as arranging a circuit together with other blocks, may be used.
  • the configuration in which two blocks each of the ECC circuit and the ECC replica circuit are arranged in one DRAM macro is shown as an example.
  • the present invention is not limited to this, and two or more ECC circuits and ECC replica circuits are arranged for one ECC circuit.
  • Embodiment 6 of the Invention the circuit configuration described in the first embodiment may be formed in an arrangement as shown in FIG.
  • FIG. 7 is a diagram showing an outline of the layout arrangement configuration of the semiconductor memory device including the ECC circuit according to the sixth embodiment of the present invention.
  • the DRAM 700 includes a memory array / sense amplifier 701, a row decoder / word driver 702, a peripheral control circuit 703, a word line lining area 704, an ECC circuit 705, an ECC replica circuit 706, a data latch / input / output circuit 707, and a read latch / write.
  • a buffer circuit 708 is provided.
  • the word line backing region 704 is arranged between the memory array / sense amplifier 701, and the ECC replica circuit 706 is arranged between the ECC circuit 705.
  • the word line backing region is a connection between a backing word line (not shown) and a word line for reducing wiring resistance of a word line (not shown) arranged in the memory array / sense amplifier 701. This is an area for arranging contacts.
  • the memory core area 709 has a memory array / sense amplifier 701 and a word line backing area 704.
  • the ECC replica circuit 706 when the control of the data latch / input / output circuit 707 or the read latch / write buffer circuit 708 is controlled by the ECC replica signal generated by the ECC replica circuit 706, the ECC replica circuit 706 is stored in the memory core area 709.
  • the ECC replica circuit 706 is arranged in a region that is an empty region without an element to be arranged, so that the DRAM macro area is arranged in the region corresponding to the word line backing region 704. It is possible to arrange the ECC replica circuit 706 without any increase, and it is possible to simultaneously improve the DRAM speed performance and reduce the DRAM macro area by optimizing the timing.
  • the configuration in which the ECC replica circuit 706 and the word line backing region 704 are arranged in one place in the DRAM macro is shown as an example.
  • the present invention is not limited to this, and a plurality of ECC replicas are provided in one DRAM macro.
  • Embodiment 7 of the Invention the circuit configuration as described in Embodiment 1 may be formed in an arrangement as shown in FIG.
  • FIG. 8 is a diagram showing an outline of the layout arrangement configuration of the semiconductor memory device including the ECC circuit according to the seventh embodiment of the present invention.
  • the DRAM 800 includes a memory array / sense amplifier 801, a row decoder / word driver 802, a peripheral control circuit 803, an ECC circuit 804, an ECC replica circuit 805, a data latch / input / output circuit 806, and a read latch / write buffer circuit 807. ing.
  • the ECC replica circuit 805 is disposed adjacent to the ECC circuit 804 in the area of the peripheral control circuit 803.
  • the ECC replica circuit 805 when the data latch / input / output circuit 806 or the read latch / write buffer circuit 807 is controlled by the ECC replica signal generated by the ECC replica circuit 805, the ECC replica circuit 805 is assigned to the area of the peripheral control circuit 803. Therefore, even if the ECC replica circuit 805 cannot be arranged in the ECC circuit 804, the ECC replica circuit 805 can be incorporated by minimizing an increase in the DRAM macro area. It is possible to supply to either the output circuit 806 or the read latch / write buffer circuit 807 without a large wiring loss, thereby achieving both improvement in DRAM speed performance and reduction in DRAM macro area by timing optimization. It becomes possible.
  • the configuration in which the ECC replica circuit 805 is arranged in the area of the peripheral control circuit 803 is shown as an example.
  • the present invention is not limited to this, and the data latch / input / output circuit 806 or the read latch / write buffer circuit is not limited thereto. Any configuration can be used as long as it can generate a write signal WYPA or the like that can secure the required timing accuracy and margin, including signal delay due to signal wiring distance, such as a configuration arranged in 807 or other circuit blocks. .
  • the configuration in which the ECC replica circuit 805 is arranged in the area of the peripheral control circuit 803 is shown as an example.
  • Embodiment 8 of the Invention For example, in the circuit configuration as described in the first embodiment, a wiring layout as shown in FIG. 9 may be applied.
  • FIG. 9 is a diagram showing details of the wiring layout configuration of the semiconductor memory device including the ECC circuit according to the eighth embodiment of the present invention.
  • the power supply / ground wiring includes an nth layer power supply / ground wiring 901 and an (n + 1) th layer power supply / ground wiring 904, and the signal wiring related to the ECC replica circuit is the nth layer ECC replica signal wiring 902 and the (n + 1) th layer.
  • An ECC replica signal wiring 905 is provided, and a signal wiring related to the ECC circuit includes an nth layer ECC signal wiring 903 and an (n + 1) th layer ECC signal wiring 906.
  • the n-th layer wiring and the (n + 1) -th layer wiring are connected by an inter-wiring connection contact 907.
  • the n-th layer ECC replica signal wiring 902 and the (n + 1) -th layer ECC replica signal wiring 905 and the n-th layer ECC signal wiring 903 and the (n + 1) -th layer ECC signal wiring 906 are configured by the same wiring layer.
  • the nth layer power supply / ground wiring 901 and the (n + 1) th layer power supply / ground wiring 904 are arranged.
  • the shield wiring is arranged between the signal wiring related to the ECC replica circuit and the signal wiring related to the ECC circuit, noise interference between the two is suppressed and the operation of the DRAM is stabilized. It becomes possible to improve the property.
  • the configuration in which one type of power supply or ground wiring is arranged between the signal wiring related to the ECC replica and the signal wiring related to the ECC circuit is shown as an example.
  • the present invention is not limited to this. Any configuration having an equivalent function, such as a configuration in which a plurality of power supplies or ground wirings are arranged, or a configuration in which a plurality of types of power supplies or ground wirings are arranged.
  • the shield configuration of the n-th wiring layer and the (n + 1) -th wiring layer is shown as an example.
  • the present invention is not limited to this, and a single wiring layer or 3 Any structure having an equivalent function, such as forming a shield with a plurality of wiring layers equal to or higher than the layer, may be used.
  • a semiconductor memory device equipped with an ECC circuit and having a self-correction function can improve the access speed performance associated with the ECC processing operation and devise the layout layout configuration of the ECC replica circuit.
  • the semiconductor memory device has an effect capable of improving the decrease in the operation speed performance due to the built-in ECC function, and particularly as a semiconductor memory device including an error correction (ECC) circuit. Useful.
  • ECC error correction

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Abstract

　半導体記憶装置は、メモリアレイと、誤り訂正回路と、上記誤り訂正回路に入力されるデータが当該誤り訂正回路に受け渡されるタイミングを制御する第１のタイミング制御信号に基づいて、上記誤り訂正回路から出力されたデータが誤り訂正回路から他の回路に受け渡されるタイミングを制御する第２のタイミング制御信号を生成するタイミング制御信号生成部とを備え、上記タイミング制御信号生成部は、上記誤り訂正回路の少なくとも一部と同一または対応する回路を含み、上記誤り訂正回路の遅延時間に対応する時間だけ上記第１のタイミング制御信号を遅延させたタイミングに応じて、上記第２のタイミング制御信号を出力する。

Description

半導体記憶装置
　本発明は、半導体記憶装置に関し、特に誤り訂正（ＥＣＣ：Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔ　Ｃｏｄｅ）回路を備えた半導体記憶装置に関するものである。
　近年の半導体製造技術の進展に伴い素子がますます微細化され、ダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭと称す）やスタティック・ランダム・アクセス・メモリ（以下、ＳＲＡＭと称す）に代表されるメモリの集積度が向上している。
　ＤＲＡＭやＳＲＡＭの歩留まり向上を目的として、不良メモリセルを予備のメモリセルに置き換える冗長救済技術が一般に知られているが、メモリセルやセンスアンプ等の素子の微細化に伴う課題として、素子の特性が使用している間に劣化して発生する不良に対して、またはアルファ線や宇宙線などによるソフトエラーによって発生する不良に対しては、冗長救済技術では対応できない場合がある。このような信頼性課題に対しては、ＥＣＣ回路技術による自己訂正技術が知られている。
　また、従来は複数のチップにシステムを作りこんでいたが、微細化による集積度の向上で１チップ上にＤＲＡＭやＳＲＡＭなどのメモリとロジック回路やＣＰＵを混載したＳＯＣ（Ｓｙｓｔｅｍ　Ｏｎ　Ｃｈｉｐ）の需要が増大している。ＳＯＣの特徴として、搭載されるメモリのバス幅を比較的自由に設定でき、汎用的な単品メモリに対して非常に幅の広いバス構成（例えば２５６ビット幅）をとることが出来る。このように広いバス幅構成を採用することによって、ＣＰＵとメモリ間のデータ転送レートが格段に向上するため、大幅に性能を向上させることが出来る。
　ＥＣＣ機能を搭載した半導体記憶装置の公知例として、例えば特許文献１によれば、多数のメモリセルがアレイ状に配置されたメモリセルアレイと、前記メモリセルアレイ中のビット線と同一の配線幅、間隔の配線で構成されたレプリカビット線と、同様に前記メモリセルアレイ中のワード線と同一の配線幅、間隔で構成されたレプリカワード線と、メモリセルにデータを書き込むためのバッファ回路と、前記レプリカビット線を駆動するレプリカ書き込みバッファ回路とから構成された半導体記憶装置であり、これらを使用してメモリ容量構成などに合わせた適切なタイミングでのメモリ動作を実現する例が開示されている。
　図１０は、従来のＥＣＣ回路を備えた半導体記憶装置の概略構成を示すブロック図であり、ＤＲＡＭに適用した場合の代表例である。
　以下、ＥＣＣ回路を備えるＤＲＡＭメモリの代表的な動作として、リードモディファイライト動作に関して、図１０を参照して説明する。
　図１０において、従来の半導体記憶装置は、メモリアレイ１０００、リードラッチ回路１００１、ＥＣＣ回路１００２、データラッチ・入出力回路１００３、ライトバッファ回路１００４、および遅延回路１００５を備えている。上記メモリアレイ１０００は、ノーマルメモリアレイ１０００ａと、パリティメモリアレイ１０００ｂとを有している。ＥＣＣ回路１００２は、シンドローム生成回路１００２ａと、エラー検出回路１００２ｂと、エラー訂正回路１００２ｃと、パリティ生成回路１００２ｄとを有している。
　ノーマルメモリアレイ１０００ａ、パリティメモリアレイ１０００ｂから読み出されたノーマルデータおよびパリティデータは、リードラッチ回路１００１を介して後段のシンドローム生成回路１００２ａに入力され、シンドローム生成、エラー検出といったＥＣＣ処理が実行され、後段のエラー訂正回路１００２ｃでエラー訂正処理を実行された後、データラッチ・入出力回路１００３を介してメモリ外部に出力される。データラッチ・入出力回路１００３に入力されたデータは、ＤＲＡＭ外部から入力された入力データＤＩ＜１２７：０＞によりデータを書き換えられた後にパリティ生成回路１００２ｄに入力されてパリティデータが生成され、ノーマルデータおよびパリティデータ双方がライトバッファ回路１００４を介してノーマルメモリアレイ１０００ａおよびパリティメモリアレイ１０００ｂに書き込まれる。ノーマルメモリアレイ１０００ａおよびパリティメモリアレイ１０００ｂにデータを書き込む際のライトバッファを制御する書き込み信号ＷＹＰＡは、データを読み出す際のリードラッチ回路１００１を制御する読み出し信号ＲＹＰＡを基に、トランジスタ回路などの遅延回路１００５を介して適切な遅延をさせた後、ライトバッファ回路１００４に入力させる構成をとっている。
特開２００６－４４７６号公報
　上記のようなＥＣＣ回路を搭載した従来の半導体記憶装置では、メモリアレイ１０００に格納されたノーマルデータおよびパリティデータを基にシンドローム生成、シンドロームデコード、エラー訂正、パリティ生成といった一連のＥＣＣ処理動作を実行し、これらのデータと外部からの入力データを基に、メモリアレイ１０００にノーマルデータ、パリティデータを書き込む動作を実行するため、ＥＣＣ回路を搭載していない半導体記憶装置と比べると、上記ＥＣＣ処理動作に要する処理時間が必要となり、メモリ動作性能低下に与える影響が非常に大きい。
　また、半導体記憶装置に搭載されたＥＣＣ回路は、その性質上、レイアウト配置構成のブロックアスペクトが悪いという特徴があり、そのために、ＥＣＣ処理における信号経路ではＥＣＣ回路ブロック内においてそれぞれの素子の間を接続する配線長が長くなってしまう。前述の通り、近年の素子の微細化に伴い、配線抵抗はますます増大する傾向にあるため、ＥＣＣ処理におけるシンドローム生成～パリティ生成までの一連のＥＣＣ処理では、回路素子におけるトランジスタ遅延に加えて、配線抵抗や配線間寄生容量などによる配線遅延の占める割合が大きくなっている。これに対し、メモリアレイにノーマルデータとパリティデータを書き込むための書き込み信号は、シンドローム生成～パリティ生成までの一連のＥＣＣ処理が完了した後にアクティブとなる必要があるが、ＥＣＣ処理における信号経路は前述の通り、トランジスタ遅延や信号配線遅延などの複数の遅延要因を含んでおり、温度、電圧などの様々な要因によりそれぞれの遅延要因が別個にばらつくことにより信号遅延量が大きくばらつくため、書き込み信号のアクティブタイミングは、誤動作を防ぐために前述の複数のばらつきを考慮したＥＣＣ処理時間に加えてさらに十分な遅延量を確保することが必要となる。
　このことから、ＥＣＣ回路を搭載する半導体記憶装置として、ＥＣＣ処理に要する期間の増加分の抑制も含め、メモリ動作速度性能の向上が必須であるにも関わらず、ＥＣＣ処理～書き込み信号アクティブタイミングまでの期間のマージンを削減することが難しく、結果として半導体記憶装置全体の速度性能向上の障壁となっていた。
　特許文献１によれば、メモリアレイ上にダミーセルを配置してメモリコア動作タイミング生成用のレプリカ回路として使用することにより、センスアンプ起動タイミングなどのメモリコア内部動作の適正化によるメモリ動作速度性能向上が可能となるが、前述のように、ＥＣＣ回路を搭載する半導体記憶装置では、特許文献１に記載の、センスアンプ起動タイミングなどのメモリコア内部動作に要する期間とは別に、ＥＣＣ回路や周辺回路、入出力回路でのＥＣＣ処理に要する期間が必要となり、かつこのＥＣＣ処理に要する期間はメモリコア動作性能に対して大きな影響を与える。特許文献１では、主に周辺回路や入出力回路の周辺に配置されることが多いＥＣＣ回路におけるＥＣＣ処理からデータ書き込みまでの速度性能の向上とその対策などに関しては特に言及されておらず、ＥＣＣ処理からデータ書き込みまでの動作においては、依然メモリ動作速度性能の向上に関して大きな課題を有している。
　本発明は、このような課題に鑑みてなされたものであり、ＥＣＣ回路を搭載する半導体記憶装置において、ＥＣＣ処理動作とメモリセルへのデータ書き込みなどのタイミングを最適化することにより、メモリ動作速度性能向上を目的とするものである。
　本発明の発明者らは、上記のような課題を見出し、この課題を解決するため、
　第１の例の半導体記憶装置は、
　通常データを記憶するノーマルメモリアレイ、および通常データの誤り検出訂正を行うための誤り検出訂正符号データを記憶する符号メモリアレイを含むメモリアレイと、
　上記ノーマルメモリアレイに書き込まれる通常データに基づいて誤り検出訂正符号データを生成する符号生成部、および上記メモリアレイから読み出された通常データと誤り検出訂正符号データとに基いて上記通常データを誤り検出訂正する誤り検出訂正部を含む誤り訂正回路と、
　上記誤り訂正回路に入力されるデータが当該誤り訂正回路に受け渡されるタイミングを制御する第１のタイミング制御信号に基づいて、
　上記誤り訂正回路から出力されたデータが誤り訂正回路から他の回路に受け渡されるタイミングを制御する第２のタイミング制御信号を生成するタイミング制御信号生成部と、
　を備え、
　上記タイミング制御信号生成部は、上記誤り訂正回路の少なくとも一部と同一または対応する回路を含み、上記誤り訂正回路の遅延時間に対応する時間だけ上記第１のタイミング制御信号を遅延させたタイミングに応じて、上記第２のタイミング制御信号を出力するように構成されていることを特徴とする。
　また、第２の例の半導体記憶装置は、
　第１の例の半導体記憶装置であって、
　上記メモリアレイから読み出された通常データおよび誤り検出訂正符号データに基づいて、上記誤り検出訂正部により誤り検出訂正されたデータのうちの少なくとも一部と、半導体記憶装置の外部から入力されたデータのうちの少なくとも一部とを含む通常データ、および上記通常データに基づいて上記符号生成部により生成された誤り検出訂正符号データが、上記メモリアレイに書き込まれるように構成されるとともに、
　上記第１のタイミング制御信号は、上記メモリアレイから読み出された通常データおよび誤り検出訂正符号データが、上記誤り検出訂正部に受け渡されるタイミングを制御する信号である一方、
　上記第２のタイミング制御信号は、上記メモリアレイに書き込まれる通常データ、および誤り検出訂正符号データが、上記メモリアレイに受け渡されるタイミングを制御する信号であり、
　上記タイミング制御信号生成部は、上記誤り検出訂正部、および上記符号生成部を構成する回路の少なくとも一部と同一または対応する回路を含み、上記誤り検出訂正部、および上記符号生成部の遅延時間に対応する時間だけ上記第１のタイミング制御信号を遅延させたタイミングに応じて、上記第２のタイミング制御信号を出力するように構成されていることを特徴とする。
　また、第３の例の半導体記憶装置は、
　第１の例の半導体記憶装置であって、
　上記第１のタイミング制御信号は、上記メモリアレイから読み出された通常データおよび誤り検出訂正符号データが、上記誤り検出訂正部に受け渡されるタイミングを制御する信号である一方、
　上記第２のタイミング制御信号は、上記誤り検出訂正部により誤り検出訂正されたデータが、半導体記憶装置の外部の回路に受け渡されるタイミングを制御する信号であり、
　上記タイミング制御信号生成部は、上記誤り検出訂正部を構成する回路の少なくとも一部と同一または対応する回路を含み、上記誤り検出訂正部の遅延時間に対応する時間だけ上記第１のタイミング制御信号を遅延させたタイミングに応じて、上記第２のタイミング制御信号を出力するように構成されていることを特徴とする。
　また、第４の例の半導体記憶装置は、
　第１の例の半導体記憶装置であって、
　上記第１のタイミング制御信号は、半導体記憶装置の外部から入力され、上記メモリアレイに書き込まれる通常データが、上記符号生成部に受け渡されるタイミングを制御する信号である一方、
　上記第２のタイミング制御信号は、上記メモリアレイに書き込まれる通常データ、および上記通常データに基づいて上記符号生成部により生成された誤り検出訂正符号データが、上記メモリアレイに受け渡されるタイミングを制御する信号であり、
　上記タイミング制御信号生成部は、上記符号生成部を構成する回路の少なくとも一部と同一または対応する回路を含み、上記符号生成部の遅延時間に対応する時間だけ上記第１のタイミング制御信号を遅延させたタイミングに応じて、上記第２のタイミング制御信号を出力するように構成されていることを特徴とする。
　これらにより、書き込みデータ等がメモリアレイに受け渡されるタイミング等を制御する第２のタイミング制御信号が、誤り検出訂正部等の遅延時間応じて生成されるので、タイミング制御のマージンを小さく設定することなどが容易にできる。
　また、第５の例の半導体記憶装置は、
　第１の例の半導体記憶装置であって、
　上記タイミング制御信号生成部は、上記第１、第２のタイミング制御信号間の信号経路に、上記誤り訂正回路における入出力信号間の経由トランジスタ段数と同数のトランジスタ段数を有することを特徴とする。
　また、第６の例の半導体記憶装置は、
　第１の例の半導体記憶装置であって、
　上記タイミング制御信号生成部は、上記第１、第２のタイミング制御信号間の信号経路に、上記誤り訂正回路における入出力信号間の経由論理素子に対応する論理素子を有することを特徴とする。
　また、第７の例の半導体記憶装置は、
　第６の例の半導体記憶装置であって、
　上記論理素子は、伝達される入力信号と、他の１つ以上の信号が入力される論理素子を含み、上記他の１つ以上の信号は、その論理素子の出力が、伝達される入力信号のレベル遷移に応じて遷移するレベルに保たれていることを特徴とする。
　また、第８の例の半導体記憶装置は、
　第１の例の半導体記憶装置であって、
　上記タイミング制御信号生成部における、上記第１、第２のタイミング制御信号間の信号経路に設けられたトランジスタのトグル数が、上記誤り訂正回路における入出力信号間の経由トランジスタのトグル数と同じであることを特徴とする。
　また、第９の例の半導体記憶装置は、
　第１の例の半導体記憶装置であって、
　上記タイミング制御信号生成部は、上記第１、第２のタイミング制御信号間の信号経路に設けられた全てのトランジスタが、上記第１のタイミング制御信号のレベル遷移に応じてトグルすることを特徴とする。
　また、第１０の例の半導体記憶装置は、
　第１の例の半導体記憶装置であって、
　上記誤り訂正回路と、上記タイミング制御信号生成部とは、信号がトランジスタを経由することによるトランジスタ遅延と、信号配線の配線寄生抵抗および配線寄生容量に起因する配線遅延との合計が等しいように構成されていることを特徴とする。
　また、第１１の例の半導体記憶装置は、
　第１の例の半導体記憶装置であって、
　上記タイミング制御信号生成部は、上記第１、第２のタイミング制御信号間の信号経路に、上記誤り訂正回路における入出力信号間の信号配線に対応するレイアウトの信号配線を有することを特徴とする。
　また、第１２の例の半導体記憶装置は、
　第１の例の半導体記憶装置であって、
　上記タイミング制御信号生成部は、上記第１、第２のタイミング制御信号間の信号経路に、上記誤り訂正回路の回路配置における、メモリアレイから読み出された通常データ、または半導体記憶装置の外部から入力され、上記メモリアレイに書き込まれる通常データが入力される位置から、誤り検出訂正されたデータ、または誤り検出訂正符号データが出力される位置までの間の信号経路を構成する配線パターンの互いに直交する２方向のうち、少なくとも一方の方向に往復する信号配線を有することを特徴とする。
　また、第１３の例の半導体記憶装置は、
　第１の例の半導体記憶装置であって、
　上記タイミング制御信号生成部が、上記メモリアレイに対して入出力されるデータビットを複数のグループに分けた各グループごとに対応させて設けられ、各タイミング制御信号生成部によって生成された第２のタイミング制御信号に基づいて、上記各グループに対応するデータの受け渡しタイミングがそれぞれ制御されることを特徴とする。
　また、第１４の例の半導体記憶装置は、
　第１の例の半導体記憶装置であって、
　上記タイミング制御信号生成部は、
　それぞれ、上記誤り訂正回路を構成する回路の少なくとも一部と同一または対応する回路を含み、上記誤り訂正回路の遅延時間に対応する時間だけ、上記第１のタイミング制御信号を遅延させたタイミングに応じて第３のタイミング制御信号を生成する複数の基礎タイミング制御信号生成部を有し、
　上記複数の基礎タイミング制御信号生成部からそれぞれ出力される複数の第３のタイミング制御信号のうち、いずれかのタイミングに応じた信号を上記第２のタイミング制御信号として出力するように構成されていることを特徴とする。
　また、第１５の例の半導体記憶装置は、
　第１４の例の半導体記憶装置であって、
　上記複数の第３のタイミング制御信号のうち、最も遅延したタイミングに応じた信号を上記第２のタイミング制御信号として出力するように構成されていることを特徴とする。
　これらにより、タイミング制御の精度を容易に高くできる。
　また、第１６の例の半導体記憶装置は、
　第１の例の半導体記憶装置であって、
　上記タイミング制御信号生成部が、誤り訂正回路と半導体記憶装置の外部との間のデータの入出力を制御する入出力回路部、および半導体記憶装置の各部の制御信号を生成する周辺論理回路部のうち少なくともいずれかが形成される領域の内部または隣接する領域に形成されていることを特徴とする。
　これにより、前記のようにタイミング制御のマージンを小さく設定することなどが容易にできるとともに、回路面積を小さく抑えることなども容易にできる。
　また、第１７の例の半導体記憶装置は、
　第１の例の半導体記憶装置であって、
　上記誤り訂正回路を構成する配線の少なくとも一部と、上記タイミング制御信号生成部を構成する配線の少なくとも一部とが、１本以上の他の配線を間に介して配置されていることを特徴とする。
　これにより、それぞれの信号へのノイズの影響を低減することが容易にできる。
　本発明によれば、ＥＣＣ機能の内蔵に伴う動作速度性能の低下を改善することができる。
図１は、本発明の第１の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。 図２は、本発明の第２の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。 図３は、本発明の第３の実施形態に係る半導体記憶装置のシンドローム生成回路の詳細構成を示す回路図である。 図４は、本発明の第３の実施形態に係る半導体記憶装置のレプリカ回路の一部の詳細構成を示す回路図である。 図５は、本発明の第４の実施形態に係る半導体記憶装置のレイアウト配置構成を示すブロック図である。 図６は、本発明の第５の実施形態に係る半導体記憶装置のレイアウト配置構成を示すレイアウト図である。 図７は、本発明の第６の実施形態に係る半導体記憶装置のレイアウト配置構成を示すレイアウト図である。 図８は、本発明の第７の実施形態に係る半導体記憶装置のレイアウト配置構成を示すレイアウト図である。 図９は、本発明の第８の実施形態に係る半導体記憶装置のレイアウト構成を示すレイアウト図である。 図１０は、従来の半導体記憶装置の構成を示すブロック図である。
符号の説明
　　　　１００　　　メモリアレイ
　　　　１００ａ　　ノーマルメモリアレイ
　　　　１００ｂ　　パリティメモリアレイ
　　　　１０１　　　リードラッチ回路
　　　　１０２　　　ＥＣＣ回路
　　　　１０２ａ　　シンドローム生成回路
　　　　１０２ｂ　　エラー検出回路
　　　　１０２ｃ　　エラー訂正回路
　　　　１０２ｄ　　パリティ生成回路
　　　　１０３　　　データラッチ・入出力回路
　　　　１０４　　　ライトバッファ回路
　　　　１０５　　　ＥＣＣレプリカ回路
　　　　１０５ａ　　シンドローム生成相当回路
　　　　１０５ｂ　　エラー検出相当回路
　　　　１０５ｃ　　エラー訂正相当回路
　　　　１０５ｄ　　パリティ生成相当回路
　　　　２０１　　　ＥＣＣライトレプリカ回路
　　　　２０１ｄ　　パリティ生成相当回路
　　　　２０２　　　ＥＣＣリードレプリカ回路
　　　　２０２ａ　　シンドローム生成相当回路
　　　　２０２ｂ　　エラー検出相当回路
　　　　２０２ｃ　　エラー訂正相当回路
　　　　３０１　　　シンドローム演算ユニット
　　　　４０１　　　シンドローム演算相当ユニット
　　　　６００　　　ＤＲＡＭ
　　　　６０１　　　メモリアレイ・センスアンプ
　　　　６０２　　　ロウデコーダ・ワードドライバ
　　　　６０３　　　周辺制御回路
　　　　６０４　　　ＥＣＣ回路Ａ
　　　　６０５　　　ＥＣＣレプリカ回路Ａ
　　　　６０６　　　ＥＣＣ回路Ｂ
　　　　６０７　　　ＥＣＣレプリカ回路Ｂ
　　　　６０８　　　データラッチ・入出力回路
　　　　６０９　　　リードラッチ・ライトバッファ回路
　　　　７００　　　ＤＲＡＭ
　　　　７０１　　　メモリアレイ・センスアンプ
　　　　７０２　　　ロウデコーダ・ワードドライバ
　　　　７０３　　　周辺制御回路
　　　　７０４　　　領域
　　　　７０５　　　ＥＣＣ回路
　　　　７０６　　　ＥＣＣレプリカ回路
　　　　７０７　　　データラッチ・入出力回路
　　　　７０８　　　リードラッチ・ライトバッファ回路
　　　　７０９　　　メモリコア領域
　　　　８００　　　ＤＲＡＭ
　　　　８０１　　　メモリアレイ・センスアンプ
　　　　８０２　　　ロウデコーダ・ワードドライバ
　　　　８０３　　　周辺制御回路
　　　　８０４　　　ＥＣＣ回路
　　　　８０５　　　ＥＣＣレプリカ回路
　　　　８０６　　　データラッチ・入出力回路
　　　　８０７　　　リードラッチ・ライトバッファ回路
　　　　９０１　　　第ｎ層電源・グラウンド配線
　　　　９０２　　　第ｎ層ＥＣＣレプリカ信号配線
　　　　９０３　　　第ｎ層ＥＣＣ信号配線
　　　　９０４　　　層電源・グラウンド配線
　　　　９０５　　　層ＥＣＣレプリカ信号配線
　　　　９０６　　　層ＥＣＣ信号配線
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
　《発明の実施形態１》
　図１は、本発明の第１の実施形態によるＥＣＣ（Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔ　Ｃｏｄｅ）回路（誤り訂正回路）を備えた半導体記憶装置の概略構成を示すブロック図であり、ＤＲＡＭ（Dynamic Random Access Memory）に適用した場合の例である。以下、ＥＣＣ回路を備えた半導体記憶装置の代表的な動作の１つとしてのリードモディファイライト動作が行われる場合に、適切なタイミングの制御がなされるように構成された例を説明する。
　メモリアレイ１００は、通常のデータを記憶するノーマルメモリアレイ１００ａおよびノーマルメモリアレイ１００ａのエラー検出を行うための検査データを記憶するパリティメモリアレイ１００ｂを有している。詳細は図示しないが、ノーマルメモリアレイ１００ａおよびパリティメモリアレイ１００ｂは、いずれも同一のメモリセルをマトリクス状に配置したものである。図示していないが、各々のメモリセルに記憶されたデータは、外部から入力されたアドレス信号に対応してロウデコーダ回路によって選択されたワード線により選択され、メモリセルから複数のビット線に読み出される。ビット線に読み出されたデータはセンスアンプで検知、増幅され、スイッチゲートを介して選択的に多数のノーマルデータ線ＤＬ＜１２７：０＞およびパリティデータ線ＰＤＬ＜７：０＞に読み出される。センスアンプは各ビット線対に対応してメモリアレイ１００内に列状に配置され、複数列に構成されるのが一般的である。
　上記のようにメモリセルからビット線を介してノーマルデータ線ＤＬ＜１２７：０＞、パリティデータ線ＰＤＬ＜７：０＞に読み出されたデータは、リードラッチ回路１０１に入力される。その後、読み出し信号ＲＹＰＡがリードラッチ回路１０１に入力され、データは後段のＥＣＣ回路１０２にノーマルリードデータＲＤ＜１２７：０＞、およびパリティリードデータＰＲＤ＜７：０＞として入力される。ここで、ＥＣＣ回路１０２は、シンドローム生成回路１０２ａ、エラー検出回路１０２ｂ、エラー訂正回路１０２ｃ、およびパリティ生成回路１０２ｄを有している。
　ＥＣＣ回路１０２に入力されたノーマルリードデータＲＤ＜１２７：０＞およびパリティリードデータＰＲＤ＜７：０＞は、まずシンドローム生成回路１０２ａに入力され、８ビットのシンドロームＳＹＮＤ＜７：０＞が生成される。次に、このシンドロームＳＹＮＤ＜７：０＞はエラー検出回路１０２ｂに入力され、デコードされてどのビットにエラーがあるかのエラー検出が実行され、エラーフラグＥＲＲＦ＜１２７：０＞が生成される。このエラーフラグＥＲＲＦ＜１２７：０＞と、ノーマルリードデータＲＤ＜１２７：０＞とが、後段のエラー訂正回路１０２ｃに入力され、エラーの存在するビットのデータが反転されることによりエラー訂正が行われ、訂正後リードデータＲＯ＜１２７：０＞が後段のデータラッチ・入出力回路１０３に入力されて保持される。
　その後、例えば図示しない外部からの指示に応じて、データラッチ・入出力回路１０３に保持された訂正後リードデータＲＯ＜１２７：０＞のうちの一部が、外部からの入力データＤＩ＜１２７：０＞のうちの一部に書き換えられ、ノーマルライトデータＷＤ＜１２７：０＞としてパリティ生成回路１０２ｄに入力される。
　パリティ生成回路１０２ｄでは、入力されたノーマルライトデータＷＤ＜１２７：０＞を基に８ビットのパリティライトデータＰＷＤ＜７：０＞が生成され、ノーマルライトデータＷＤ＜１２７：０＞とともにライトバッファ回路１０４へ入力される。
　ライトバッファ回路１０４では、書き込み信号ＷＹＰＡによってバッファや他の論理素子を含む回路での書き込み動作がアクティブとなり、それぞれノーマルメモリアレイ１００ａとパリティメモリアレイ１００ｂにデータが書き込まれる。
　上記書き込み信号ＷＹＰＡは、前記リードラッチ回路１０１に入力されるのと同じ読み出し信号ＲＹＰＡに基いて生成されるようになっている。具体的には、読み出し信号ＲＹＰＡは、リードラッチ回路１０１に入力されるとともにＥＣＣレプリカ回路１０５にも入力される。ＥＣＣレプリカ回路１０５は、それぞれがシンドローム生成回路１０２ａ、エラー検出回路１０２ｂ、エラー訂正回路１０２ｃ、パリティ生成回路１０２ｄのうちの一部と同等の回路で構成され、同等の遅延を有するレプリカ回路であるシンドローム生成相当回路１０５ａ、エラー検出相当回路１０５ｂ、エラー訂正相当回路１０５ｃ、およびパリティ生成相当回路１０５ｄを有している。すなわち、ＥＣＣレプリカ回路１０５に入力された読み出し信号ＲＹＰＡは、シンドローム生成相当回路１０５ａ、エラー検出相当回路１０５ｂ、エラー訂正相当回路１０５ｃ、パリティ生成相当回路１０５ｄに順に入力され、ＥＣＣ回路１０２における信号伝播の経路に対応する回路を経由して、上記信号伝播の時間に応じた時間だけ遅延したタイミングで、書き込み信号ＷＹＰＡとしてライトバッファ回路１０４に入力されるようになっている。ここで、上記遅延時間は、必ずしもＥＣＣ回路１０２の信号伝播時間に正確に等しくするのに限らず、例えばライトバッファ回路１０４の制御等のマージンを満足するタイミング制御等が可能な範囲であればよい。
　以上のような構成によれば、読み出し信号ＲＹＰＡがリードラッチ回路１０１に入力されて一連のＥＣＣ処理が実行された後、ライトバッファ回路１０４からメモリアレイ１００にデータが書き込まれる場合に、書き込み信号ＷＹＰＡが、読み出し信号ＲＹＰＡを基にＥＣＣレプリカ回路１０５を経由して生成されるようにすることにより、ＥＣＣ回路１０２で要する信号遅延時間と同等の遅延時間および同様のばらつき要因を含む書き込み信号ＷＹＰＡが容易に作成できることから、ＥＣＣ回路１０２で要する信号遅延時間に対して書き込み信号ＷＹＰＡアクティブまでの期間の不要なマージンを削減することが可能となる。これにより、ＥＣＣ処理を含むＤＲＡＭ内部処理のタイミングを適正化し、アクセス時間の短縮によるＤＲＡＭ速度性能の向上を実現できる。
　なお、本実施形態ではＤＲＡＭに適用した一例を示したが、他の半導体記憶装置（ＳＲＡＭやフラッシュメモリなど）に適用しても同等の効果を得ることができる。
　なお、本実施形態ではＥＣＣレプリカ回路をシンドローム生成相当回路１０５ａ、エラー検出相当回路１０５ｂ、エラー訂正相当回路１０５ｃ、パリティ生成相当回路１０５ｄで構成する一例で示したが、これに限定するものではなく、上記の回路のうち選択的に一部の回路で構成する、あるいは上記の回路に加えて他の回路を追加する構成などでも、必要とされるタイミング精度やマージンが確保できる範囲で一部の回路を省略する構成など、同等の機能を有する構成であればよい。
　なお、本実施形態では書き込み信号ＷＹＰＡとして、ＥＣＣ回路１０２における信号伝播の時間に応じた時間だけ単に遅延させた信号を生成する構成を示したが、読み出し信号ＲＹＰＡの反転信号やワンショットパルスなど、他の論理の信号を書き込み信号ＷＹＰＡ信号として生成する構成でも同等の効果を得ることができる。
　《発明の実施形態２》
　図２は、本発明の第２の実施形態によるＥＣＣ回路を備えた半導体記憶装置の概略構成を示すブロック図であり、ＤＲＡＭに適用した場合の例である。以下、ＥＣＣ回路を備えた半導体記憶装置の代表的な動作の１つとしてのライト動作、およびリード動作が行われる場合に、以下のように適切なタイミングの制御がなされるように構成された例を説明する。
　ＤＲＡＭにおけるライト動作において、ＤＲＡＭ外部からの入力データＤＩ＜１２７：０＞は、ライトデータ入力信号ＷＤＩＮの制御によりデータラッチ・入出力回路１０３に入力された後、ノーマルライトデータＷＤ＜１２７：０＞としてパリティ生成回路１０２ｄに入力され、パリティ生成回路１０２ｄで生成されたパリティライトデータＰＷＤ＜７：０＞とともにライトバッファ回路１０４へ入力され、書き込み信号ＷＹＰＡを受けてノーマルメモリアレイ１００ａおよびパリティメモリアレイ１００ｂにデータが書き込まれる。
　上記書き込み信号ＷＹＰＡは、前記データラッチ・入出力回路１０３に入力されるのと同じライトデータ入力信号ＷＤＩＮに基いて生成されるようになっている。すなわち、ライトデータ入力信号ＷＤＩＮはデータラッチ・入出力回路１０３に入力されるとともにＥＣＣライトレプリカ回路２０１にも入力される。ＥＣＣライトレプリカ回路２０１は、パリティ生成回路１０２ｄのうちの一部と同等の回路で構成され、同等の遅延を有するレプリカ回路であるパリティ生成相当回路２０１ｄを有している。ＥＣＣライトレプリカ回路２０１に入力されたライトデータ入力信号ＷＤＩＮは、パリティ生成相当回路２０１ｄに入力された後、書き込み信号ＷＹＰＡとしてライトバッファ回路１０４に入力される。
　以上のような構成によれば、ライト動作時には、ライトデータ入力信号ＷＤＩＮがデータラッチ・入出力回路１０３に入力されてパリティライトデータＰＷＤ＜７：０＞が生成され、ライトバッファ回路１０４を介してメモリアレイ１００にデータが入力される際に、書き込み信号ＷＹＰＡがライトデータ入力信号ＷＤＩＮを基にＥＣＣライトレプリカ回路２０１を経由して生成されることにより、ＥＣＣ回路１０２内のパリティ生成回路１０２ｄで要する信号遅延時間と同等の遅延時間および同様のばらつき要因を含む書き込み信号ＷＹＰＡが容易に作成できることから、ＥＣＣ回路１０２で要する信号遅延時間に対して書き込み信号ＷＹＰＡアクティブまでの期間の不要なマージンを削減することが可能となる。これにより、ＥＣＣ処理を含むＤＲＡＭ内部処理のタイミングを適正化し、アクセス時間の短縮によるＤＲＡＭ速度性能の向上を実現できる。
　また、ＤＲＡＭにおけるリード動作においては、ノーマルメモリアレイ１００ａおよびパリティメモリアレイ１００ｂからノーマルデータ線ＤＬ＜１２７：０＞、パリティデータ線ＰＤＬ＜７：０＞に読み出されたデータは、リードラッチ回路１０１に入力される。その後、読み出し信号ＲＹＰＡがリードラッチ回路１０１に入力され、データは後段のＥＣＣ回路１０２にノーマルリードデータＲＤ＜１２７：０＞、およびパリティリードデータＰＲＤ＜７：０＞として入力される。
　ＥＣＣ回路１０２に入力されたノーマルリードデータＲＤ＜１２７：０＞およびパリティリードデータＰＲＤ＜７：０＞は、まずシンドローム生成回路１０２ａに入力され、８ビットのシンドロームＳＹＮＤ＜７：０＞が生成される。次に、このシンドロームＳＹＮＤ＜７：０＞はエラー検出回路１０２ｂに入力され、デコードされてどのビットにエラーがあるかのエラー検出が実行され、エラーフラグＥＲＲＦ＜１２７：０＞が生成される。このエラーフラグＥＲＲＦ＜１２７：０＞と、ノーマルリードデータＲＤ＜１２７：０＞とが、後段のエラー訂正回路１０２ｃに入力され、エラーの存在するビットのデータが反転されることによりエラー訂正が行われ、訂正後リードデータＲＯ＜１２７：０＞として後段のデータラッチ・入出力回路１０３に入力され、データラッチ・入出力回路１０３を介してＤＲＡＭ外部へ出力データＤＯ＜１２７：０＞として出力される。
　上記リードデータ出力信号ＲＤＯＵＴは、前記リードラッチ回路１０１に入力されるのと同じ読み出し信号ＲＹＰＡに基いて生成されるようになっている。具体的には、読み出し信号ＲＹＰＡは、リードラッチ回路１０１に入力されるとともにＥＣＣリードレプリカ回路２０２にも入力される。ＥＣＣリードレプリカ回路２０２は、それぞれがシンドローム生成回路１０２ａ、エラー検出回路１０２ｂ、エラー訂正回路１０２ｃのうちの一部と同等の回路で構成され、同等の遅延を有するレプリカ回路であるシンドローム生成相当回路１０５ａ、エラー検出相当回路１０５ｂ、およびエラー訂正相当回路１０５ｃを有している。ＥＣＣリードレプリカ回路２０２に入力された読み出し信号ＲＹＰＡは、シンドローム生成相当回路２０２ａ、エラー検出相当回路２０２ｂ、エラー訂正相当回路２０２ｃに順に入力された後、リードデータ出力信号ＲＤＯＵＴとしてデータラッチ・入出力回路１０３に入力される。
　以上のような構成によれば、リード動作時には、読み出し信号ＲＹＰＡがリードラッチ回路１０１に入力されて一連のＥＣＣ処理が実行された後、データラッチ・入出力回路１０３からＤＲＡＭ外部に出力データＤＯ＜１２７：０＞が出力される際に、リードデータ出力信号ＲＤＯＵＴが読み出し信号ＲＹＰＡを基にＥＣＣリードレプリカ回路２０２を経由して生成されるようにすることにより、ＥＣＣ回路１０２内のシンドローム生成回路１０２ａ、エラー検出回路１０２ｂ、エラー訂正回路１０２ｃで要する信号遅延時間と同等の遅延時間および同様のばらつき要因を含むリードデータ出力信号ＲＤＯＵＴが容易に作成できることから、ＥＣＣ回路１０２で要する信号遅延時間に対してリードデータ出力信号ＲＤＯＵＴアクティブまでの期間の不要なマージンを削減することが可能となる。これにより、ＥＣＣ処理を含むＤＲＡＭ内部処理のタイミングを適正化し、アクセス時間の短縮によるＤＲＡＭ速度性能の向上を実現できる。
　なお、本実施形態ではＤＲＡＭに適用した一例を示したが、他の半導体記憶装置（ＳＲＡＭやフラッシュメモリなど）に適用しても同等の効果を得ることができる。
　なお、本実施形態ではリード動作およびライト動作に関して、ＥＣＣライトレプリカ回路２０１およびＥＣＣリードレプリカ回路２０２が両方とも用いられる例を説明したが、これに限定するものではなく、リード動作またはライト動作のいずれか一方に関して上記のような回路構成をもつことでも、各動作に対して所望の効果を得ることが出来る。
　なお、本実施形態ではＥＣＣライトレプリカ回路２０１、ＥＣＣリードレプリカ回路２０２をシンドローム生成相当回路２０２ａ、エラー検出相当回路２０２ｂ、エラー訂正相当回路２０２ｃ、パリティ生成相当回路２０１ｄで構成する一例で示したが、これに限定するものではなく、上記の回路のうち選択的に一部の回路で構成する、あるいは上記の回路に加えて他の回路を追加する構成などでも、必要とされるタイミング精度やマージンが確保できる範囲で構成するなどの同等の機能を有する構成であればよい。
　《発明の実施形態３》
　図３および図４は、それぞれ図１、図２に示した本発明の第１、第２の実施形態によるＥＣＣ回路を備えた半導体記憶装置の概略構成のうち、シンドローム生成回路１０２ａ、およびシンドローム生成相当回路１０５ａ（２０２ａ）に適用可能な詳細回路の例を示す図である。以下、ＥＣＣ機能を備えた半導体記憶装置の代表的な動作の１つとしてのリードモディファイライト動作を例に挙げて、本発明の実施の形態を説明する。
　メモリアレイ１００に記憶されたノーマルデータとパリティデータは、リードラッチ回路１０１を経由してＥＣＣ回路１０２に入力され、その中でシンドローム生成回路１０２ａに入力される。図３に示すように、シンドローム生成回路１０２ａに入力されたノーマルリードデータＲＤ＜１２７：０＞とパリティリードデータＰＲＤ＜７：０＞は、８つのシンドローム演算ユニット３０１に入力され、ＥＸＯＲ論理素子を介してシンドロームＳＹＮＤ＜７：０＞が生成される。以下、図示しないが、シンドローム生成回路１０２ａと同様にエラー検出回路１０２ｂ、エラー訂正回路１０２ｃ、パリティ生成回路１０２ｄでも、それぞれシンドロームＳＹＮＤ＜７：０＞、エラーフラグＥＲＲＦ＜１２７：０＞、ノーマルライトデータＷＤ＜１２７：０＞を入力としてそれぞれ論理素子を介してエラーフラグＥＲＲＦ＜１２７：０＞、訂正後リードデータＲＯ＜１２７：０＞、パリティライトデータＰＷＤ＜７：０＞が出力される。パリティ生成回路１０２ｄにて生成されたパリティライトデータＰＷＤ＜７：０＞は、ライトバッファ回路１０４を経由してノーマルライトデータＷＤ＜１２７：０＞とともにメモリアレイ１００に書き込まれる。
　ここで、本発明の第１の実施形態で説明したように、読み出し信号ＲＹＰＡがＥＣＣレプリカ回路１０５にも入力され、シンドローム生成相当回路１０５ａ、エラー検出相当回路１０５ｂ、エラー訂正相当回路１０５ｃ、パリティ生成相当回路１０５ｄを介して書き込み信号ＷＹＰＡが生成される。より詳細には、読み出し信号ＲＹＰＡは、ＥＣＣレプリカ回路１０５において、まずシンドローム生成相当回路１０５ａに入力され、シンドローム演算相当ユニット４０１に入力される。図４に示すように、シンドローム演算相当ユニット４０１はシンドローム演算ユニット３０１を構成する論理素子の一部と同じ論理素子で構成されており、入力された読み出し信号ＲＹＰＡを、ＥＸＯＲ論理素子を介して読み出しレプリカ信号ＲＹＰＡＤとして出力する。シンドローム演算相当ユニット４０１を構成するＥＸＯＲ論理素子は、シンドローム演算ユニット３０１と比べ、読み出し信号ＲＹＰＡおよびこれに基づいて伝播する信号が経由するＥＸＯＲ論理素子のみで構成されており、他のＥＸＯＲ素子は含まない。また、シンドローム演算相当ユニット４０１を構成するＥＸＯＲ論理素子への入力は、読み出し信号ＲＹＰＡ、およびこれに基づいて伝播する信号を除き、全てＬレベルに固定されている。シンドローム演算相当ユニット４０１において、読み出し信号ＲＹＰＡから読み出しレプリカ信号ＲＹＰＡＤまでの信号経路に存するトランジスタまたは論理素子の段数は、シンドローム演算ユニット３０１でノーマルリードデータＲＤ＜１２７：０＞またはパリティリードデータＰＲＤ＜７：０＞からシンドロームＳＹＮＤ＜７：０＞までの信号経路に存するトランジスタまたは論理素子の段数と同一である。なお、パスによって上記段数が異なる場合は、例えば、最も多いトランジスタまたは論理素子の段数と同一にするなどしてもよい。なお、必ずしも上記最も多い段数と同一でなくても、実質的に、必要とされるタイミング精度やマージンの確保等が可能であればよい。
　図示しないが、シンドローム生成相当回路１０５ａと同様に、エラー検出相当回路１０５ｂ、エラー訂正相当回路１０５ｃ、パリティ生成相当回路１０５ｄも、それぞれエラー検出回路１０２ｂ、エラー訂正回路１０２ｃ、パリティ生成回路１０２ｄと同一の種類の論理素子、同一の段数のトランジスタまたは論理素子を介して最終的に書き込み信号ＷＹＰＡを生成する。なお、実施形態２のＥＣＣライトレプリカ回路２０１および２０２に関しても、同様に構成して、リードデータ出力信号ＲＤＯＵＴや書き込み信号ＷＹＰＡを生成することができる。
　以上のような構成によれば、書き込み信号ＷＹＰＡを、読み出し信号ＲＹＰＡを基にシンドローム生成相当回路１０５ａ、シンドローム演算相当ユニット４０１、エラー検出相当回路１０５ｂ、エラー訂正相当回路１０５ｃ、パリティ生成相当回路１０５ｄを含むＥＣＣレプリカ回路１０５を経由して生成することにより、ＥＣＣ回路１０２で要する信号遅延時間と同等の遅延時間および同様のばらつき要因を含む書き込み信号ＷＹＰＡが容易に作成できることから、ＥＣＣ回路１０２で要する信号遅延時間に対して書き込み信号ＷＹＰＡアクティブまでの期間の不要なマージンを削減することが可能となる。これにより、ＥＣＣ処理を含むＤＲＡＭ内部処理のタイミングを適正化し、アクセス時間の短縮によるＤＲＡＭ速度性能の向上を実現できる。
　また、ＥＣＣ回路１０２を構成するトランジスタの段数等とＥＣＣレプリカ回路１０５を構成するトランジスタの段数等を同一とすることにより、ＥＣＣレプリカ信号配線の信号遅延をＥＣＣ信号処理配線の信号遅延に更に精度よく近づけることが可能となる。
　また、ＥＣＣ回路１０２を構成する論理素子とＥＣＣレプリカ回路１０５を構成する論理素子とを同一とすることにより、ＥＣＣレプリカ信号配線の信号遅延をＥＣＣ信号処理配線の信号遅延に更に精度よく近づけることが可能となる。
　また、ＥＣＣレプリカ回路１０５を構成する論理素子（例えばＥＸＯＲ）の入力端子を、読み出し信号ＲＹＰＡおよびこれに基づいて伝播する信号を除いてＬレベルに固定することにより、読み出し信号ＲＹＰＡのレベルが遷移したときに、信号伝播経路中の全論理素子の出力が遷移し、読み出しレプリカ信号ＲＹＰＡＤのレベルも必ず遷移する。すなわち、上記信号伝播経路中の全てのトランジスタがスイッチング（トグル）することによって、読み出し信号ＲＹＰＡのレベル遷移に応じた信号が適切に伝播する。そこで、例えば、上記信号伝播経路をＥＣＣ回路１０２におけるワーストパスに対応させ、論理素子の種類、およびトランジスタまたは論理素子の段数を同一にすることにより、ＥＣＣレプリカ回路１０５の遅延をＥＣＣ回路１０２の最も長い遅延に精度よく近づけることが容易にできる。
　なお、本実施形態ではＤＲＡＭに適用した一例を示したが、他の半導体記憶装置（ＳＲＡＭやフラッシュメモリなど）に適用しても同等の効果を得ることができる。
　なお、本実施形態ではシンドローム演算ユニット３０１およびシンドローム演算相当ユニット４０１を構成する論理素子をＥＸＯＲ素子で構成する一例を示したが、これに限定するものではなく、他の論理素子や、複数種類の論理素子の組み合わせでも、シンドローム演算ユニット３０１については、適切な演算処理が可能な論理回路が構成されていればよい。一方、シンドローム演算相当ユニット４０１については、シンドローム演算ユニット３０１と同等の遅延を有することによって、必要とされるタイミング精度やマージンが確保できる構成など同等の機能を有する構成であればよい。
　なお、本実施形態ではシンドローム演算相当ユニット４０１を構成する論理素子がシンドローム演算ユニット３０１を構成する論理素子のうちの一部と同一である一例を示したが、これに限定するものではなく、シンドローム演算ユニット３０１と同一の論理素子を全て用いてシンドローム演算相当ユニット４０１を構成しても同等の機能を実現できる。
　なお、本実施形態ではシンドローム演算相当ユニット４０１内の論理素子の入力端子のうち、入力信号である読み出し信号ＲＹＰＡとこれに基づいて伝播する信号を除いた入力信号をＬレベルに固定して書き込み信号ＷＹＰＡを生成する構成を一例として示したが、これに限定するものではなく、他の固定方法でも、同等の機能を有する構成であればよい。すなわち、用いられる素子に応じて、例えばＡＮＤ回路の場合にはＨ、ＯＲ回路の場合にはＬに固定するなど、各論理素子の出力が、伝達される入力信号のレベル遷移に応じて遷移するようにされ、信号伝播が適切に行われるようになっていればよい。
　なお、本実施形態ではシンドローム演算ユニット３０１とシンドローム演算相当ユニット４０１を構成するトランジスタの段数等を同一とする構成を一例として示したが、これに限定するものではなく、必ずしも同一でなくとも、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡ等を生成できる機能を有する構成であればよい。
　なお、本実施形態ではシンドローム演算相当ユニット４０１をシンドローム演算ユニット３０１を構成する論理素子と同一の論理素子を用いて構成する一例を示したがこれに限定するものではなく、シンドローム演算ユニット３０１で使用しているのと異なる他の論理素子でシンドローム演算相当ユニット４０１を構成するなどでも、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡ等を生成できる機能を有する構成であればよい。
　なお、本実施形態ではＥＣＣ回路１０２でのワーストパス等での論理素子のスイッチング数と、ＥＣＣレプリカ回路１０５での論理素子のスイッチング数が同一である構成を一例として示したが、これに限定するものではなく、スイッチング数が必ずしもワーストパス等と同一でなくとも、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡ等を生成できる機能を有する構成であればよい。
　《発明の実施形態４》
　図５は、図１に示した本発明の第１の実施形態によるＥＣＣ回路を備えた半導体記憶装置に適用可能なレイアウト配置構成の概略を示す図である。以下ＥＣＣ機能を備えた半導体記憶装置の代表的な動作の１つとしてのリードモディファイライト動作を例に挙げて、本発明の実施の形態を説明する。
　メモリアレイ１００（図示せず）からリードラッチ回路１０１に入力されたノーマルデータおよびパリティデータは、第１の実施形態と同様にシンドローム生成回路１０２ａ、エラー検出回路１０２ｂ、エラー訂正回路１０２ｃ、データラッチ・入出力回路１０３、パリティ生成回路１０２ｄ、ライトバッファ回路１０４を経由して再度メモリアレイ１００に書き込まれる。これに対し、読み出し信号ＲＹＰＡを基に書き込み信号ＷＹＰＡを生成するＥＣＣレプリカ回路１０５は、図５においてそれぞれシンドローム生成相当回路１０５ａ、エラー検出相当回路１０５ｂ、エラー訂正相当回路１０５ｃ、およびパリティ生成相当回路１０５ｄを有している。
　前述の通り、ＥＣＣ回路ブロックはレイアウト構成としてメモリアレイと入出力回路の間に配置されるのが一般的であり、ブロックアスペクトが悪くなる（縦横のブロック幅の比率が大きくなる）という課題が生じがちである。加えて、前述のＥＣＣ処理に関する各信号配線は、各要素ブロック内、例えばシンドローム生成回路１０２ａやエラー検出回路１０２ｂ内において、入力端子と出力端子の数が異なる（本実施例では８：１２８の一例を示している）という特徴もある。これらから、ＥＣＣ処理に関する各信号配線は、ＥＣＣ回路１０２内において論理素子を接続するために同一方向に往復する配線があるなど、長距離を接続する配線が必要となる。そのうえ、前述の通り、近年の素子の微細化に伴い配線抵抗はますます増大する傾向にあるため、回路素子におけるトランジスタ遅延に加えて、必然的に、配線抵抗や配線間寄生容量などによる配線遅延の占める割合が大きくなる。この場合、書き込み信号ＷＹＰＡをＥＣＣレプリカ回路１０５で生成する際にも、ＥＣＣレプリカ回路１０５を構成するシンドローム生成相当回路１０５ａ、エラー検出相当回路１０５ｂ、エラー訂正相当回路１０５ｃ、パリティ生成相当回路１０５ｄを最短距離で隣接して配置してしまうと、前述のＥＣＣ処理信号経路での信号配線遅延に比べてＥＣＣレプリカ信号配線での遅延、特に配線寄生抵抗や配線寄生容量に起因する信号配線遅延が極端に小さくなり、ＥＣＣ信号配線遅延と同等の遅延量をもつＥＣＣレプリカ信号配線をＥＣＣレプリカ回路１０５で生成するという本来の目的を十分に果たせなくなる場合もある。
　そのような場合には、例えば図５のようにＥＣＣレプリカ回路１０５を構成する回路のうちの一部を、ＥＣＣ回路１０２領域内に分散して配置することが有効である。具体的にはシンドローム生成相当回路１０５ａ、およびエラー検出相当回路１０５ｂは、それぞれ２つのブロックに分けられ、それぞれシンドローム生成回路１０２ａ、エラー検出回路１０２ｂ領域内に分散して配置される。更に具体的には、例えばシンドローム生成回路１０２ａ、エラー検出回路１０２ｂ領域内の中央部と端部の２箇所に分散して配置されている。シンドローム生成相当回路１０５ａ等を接続する配線は、例えば図５における左右方向または上下方向の少なくとも１方向に往復する配線を含むように配置されることになる。
　以上のような構成によれば、ＥＣＣ処理信号として同一方向に往復するなどの長距離配線が必要となる可能性が大きいシンドローム生成回路１０２ａ、エラー検出回路１０２ｂにおいて、ＥＣＣ処理信号配線がとりうる最大配線長と同等の配線長をもつＥＣＣレプリカ信号配線をシンドローム生成相当回路１０５ａ、エラー検出相当回路１０５ｂにおいて配置することが容易になり、ＥＣＣ信号配線とＥＣＣレプリカ信号配線とが同等の配線長、同等の配線遅延量をもつ構成を容易に実現できる。これにより、信号配線遅延を構成する要因であるトランジスタ遅延に加え、配線寄生抵抗や配線寄生容量に起因する配線遅延に関してもＥＣＣ信号配線とＥＣＣレプリカ信号配線とで遅延量を同等にすることが容易に可能となり、ＥＣＣレプリカ信号配線のタイミング精度を更に向上させることが容易に可能となる。
　また、ＥＣＣレプリカ信号配線の配線レイアウトパターンをＥＣＣ信号配線のレイアウトパターンと同等とする、具体的には、配線幅や他の配線との配線間隔を同等とする、同一の配線層で構成するなどの構成をとることにより、更にＥＣＣ信号配線とＥＣＣレプリカ信号配線との間の信号配線遅延をより同等に近づけることが可能となる。
　なお、本実施形態ではＤＲＡＭに適用した一例を示したが、他の半導体記憶装置（ＳＲＡＭやフラッシュメモリなど）に適用しても同等の効果を得ることができる。
　なお、本実施形態ではシンドローム生成相当回路１０５ａおよびエラー検出相当回路１０５ｂをそれぞれ２つのブロックに分散して配置する構成を一例として示したが、これに限定するものではなく、回路を構成する論理素子は分散配置せずに１つのブロックで構成し、ＥＣＣレプリカ信号配線をブロック内でＥＣＣ信号配線と同等の距離の配線として配置したり、あるいは３つ以上のブロックに分散して配置するなどでも、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡ等を生成できる同等の機能を有する構成であればよい。
　なお、本実施形態ではシンドローム生成相当回路１０５ａおよびエラー検出相当回路１０５ｂを、それぞれシンドローム生成回路１０２ａおよびエラー検出回路１０２ｂ領域内で中央部と端部の２箇所に分散して配置する構成を一例として示したが、これに限定するものではなく、上記以外の箇所に３箇所以上の箇所に分散して配置するなどでも、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡ等を生成できる同等の機能を有する構成であればよい。
　なお、本実施形態ではシンドローム生成相当回路１０５ａおよびエラー検出相当回路１０５ｂに関して分散配置する一例を示したが、これに限定するものではなく、これに加えて他のエラー訂正相当回路１０５ｃやパリティ生成相当回路１０５ｄを分散配置、あるいはシンドローム生成相当回路１０５ａのみ、エラー検出相当回路１０５ｂのみを分散配置するなどでも、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡ等を生成できる同等の機能を有する構成であればよい。
　《発明の実施形態５》
　図６は、本発明の第５の実施形態によるＥＣＣ回路を備えた半導体記憶装置のレイアウト配置構成の概略を示す図である。
　実施形態１の半導体記憶装置に対して、ライトバッファ回路１０４を制御する書き込み信号ＷＹＰＡ等は、メモリアレイ１００に書き込む全ビットのデータに対して共通に１つの信号を用いるのに限らず、全ビットを複数のグループに分けて、各グループごとに書き込み信号ＷＹＰＡ等を生成するようにしてもよい。すなわち、例えばＥＣＣ回路１０２における各グループに対応する回路ブロックごとにＥＣＣレプリカ回路１０５を設けることにより、各回路ブロックごとの遅延時間に差がある場合でも、それぞれに応じた適切なタイミング制御をすることが容易にできる。さらに、ＥＣＣ回路１０２の各回路ブロックとそれぞれに対応するＥＣＣレプリカ回路１０５とを隣接させて配置することにより、半導体基板上の領域ごとに形成された回路の特性のばらつきなどに応じたタイミング制御をすることもできる。
　また、同様に複数のＥＣＣレプリカ回路１０５を設けるとともに、これらによって生成された書き込み信号ＷＹＰＡ等のうち、例えば最も遅いタイミングでライトバッファ回路１０４等を制御するようにしたりしてもよい。以下、具体的に説明する。
　ＤＲＡＭ６００は、図６に示すように、メモリアレイ・センスアンプ６０１、ロウデコーダ・ワードドライバ６０２、周辺制御回路６０３、ＥＣＣ回路Ａ６０４、ＥＣＣレプリカ回路Ａ６０５、ＥＣＣ回路Ｂ６０６、ＥＣＣレプリカ回路Ｂ６０７、データラッチ・入出力回路６０８、リードラッチ・ライトバッファ回路６０９が配置されて構成される。ＥＣＣ回路は、同図に示すように配置されたＥＣＣ回路Ａ６０４とＥＣＣ回路Ｂ６０６とから構成され、同様にＥＣＣレプリカ回路もＥＣＣレプリカ回路Ａ６０５とＥＣＣレプリカ回路Ｂ６０７とから構成される。
　これらの構成によれば、ＥＣＣ回路Ａ６０４とＥＣＣレプリカ回路Ａ６０５、およびＥＣＣ回路Ｂ６０６とＥＣＣレプリカ回路Ｂ６０７それぞれが組となり、データラッチ・入出力回路６０８あるいはリードラッチ・ライトバッファ回路６０９におけるＥＣＣ回路Ａ６０４、ＥＣＣ回路Ｂ６０６対応部分の制御をＥＣＣレプリカ回路Ａ６０５、ＥＣＣレプリカ回路Ｂ６０７で生成するＥＣＣレプリカ信号でそれぞれ別個に制御することにより、同一ＤＲＡＭマクロ内でブロックごとにＥＣＣ信号の信号配線遅延に遅延差が発生するような場合でも、ブロックごとにＥＣＣレプリカ信号制御を適正化することが可能となり、ＤＲＡＭマクロとしてのタイミング適正化が実現できる。
　また、ＥＣＣレプリカ回路Ａ６０５とＥＣＣレプリカ回路Ｂ６０７で生成したそれぞれのＥＣＣレプリカ信号を論理素子で１つのＥＣＣレプリカ信号として生成する、具体的には例えばＥＣＣレプリカ信号がハイアクティブな場合、ＡＮＤ論理で１つのＥＣＣレプリカ信号として生成するなどし、ＤＲＡＭマクロ全体で１つのＥＣＣレプリカ信号としてデータラッチ・入出力回路６０８あるいはリードラッチ・ライトバッファ回路６０９の制御をすることにより、ブロックごとのＥＣＣ信号配線、ＥＣＣレプリカ信号配線のばらつきを加味したＤＲＡＭ全体制御が可能となり、ＤＲＡＭマクロ全体としてのタイミング適正化が実現できる。
　なお、本実施形態ではＤＲＡＭに適用した一例を示したが、他の半導体記憶装置（ＳＲＡＭやフラッシュメモリなど）に適用しても同等の効果を得ることができる。
　なお、本実施形態ではＥＣＣ回路およびＥＣＣレプリカ回路を１つのＤＲＡＭマクロ内に２ブロックずつ配置する構成を一例として示したがこれに限定するものではなく、１つのＤＲＡＭマクロ内に３つ以上のＥＣＣレプリカ回路を配置する、あるいは周辺制御回路６０３およびロウデコーダ・ワードドライバ６０２を図６における上下方向から挟むように、周辺制御回路６０３およびロウデコーダ・ワードドライバ６０２の上下方向両側にＥＣＣ回路およびＥＣＣレプリカ回路を他のブロックと共に配置するなど、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡ等を生成できる同等の機能を有する構成であればよい。
　なお、本実施形態ではＥＣＣ回路およびＥＣＣレプリカ回路を１つのＤＲＡＭマクロ内にそれぞれ２ブロックずつ配置する構成を一例として示したがこれに限定するものではなく、１つのＥＣＣ回路に対して２つ以上のＥＣＣレプリカ回路を配置したり、２つ以上のＥＣＣ回路に対して１つのＥＣＣレプリカ回路を配置するなど、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡ等を生成できる同等の機能を有する構成であればよい。
　《発明の実施形態６》
　例えば実施形態１で説明したような回路構成を図７に示すような配置で形成するようにしてもよい。
　図７は、本発明の第６の実施形態によるＥＣＣ回路を備えた半導体記憶装置のレイアウト配置構成の概略を示す図である。
　ＤＲＡＭ７００は、メモリアレイ・センスアンプ７０１、ロウデコーダ・ワードドライバ７０２、周辺制御回路７０３、ワード線裏打ち領域７０４、ＥＣＣ回路７０５、ＥＣＣレプリカ回路７０６、データラッチ・入出力回路７０７、およびリードラッチ・ライトバッファ回路７０８を有している。ワード線裏打ち領域７０４はメモリアレイ・センスアンプ７０１の間に、ＥＣＣレプリカ回路７０６はＥＣＣ回路７０５の間にそれぞれ配置される。ワード線裏打ち領域は、メモリアレイ・センスアンプ７０１内に配置されるワード線（図示していない）の配線抵抗を低減するための裏打ちワード線（図示していない）とワード線との間の接続コンタクトを配置するための領域である。メモリコア領域７０９はメモリアレイ・センスアンプ７０１とワード線裏打ち領域７０４とを有している。
　これらの構成によれば、データラッチ・入出力回路７０７あるいはリードラッチ・ライトバッファ回路７０８の制御をＥＣＣレプリカ回路７０６で生成するＥＣＣレプリカ信号で制御する場合に、ＥＣＣレプリカ回路７０６をメモリコア領域７０９のうちのワード線裏打ち領域７０４に対応する領域に配置することにより、一般的なレイアウトでは配置する素子がなく空き領域となる領域にＥＣＣレプリカ回路７０６が配置されることになるので、ＤＲＡＭマクロ面積の増大なくＥＣＣレプリカ回路７０６を配置することが可能となり、タイミング適正化によるＤＲＡＭ速度性能の向上とＤＲＡＭマクロ面積の削減を両立することが可能となる。
　なお、本実施形態ではＤＲＡＭに適用した一例を示したが、他の半導体記憶装置（ＳＲＡＭやフラッシュメモリなど）に適用しても同等の効果を得ることができる。
　なお、本実施形態ではＥＣＣレプリカ回路７０６およびワード線裏打ち領域７０４をＤＲＡＭマクロ内に１箇所配置する構成を一例として示したがこれに限定するものではなく、１つのＤＲＡＭマクロ内に複数のＥＣＣレプリカ回路７０６およびワード線裏打ち領域７０４を配置するなど、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡ等を生成できる同等の機能を有する構成であればよい。
　《発明の実施形態７》
　例えば実施形態１で説明したような回路構成を図８に示すような配置で形成するようにしてもよい。
　図８は、本発明の第７の実施形態によるＥＣＣ回路を備えた半導体記憶装置のレイアウト配置構成の概略を示す図である。
　ＤＲＡＭ８００は、メモリアレイ・センスアンプ８０１、ロウデコーダ・ワードドライバ８０２、周辺制御回路８０３、ＥＣＣ回路８０４、ＥＣＣレプリカ回路８０５、データラッチ・入出力回路８０６、およびリードラッチ・ライトバッファ回路８０７を有している。ＥＣＣレプリカ回路８０５は、周辺制御回路８０３の領域内に、ＥＣＣ回路８０４に隣接して配置される。
　これらの構成によれば、データラッチ・入出力回路８０６あるいはリードラッチ・ライトバッファ回路８０７をＥＣＣレプリカ回路８０５で生成するＥＣＣレプリカ信号で制御する場合に、ＥＣＣレプリカ回路８０５を周辺制御回路８０３の領域内に配置することにより、ＥＣＣ回路８０４内にＥＣＣレプリカ回路８０５を配置できなくてもＤＲＡＭマクロ面積の増加を最小に抑えるなどしてＥＣＣレプリカ回路８０５を内蔵でき、ＥＣＣレプリカ信号をデータラッチ・入出力回路８０６あるいはリードラッチ・ライトバッファ回路８０７のいずれかにも大きな配線ロスなく供給することが可能となり、これによりタイミング適正化によるＤＲＡＭ速度性能の向上とＤＲＡＭマクロ面積の削減を両立することなどが可能となる。
　なお、本実施形態ではＤＲＡＭに適用した一例を示したが、他の半導体記憶装置（ＳＲＡＭやフラッシュメモリなど）に適用しても同等の効果を得ることができる。
　なお、本実施形態ではＥＣＣレプリカ回路８０５を周辺制御回路８０３の領域内に配置する構成を一例として示したがこれに限定するものではなく、データラッチ・入出力回路８０６あるいはリードラッチ・ライトバッファ回路８０７あるいはそれ以外の回路ブロック内に配置する構成など、信号配線距離などに起因する信号遅延を含めて、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡ等を生成できる構成であればよい。
　なお、本実施形態ではＥＣＣレプリカ回路８０５を周辺制御回路８０３の領域内に配置する構成を一例として示したがこれに限定するものではなく、周辺制御回路８０３やＥＣＣ回路８０４、データラッチ・入出力回路８０６、リードラッチ・ライトバッファ回路８０７などのブロックに隣接して配置する構成など、必要とされるタイミング精度やマージンが確保できる書き込み信号ＷＹＰＡ等を生成できる構成であればよい。
　《発明の実施形態８》
　例えば実施形態１で説明したような回路構成において、図９に示すような配線レイアウトとを適用してもよい。
　図９は、本発明の第８の実施形態によるＥＣＣ回路を備えた半導体記憶装置の配線レイアウト構成の詳細を示す図である。
　電源・グラウンド配線は、第ｎ層電源・グラウンド配線９０１と第（ｎ＋１）層電源・グラウンド配線９０４を有し、ＥＣＣレプリカ回路に関する信号配線は第ｎ層ＥＣＣレプリカ信号配線９０２と第（ｎ＋１）層ＥＣＣレプリカ信号配線９０５を有し、ＥＣＣ回路に関する信号配線は第ｎ層ＥＣＣ信号配線９０３と第（ｎ＋１）層ＥＣＣ信号配線９０６を有している。第ｎ層の配線と第（ｎ＋１）層の配線との接続は配線間接続コンタクト９０７で接続される。第ｎ層ＥＣＣレプリカ信号配線９０２および第（ｎ＋１）層ＥＣＣレプリカ信号配線９０５と、第ｎ層ＥＣＣ信号配線９０３および第（ｎ＋１）層ＥＣＣ信号配線９０６との間には、同一の配線層で構成された第ｎ層電源・グラウンド配線９０１および第（ｎ＋１）層電源・グラウンド配線９０４が配置される。
　これらの構成によれば、ＥＣＣレプリカ回路に関係する信号配線とＥＣＣ回路に関係する信号配線との間にシールド配線が配置されることから、両者間でのノイズ干渉を抑制し、ＤＲＡＭの動作安定性を向上させることが可能となる。
　また、ＥＣＣ回路領域およびＥＣＣレプリカ回路領域にまんべんなく電源配線やグラウンド配線を配置することが可能となるため、電源電圧のＤＲＡＭマクロ内への安定供給が可能となり、電圧降下の抑制からＤＲＡＭの動作安定性を向上させることが可能となる。
　なお、本実施形態ではＥＣＣレプリカ関連の信号配線とＥＣＣ回路関連の信号配線との間に１種類の電源もしくはグラウンド配線を配置する構成を一例として示したが、これに限定するものではなく、同一の電源もしくはグラウンド配線を複数配置、または複数の種類の電源もしくはグラウンド配線を複数配置する構成など、同等の機能を有する構成であればよい。
　なお、本実施形態では２層の配線層第ｎ層、第（ｎ＋１）層の配線層でのシールド構成を一例として示したが、これに限定するものではなく、単一の配線層、もしくは３層以上の複数の配線層でシールドを構成するなど、同等の機能を有する構成であればよい。
　なお、上記各実施形態や変形例で説明した構成要素は、論理的に可能な範囲で種々組み合わせてもよい。具体的には、例えば、実施形態４～８で説明したような構成を実施形態２で説明した構成に適用したりしてもよい。
　上記のように、本ＥＣＣ回路技術によって、カラム冗長救済機能を搭載せずとも十分な歩留まりおよび信頼性を確保でき、また、チップ面積増大を抑制することなども容易にできる。更に詳しくは、例えば、ＥＣＣ回路を搭載し自己訂正機能を備えた半導体記憶装置は、ＥＣＣ処理動作に伴うアクセス速度性能を向上させることができるとともに、ＥＣＣレプリカ回路の配置レイアウト構成を工夫することによって、チップ面積の縮小と高速化を両立し、更には歩留まりおよび信頼性の向上も容易に図ることができる。
　本発明にかかる半導体記憶装置は、ＥＣＣ機能の内蔵に伴う動作速度性能の低下を改善することができる効果を有し、特に誤り訂正（ＥＣＣ：Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔ　Ｃｏｄｅ)回路を備えた半導体記憶装置等として有用である。

Claims (17)

  1. 　通常データを記憶するノーマルメモリアレイ、および通常データの誤り検出訂正を行うための誤り検出訂正符号データを記憶する符号メモリアレイを含むメモリアレイと、
    　上記ノーマルメモリアレイに書き込まれる通常データに基づいて誤り検出訂正符号データを生成する符号生成部、および上記メモリアレイから読み出された通常データと誤り検出訂正符号データとに基いて上記通常データを誤り検出訂正する誤り検出訂正部を含む誤り訂正回路と、
    　上記誤り訂正回路に入力されるデータが当該誤り訂正回路に受け渡されるタイミングを制御する第１のタイミング制御信号に基づいて、
    　上記誤り訂正回路から出力されたデータが誤り訂正回路から他の回路に受け渡されるタイミングを制御する第２のタイミング制御信号を生成するタイミング制御信号生成部と、
    　を備え、
    　上記タイミング制御信号生成部は、上記誤り訂正回路の少なくとも一部と同一または対応する回路を含み、上記誤り訂正回路の遅延時間に対応する時間だけ上記第１のタイミング制御信号を遅延させたタイミングに応じて、上記第２のタイミング制御信号を出力するように構成されていることを特徴とする半導体記憶装置。
  2. 　請求項１の半導体記憶装置であって、
    　上記メモリアレイから読み出された通常データおよび誤り検出訂正符号データに基づいて、上記誤り検出訂正部により誤り検出訂正されたデータのうちの少なくとも一部と、半導体記憶装置の外部から入力されたデータのうちの少なくとも一部とを含む通常データ、および上記通常データに基づいて上記符号生成部により生成された誤り検出訂正符号データが、上記メモリアレイに書き込まれるように構成されるとともに、
    　上記第１のタイミング制御信号は、上記メモリアレイから読み出された通常データおよび誤り検出訂正符号データが、上記誤り検出訂正部に受け渡されるタイミングを制御する信号である一方、
    　上記第２のタイミング制御信号は、上記メモリアレイに書き込まれる通常データ、および誤り検出訂正符号データが、上記メモリアレイに受け渡されるタイミングを制御する信号であり、
    　上記タイミング制御信号生成部は、上記誤り検出訂正部、および上記符号生成部を構成する回路の少なくとも一部と同一または対応する回路を含み、上記誤り検出訂正部、および上記符号生成部の遅延時間に対応する時間だけ上記第１のタイミング制御信号を遅延させたタイミングに応じて、上記第２のタイミング制御信号を出力するように構成されていることを特徴とする半導体記憶装置。
  3. 　請求項１の半導体記憶装置であって、
    　上記第１のタイミング制御信号は、上記メモリアレイから読み出された通常データおよび誤り検出訂正符号データが、上記誤り検出訂正部に受け渡されるタイミングを制御する信号である一方、
    　上記第２のタイミング制御信号は、上記誤り検出訂正部により誤り検出訂正されたデータが、半導体記憶装置の外部の回路に受け渡されるタイミングを制御する信号であり、
    　上記タイミング制御信号生成部は、上記誤り検出訂正部を構成する回路の少なくとも一部と同一または対応する回路を含み、上記誤り検出訂正部の遅延時間に対応する時間だけ上記第１のタイミング制御信号を遅延させたタイミングに応じて、上記第２のタイミング制御信号を出力するように構成されていることを特徴とする半導体記憶装置。
  4. 　請求項１の半導体記憶装置であって、
    　上記第１のタイミング制御信号は、半導体記憶装置の外部から入力され、上記メモリアレイに書き込まれる通常データが、上記符号生成部に受け渡されるタイミングを制御する信号である一方、
    　上記第２のタイミング制御信号は、上記メモリアレイに書き込まれる通常データ、および上記通常データに基づいて上記符号生成部により生成された誤り検出訂正符号データが、上記メモリアレイに受け渡されるタイミングを制御する信号であり、
    　上記タイミング制御信号生成部は、上記符号生成部を構成する回路の少なくとも一部と同一または対応する回路を含み、上記符号生成部の遅延時間に対応する時間だけ上記第１のタイミング制御信号を遅延させたタイミングに応じて、上記第２のタイミング制御信号を出力するように構成されていることを特徴とする半導体記憶装置。
  5. 　請求項１の半導体記憶装置であって、
    　上記タイミング制御信号生成部は、上記第１、第２のタイミング制御信号間の信号経路に、上記誤り訂正回路における入出力信号間の経由トランジスタ段数と同数のトランジスタ段数を有することを特徴とする半導体記憶装置。
  6. 　請求項１の半導体記憶装置であって、
    　上記タイミング制御信号生成部は、上記第１、第２のタイミング制御信号間の信号経路に、上記誤り訂正回路における入出力信号間の経由論理素子に対応する論理素子を有することを特徴とする半導体記憶装置。
  7. 　請求項６の半導体記憶装置であって、
    　上記論理素子は、伝達される入力信号と、他の１つ以上の信号が入力される論理素子を含み、上記他の１つ以上の信号は、その論理素子の出力が、伝達される入力信号のレベル遷移に応じて遷移するレベルに保たれていることを特徴とする半導体記憶装置。
  8. 　請求項１の半導体記憶装置であって、
    　上記タイミング制御信号生成部における、上記第１、第２のタイミング制御信号間の信号経路に設けられたトランジスタのトグル数が、上記誤り訂正回路における入出力信号間の経由トランジスタのトグル数と同じであることを特徴とする半導体記憶装置。
  9. 　請求項１の半導体記憶装置であって、
    　上記タイミング制御信号生成部は、上記第１、第２のタイミング制御信号間の信号経路に設けられた全てのトランジスタが、上記第１のタイミング制御信号のレベル遷移に応じてトグルすることを特徴とする半導体記憶装置。
  10. 　請求項１の半導体記憶装置であって、
    　上記誤り訂正回路と、上記タイミング制御信号生成部とは、信号がトランジスタを経由することによるトランジスタ遅延と、信号配線の配線寄生抵抗および配線寄生容量に起因する配線遅延との合計が等しいように構成されていることを特徴とする半導体記憶装置。
  11. 　請求項１の半導体記憶装置であって、
    　上記タイミング制御信号生成部は、上記第１、第２のタイミング制御信号間の信号経路に、上記誤り訂正回路における入出力信号間の信号配線に対応するレイアウトの信号配線を有することを特徴とする半導体記憶装置。
  12. 　請求項１の半導体記憶装置であって、
    　上記タイミング制御信号生成部は、上記第１、第２のタイミング制御信号間の信号経路に、上記誤り訂正回路の回路配置における、メモリアレイから読み出された通常データ、または半導体記憶装置の外部から入力され、上記メモリアレイに書き込まれる通常データが入力される位置から、誤り検出訂正されたデータ、または誤り検出訂正符号データが出力される位置までの間の信号経路を構成する配線パターンの互いに直交する２方向のうち、少なくとも一方の方向に往復する信号配線を有することを特徴とする半導体記憶装置。
  13. 　請求項１の半導体記憶装置であって、
    　上記タイミング制御信号生成部が、上記メモリアレイに対して入出力されるデータビットを複数のグループに分けた各グループごとに対応させて設けられ、各タイミング制御信号生成部によって生成された第２のタイミング制御信号に基づいて、上記各グループに対応するデータの受け渡しタイミングがそれぞれ制御されることを特徴とする半導体記憶装置。
  14. 　請求項１の半導体記憶装置であって、
    　上記タイミング制御信号生成部は、
    　それぞれ、上記誤り訂正回路を構成する回路の少なくとも一部と同一または対応する回路を含み、上記誤り訂正回路の遅延時間に対応する時間だけ、上記第１のタイミング制御信号を遅延させたタイミングに応じて第３のタイミング制御信号を生成する複数の基礎タイミング制御信号生成部を有し、
    　上記複数の基礎タイミング制御信号生成部からそれぞれ出力される複数の第３のタイミング制御信号のうち、いずれかのタイミングに応じた信号を上記第２のタイミング制御信号として出力するように構成されていることを特徴とする半導体記憶装置。
  15. 　請求項１４の半導体記憶装置であって、
    　上記複数の第３のタイミング制御信号のうち、最も遅延したタイミングに応じた信号を上記第２のタイミング制御信号として出力するように構成されていることを特徴とする半導体記憶装置。
  16. 　請求項１の半導体記憶装置であって、
    　上記タイミング制御信号生成部が、誤り訂正回路と半導体記憶装置の外部との間のデータの入出力を制御する入出力回路部、および半導体記憶装置の各部の制御信号を生成する周辺論理回路部のうち少なくともいずれかが形成される領域の内部または隣接する領域に形成されていることを特徴とする半導体記憶装置。
  17. 　請求項１の半導体記憶装置であって、
    　上記誤り訂正回路を構成する配線の少なくとも一部と、上記タイミング制御信号生成部を構成する配線の少なくとも一部とが、１本以上の他の配線を間に介して配置されていることを特徴とする半導体記憶装置。
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