JP2008217926A - 半導体記憶装置 - Google Patents

Abstract

【課題】ソフトエラーに対する耐性を高めることが可能であり、かつ、レイアウト設計の自由度を高めることが可能な半導体記憶装置を提供する。
【解決手段】複数のメモリセル群（Ｇ０〜Ｇ１１）は複数の読出対象群（メモリセル群Ｇ０〜Ｇ６またはメモリセル群Ｇ７〜Ｇ１１）を含む。複数の読出対象群の少なくとも２つは（たとえばメモリセル群Ｇ０，Ｇ１）は互いに距離を隔てて位置する。隣あう２つのメモリセル群に跨るソフトエラーが発生しても、これらのメモリセル群同士では、データグループと誤り訂正符号とからなるチェックワードが互いに異なる。これにより１つのメモリセル群のカラム数を増やすことなく、多ビットエラーが生じる確率を小さくすることができる。
【選択図】図７

Description

本発明は半導体記憶装置に関し、特に、ソフトエラー耐性を向上しつつレイアウトの自由度の低下を防ぐことを可能する半導体記憶装置に関する。

半導体メモリの内容が意図しないデータに変化する不具合の１つにソフトエラーがある。「ソフトエラー」とは非可逆な回路損傷であるハードエラーと対をなす用語である。ソフトエラーは一時的に発生するエラーである。したがって半導体メモリにデータを再度書込むことによりソフトエラーを修復することができる。しかしながらソフトエラーは異常動作である事には変わりがない。場合によっては、ソフトエラーはシステムに深刻な影響をもたらす。

最近では、素子の微細化およびそれに伴う電源の低電圧化（電源の低電圧化は低消費電力化にも有効である）、ならびにシステムが使用するメモリの大容量化によってメモリの記憶内容が反転する確率が増大している。このため、近年ではソフトエラーが半導体メモリに及ぼす影響は無視できなくなっている。

ソフトエラーの問題が生じ始めた段階では、パッケージに含まれる放射性物質がアルファ粒子を放出する事によりソフトエラーが発生するものと考えられていた。その後、放射性物質から放出されるアルファ粒子だけでなく、高エネルギーの宇宙線が地球の高層大気と反応することにより生じる中性子線と半導体チップ内のＳｉ（シリコン）原子（あるいは不純物原子）との衝突も、ソフトエラーの原因となる事が判明している。

宇宙線により生じるソフトエラーの発生確率は高度に依存する。たとえば地上よりも飛行機内のほうが、この種のソフトエラーの発生確率が高くなる。また、地球磁場が宇宙線と大気との反応による中性子線の発生に影響を及ぼす。この種のソフトエラーの発生確率は緯度にも依存する。

現在では後者（中性子線）によるソフトエラーへの対策が急務になっている。放射性物質からのアルファ粒子の放出に対してはパッケージの品質管理、あるいは放射性物質をメモリセルから遠ざけるといった対策をとることができる。つまり、比較的容易な対策をとることができる。しかし中性子線によるソフトエラーは偶発的な要因が絡みあって生じることが多い。また、中性子線はアルファ線と異なり非常に高い透過力を持つ。つまり中性子線のエネルギーは高いため、中性子線が半導体チップを透過すると半導体チップ内の広い領域に影響が生じる。このため中性子線によるソフトエラーに対して効果的な対策を施すことは容易ではない。

半導体メモリにおけるソフトエラーの問題については、これまでに数多くの文献で取り上げられている。上述したような、近年の微細化プロセスにともなうソフトエラーの問題については、たとえば非特許文献１に開示されている。
゛ソフトエラーが引き起こすシステム信頼性への影響"、［online］、２００５年２月、リード・ビジネス・インフォメーション株式会社、［２００７年１月２９日検索］、インターネット<URL:http://www.ednjapan.com/content/issue/2005/02/feature/feature02.html>

ＥＣＣ(Error Check and Correct)機能などの誤り訂正機能が半導体メモリに備わっている場合には、複数のビットデータを含むデータグループの中の１ビットのエラーを訂正することができる。しかし宇宙線によるソフトエラーの場合には、ソフトエラーの原因となるシリコン基板中の電子・正孔対の発生領域が大きくなりやすい。このため、隣接する複数のメモリセルにエラーが同時に発生することが起こる（いわゆる多ビットエラー）。多ビットエラーが生じた場合には、誤り訂正を行なってもエラーが残る可能性が高くなる。

さらに、プロセス世代が進むにつれてメモリセルが微細化される。このためシリコン基板中の電子・正孔対の発生領域の大きさに変化がなくてもソフトエラーが発生するメモリセルの数が増える。つまり、多ビットエラーが生じやすくなる。

多ビットエラーの問題への対応方法として、１ビットのデータの入出力に対応するメモリセルのカラム数を増やすことが考えられる。以下では１ビットのデータの入出力に対応するメモリセルのカラム数を「ＭＵＸ値」と称することにする。

ＭＵＸ値を増やすことにより、多ビットエラーが発生する確率を小さくすることができる。その理由は、複数のメモリセルに同時にソフトエラーが発生しても、その複数のメモリセルのいずれもが、ある１ビットのデータの入出力に対応するメモリセルとなる可能性が高くなるからである。データグループ中の１ビットのみに誤りが生じた場合には、ＥＣＣ機能によってそのエラーを訂正することが可能になる。

ところでＳＲＡＭ（Static Random Access Memory）のメモリセルでは、各々分離されたウェルがワード線の延在方向に並ぶ横長型セルが採用されることがある。メモリセルの微細化に伴ってソフトエラーは顕在化しやすい。アルファ粒子によるソフトエラーに対する耐性が比較的高いという理由から、メモリセルの微細化に伴って横長型セルが採用される傾向にある。

しかし多ビットエラーを防ぐためにはメモリセルの微細化が進むほどＭＵＸ値を大きくしなければならない。メモリセルが横長型セルの場合、ＭＵＸ値が大きくなるほどメモリセルアレイが横長になる傾向が生じやすい。つまり、メモリセルアレイの形状（縦横のアスペクト比）が制限を受けることになる。このことは半導体記憶装置のレイアウト設計に際して設計面での柔軟性が失われることにつながる。

本発明は、ソフトエラーに対する耐性を高めることが可能であり、かつ、レイアウト設計の自由度を高めることが可能な半導体記憶装置を提供することである。

本発明の１実施例によれば、半導体記憶装置は、メモリセルアレイと、選択回路と、読出回路とを備える。メモリセルアレイは、行列状に配置された複数のメモリセルを含む。メモリセルアレイは、各々がデータ読出の単位となる複数のメモリセル群に分割される。選択回路は、選択信号に応じて、複数のメモリセル群の中から複数の読出対象群を選択する。読出回路は、複数の読出対象群から複数のデータをそれぞれ読出す。複数の読出対象群のうちの少なくとも２つの群は、距離を隔てて位置する。

この実施例によれば、ソフトエラーに対する耐性を高めることが可能であり、かつ、レイアウト設計の自由度を高めることが可能な半導体記憶装置が実現可能になる。

以下において、本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。

［実施の形態１］
＜全体構成＞
図１は、本実施の形態の半導体記憶装置を備える半導体集積回路の例を示す図である。図１を参照して、半導体集積回路１００は、演算部１と、ＲＡＭ（Random Access Memory）２と、ＲＯＭ（Read Only Memory）３と、バス４とを含む。

演算部１はデータバスやアドレスバス等のバス４を介して、ＲＡＭ２との間でデータ授受を行なうとともにＲＯＭ３からデータを読出す。ＲＡＭ２は、本実施の形態の半導体記憶装置に対応する。ＲＡＭ２はたとえば演算部１がデータ処理を行なう場合の作業領域であり、各種変数等のデータを一時的に記憶する。ＲＯＭ３は、たとえば演算部１で実行されるプログラムやデータをその内部に格納する。

なお、本発明の半導体記憶装置は、汎用的な半導体記憶装置として単体で用いられてもよい。

図２は、本実施の形態に係る半導体記憶装置の構成の一例を示す概略図である。図１のＲＡＭ２は図２に示す構成を有する。以下では本実施の形態に係る半導体記憶装置（図１のＲＡＭ２を含む）を「半導体記憶装置２」と称する。

また、本実施の形態では半導体記憶装置２はＳＲＡＭである。ただし本発明の半導体記憶装置はメモリセルの記憶内容を書き換えることが可能なメモリであれば特にＳＲＡＭに限定されず、たとえばＤＲＡＭ（Dynamic Random Access Memory）でもよい。

図２を参照して、半導体記憶装置２は、メモリセルアレイ１１と、主制御回路１２と、行選択回路１３と、列選択回路１４と、入出力回路１５と、ＥＣＣ回路１６とを含む。

メモリセルアレイ１１は、行列状に配列される複数のメモリセルと、複数のメモリセルの各行に対応して設けられる複数のワード線と、複数のメモリセルの各列に対応して設けられる複数のビット線対とを含む。ただし図２では、１つのメモリセルＭＣと、メモリセルＭＣに対応して設けられるワード線ＷＬと、メモリセルＭＣに対応して設けられるビット線対ＢＬＰとを代表的に示す。ビット線対ＢＬＰは、ビット線ＢＬ，／ＢＬを含む。

主制御回路１２は、外部から入力されるアドレス信号ＡＤを受けて、行アドレス信号ＲＡおよび列アドレス信号ＣＡを生成する。主制御回路１２は外部から入力されるコマンド信号ＣＭＤに応じて入出力回路１５およびＥＣＣ回路１６を制御する。主制御回路１２は外部からのクロック信号ＣＬＫを受けて、半導体記憶装置２の動作の基準となる内部クロック信号を生成する。

なお、主制御回路１２の動作はこれらの動作に限定されるものではない。たとえば主制御回路１２が内部クロック信号を生成しなくてもよい。また、行選択回路１３および列選択回路１４の制御方法も上述の方法に限定されるものではない。

行選択回路１３は、行アドレス信号ＲＡに対応するメモリセルアレイ１１上のワード線を選択する。列選択回路１４は、列アドレス信号ＣＡに対応するメモリセルアレイ１１上のビット線対を選択する。

入出力回路１５は、データ読出時には行選択回路１３および列選択回路１４により選択されたメモリセルからデータを読出す。入出力回路１５は、データ書込時には行選択回路１３および列選択回路１４により選択されたメモリセルにデータを書込む。

入出力回路１５は、複数の入出力部（図２では「Ｉ／Ｏ」と示す）１５１，１５２〜１５Ａを含む。各入出力部には、複数のビット線対が接続される。ただし各入出力部は複数のビット線対のいずれか１つに対してデータの入出力を行なう。

半導体記憶装置２には外部からデータＤＩが入力される。データＤＩは複数のビットデータを含むデータグループである。本実施の形態では「ビットデータ」とは特に説明がない限り１ビットのデータを意味するものとする。

データ書込時において、データＤＩはＥＣＣ回路１６を介して入出力回路１５に入力される。行選択回路１３および列選択回路１４は、複数のビットデータのそれぞれに対応する複数のメモリセルを選択する。主制御回路１２は複数のビットデータのそれぞれに対応する複数の入出力部を制御して、その複数のメモリセルにビットデータを書込む。

データ読出時には、行選択回路１３および列選択回路１４は、複数のビットデータのそれぞれに対応する複数のメモリセルを選択する。主制御回路１２は複数のメモリセルのそれぞれに対応する複数の入出力部を制御する。複数の入出力部の各々は対応するメモリセルからビットデータを読出す。

メモリセルアレイ１１は、その複数のビットデータの誤りの検出および訂正を行なうためのパリティビット（誤り訂正符号）を格納する。パリティビットも複数のビットデータと同様に入出力回路１５により読出される。読出された複数のビットデータおよびパリティビットはＥＣＣ回路１６に入力される。

ＥＣＣ回路１６は、入力されたパリティビットを用いて複数のビットデータを検査する。ＥＣＣ回路１６は、複数のビットデータの中の１つが誤っている場合に、そのデータを訂正する。ＥＣＣ回路１６はエラー訂正処理を行なった後にデータＤＯを出力する。なお、エラー訂正方法については、この方法に限定されず、各種の公知の手法を用いることができる。

図３は、図２のメモリセルアレイ１１の構成をより詳細に説明する図である。図３ではメモリセルアレイ１１の中の入出力部１５１に対応する部分の構成を示す。メモリセルアレイ１１において入出力部１５２〜１５Ａに対応する部分の構成は、図３に示す構成と同様であるので以後の説明は繰返さない。また、説明の便宜上、図２に示す列選択回路１４は図３に示されていない。

図３を参照して、入出力部（Ｉ／Ｏ）１５１に対してｍ行のメモリセル行およびｎ列のメモリセル列が配置される。ここでｍ，ｎは２以上の整数である。

行選択回路１３にはｍ本のワード線ＷＬ０〜ＷＬｍ−１が接続される。図３では一例として第１行目と第ｍ行目のメモリセル行にそれぞれ対応するワード線ＷＬ０およびＷＬｍ−１を示す。

入出力部（Ｉ／Ｏ）１５１に対応して、ｎのビット線対ＢＬＰ０〜ＢＬＰｎ−１が設けられる。図３では一例として、第１列目と第ｎ列目のメモリセル列にそれぞれ対応するビット線対ＢＬＰ０およびＢＬＰｎ−１を示す。

各ビット線対は、互いに相補の２本のビット線を有する。ビット線対ＢＬＰ０はビット線ＢＬ０，／ＢＬ０を含む。ビット線対ＢＬＰｎ−１は、ビット線ＢＬｎ−１，／ＢＬｎ−１を含む。

ｍ行ｎ列に配置された（ｍ×ｎ）個のメモリセルＭＣのうち、行選択回路１３および列選択回路（図３に示さず）により選択されたメモリセルに対して、入出力部１５１はデータＤｉの入力およびデータＤｏの出力を行なう。データＤｉ，Ｄｏは１ビットのデータである。

図２および図３を参照して本実施の形態の半導体記憶装置の構成を包括的に説明すると以下のとおりとなる。半導体記憶装置２は、行列状に配置される複数のメモリセルＭＣを含むメモリセルアレイ１１を備える。メモリセルアレイ１１は、各々がデータ読出の単位となる複数のメモリセル群に分割される。入出力部１５１に対応して設けられる（ｍ×ｎ）個のメモリセルＭＣは複数のメモリセル群のうちの１つを構成する。すなわち、実施の形態１では、メモリセルアレイ１１は、複数のメモリセルの複数列ごとに複数のメモリセル群に分割される。各メモリセル群は１ビットのデータを出力する。

半導体記憶装置２は、さらに、選択信号（行アドレス信号ＲＡおよび列アドレス信号ＣＡ）に応じて、複数のメモリセル群の中から複数の読出対象群を選択する選択回路（行選択回路１３および列選択回路１４）を備える。より特定的には行選択回路１３および列選択回路１４は複数の読出対象群の各々に含まれる複数のメモリセルのうちの１つを選択する。

半導体記憶装置２は、さらに、複数の読出対象群から複数のビットデータをそれぞれ読出す入出力回路１５を備える。なお、複数のメモリセル群から複数の読出対象群を選択する方法については後述する。複数のビットデータはデータグループとして入出力回路１５から出力される。半導体記憶装置２は、さらに、複数のビットデータのうちのいずれか１つの誤りを訂正可能なＥＣＣ回路１６を備える。

＜メモリセルの構成＞
図４は、図３に示すメモリセルＭＣの回路図である。図４を参照して、メモリセルＭＣは、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２と、ＮチャネルＭＯＳトランジスタＮ１〜Ｎ４と、ノードＮＡ，ＮＢとを含む。ノードＮＡ，ＮＢは記憶ノードである。

ＰチャネルＭＯＳトランジスタＰ１は、その一方端が電源線ＶＤＬに接続され、他方端がＰチャネルＭＯＳトランジスタＰ２のゲート端子に接続され、そのゲート端子がＰチャネルＭＯＳトランジスタＰ２の他方端に接続される。ＰチャネルＭＯＳトランジスタＰ２は、その一方端が電源線ＶＤＬに接続され、他方端がＰチャネルＭＯＳトランジスタＰ１のゲート端子に接続され、ゲート端子がＰチャネルＭＯＳトランジスタＰ１の他方端に接続される。電源線ＶＤＬは所定の電源電位に設定されたノードＶＤＤに接続される。

ＮチャネルＭＯＳトランジスタＮ１は、一方端が接地線ＶＳＬ１に接続され、他方端がＮチャネルＭＯＳトランジスタＮ３の他方端に接続され、ゲート端子がＰチャネルＭＯＳトランジスタＰ２の他方端に接続される。ＮチャネルＭＯＳトランジスタＮ２は、一方端が接地線ＶＳＬ２に接続され、他方端がＮチャネルＭＯＳトランジスタＮ４の他方端に接続され、ゲート端子がＰチャネルＭＯＳトランジスタＰ１の他方端に接続される。

ＮチャネルＭＯＳトランジスタＮ３は、一方端がビット線ＢＬに接続され、他方端がＮチャネルＭＯＳトランジスタＮ１の他方端に接続され、ゲート端子がワード線ＷＬに接続される。ＮチャネルＭＯＳトランジスタＮ４は、一方端がビット線／ＢＬに接続され、他方端がＮチャネルＭＯＳトランジスタＮ２の他方端に接続され、ゲート端子がワード線ＷＬに接続される。

ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１，Ｎ３の他方端同士を接続することによりノードＮＡが形成され、ＰチャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳトランジスタＮ２，Ｎ４の他方端同士を接続することによりノードＮＢが形成される。

ＰチャネルＭＯＳトランジスタＰ１は、ノードＮＢがＨレベルになればオフされ、ノードＮＢがＬレベルになればオンされてノードＶＤＤから電源線ＶＤＬを介して電源電位を供給してノードＮＡをＨレベルにする。また、ＰチャネルＭＯＳトランジスタＰ２は、ノードＮＡがＨレベルになればオフされ、ノードＮＡがＬレベルになればオンされてノードＶＤＤから電源線ＶＤＬを介して電源電位を供給してノードＮＢをＨレベルにする。このように、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２は、ノードＮＢ，ＮＡの電位状態に応じてノードＶＤＤからノードＮＡ，ＮＢへ電源電圧を供給するので、ロードトランジスタと呼ばれる。

ＮチャネルＭＯＳトランジスタＮ１は、ノードＮＢがＨレベルになればオンされてノードＮＡ上の電荷を接地線ＶＳＬ１を介して接地ノードへ供給してノードＮＡをＬレベルにし、ノードＮＢがＬレベルになればオフされてノードＮＡ上の電荷を保持する。また、ＮチャネルＭＯＳトランジスタＮ２は、ノードＮＡがＨレベルになればオンされてノードＮＢ上の電荷を接地線ＶＳＬ２を介して接地ノードへ供給してノードＮＢをＬレベルにし、ノードＮＡがＬレベルになればオフされてノードＮＢ上の電荷を保持する。このように、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２は、ノードＮＢ，ＮＡの電位状態に応じてノードＮＡ，ＮＢ上の電荷を接地ノードへ供給したり、ノードＮＡ，ＮＢ上の電荷を保持したりするのでドライバトランジスタと呼ばれる。

ＮチャネルＭＯＳトランジスタＮ３は、ワード線ＷＬが選択されればオンされてビット線ＢＬ上の電荷をノードＮＡへ供給し、ワード線ＷＬが非選択になればビット線ＢＬとノードＮＡとの間で電荷のやり取りを遮断する。また、ＮチャネルＭＯＳトランジスタＮ４は、ワード線ＷＬが選択されればオンされてビット線／ＢＬ上の電荷をノードＮＢへ供給し、ワード線ＷＬが非選択になればビット線／ＢＬとノードＮＢとの間で電荷のやり取りを遮断する。このように、ＮチャネルＭＯＳトランジスタＮ３，Ｎ４は、ワード線ＷＬによりノードＮＡとビット線ＢＬとの間での電荷のやり取り、またはノードＮＢとビット線／ＢＬとの間での電荷のやり取りを行なうので、アクセストランジスタと呼ばれる。

たとえばデータ「１」が書込まれるとき、ノードＮＡ，ＮＢは、それぞれ、ＨレベルおよびＬレベルになり、データ「０」が書込まれるとき、ノードＮＡ，ＮＢは、それぞれ、ＬレベルおよびＨレベルになる。

図５は、図４に示すメモリセルＭＣの平面図である。メモリセルＭＣは半導体基板上に形成される。図５および図４を参照して、「Ｌｏａｄ Ｔｒ１」および「Ｌｏａｄ Ｔｒ２」はＰチャネルトランジスタＰ１，Ｐ２にそれぞれ対応する。「Ｄｒｉｖｅｒ Ｔｒ１」および「Ｄｒｉｖｅｒ Ｔｒ２」は、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２にそれぞれ対応する。「Ａｃｃｅｓｓ Ｔｒ１」および「Ａｃｃｅｓｓ Ｔｒ２」は、ＮチャネルＭＯＳトランジスタＮ３，Ｎ４にそれぞれ対応する。

ワード線ＷＬは、Ｘ軸方向（横方向）に延在し、ビット線ＢＬ，／ＢＬは、ワード線に直交する方向（Ｙ軸方向）に延在する。ここで、メモリセルＭＣは、ビット線ＢＬ，／ＢＬの延在方向の長さよりもワード線ＷＬの延在方向の長さが長くなるように形成される。半導体基板中にはＰ型（第１導電型）のＰウェル領域ＲＧ１（第１ウェル領域）、Ｎ型（第２導電型）のＮウェル領域ＲＧ２（第２ウェル領域）およびＰ型（第１導電型）のＰウェル領域ＲＧ３（第３ウェル領域）がＸ軸方向に並んで設けられる。

＜ソフトエラーの発生＞
再び図４を参照しながら、ソフトエラーについて説明する。メモリセルＭＣのデータ保持状態の一例として、たとえば、ノードＮＡがＬレベル、ノードＮＢがＨレベルに保たれた状態が考えられる。この状態においては、ＮチャネルＭＯＳトランジスタＮ１とＰチャネルＭＯＳトランジスタＰ２とがオンであり、ＮチャネルＭＯＳトランジスタＮ２とＰチャネルＭＯＳトランジスタＰ１とがオフである。この結果、ノードＮＡは接地線ＶＳＬ１に接続され、ノードＮＢは電源線ＶＤＬに接続される。

ここで、パッケージに含まれる放射性物質から放出されたアルファ線、あるいは高エネルギーの宇宙線が地球の高層大気と反応することにより生じた中性子線が、半導体チップ内のＳｉ（シリコン）原子（あるいは不純物原子）と衝突してノードＮＢに強い電荷が進入したとする。この場合には、ＰチャネルＭＯＳトランジスタＰ２によるＶＤＤレベルへの駆動が追いつかず、ノードＮＢはＬレベルにシフトする。この結果、ＮチャネルＭＯＳトランジスタＮ１はオンからオフへ、ＰチャネルＭＯＳトランジスタＰ１はオフからオンへとシフトし、ノードＮＡの電位は電源電位レベルに駆動される。

ノードＮＡの電位が電源電位レベルに駆動されたことにより、ＮチャネルＭＯＳトランジスタＮ２はオフからオンへ、ＰチャネルＭＯＳトランジスタＰ２はオンからオフへとシフトする。その結果、ノードＮＢの電位が接地電位レベルとなる。

以上のステップを経て、ノードＮＡがＨレベル、ノードＮＢがＬレベルに保たれることとなる。すなわち、メモリセルＭＣは当初記憶するデータと論理が反転したデータを保持する。

図５に示す横長型メモリセルは、アルファ線により生じるソフトエラー耐性が大きいことが一般的に知られている。この理由について図６を参照しながら説明する。

図６は、横長型セルに生じるソフトエラーと縦長型セルに生じるソフトエラーとの対比説明のための図である。図６を参照して、縦長型セルは、分離された３つのウェル領域（Ｐウェル領域ＲＧ１、Ｎウェル領域ＲＧ２、およびＰウェル領域ＲＧ３）がビット線の延在方向に並ぶセル構造を有する。横長型セルは、分離された３つのウェルがワード線の延在方向に並ぶセル構造を有する。メモリセルＭＣの縦方向（ビット線の延在方向）の長さおよび横方向（ワード線の延在方向）の長さをそれぞれａ，ｂとする。縦長型セルの場合にはａ＞ｂであり、横長型セルの場合にはａ＜ｂである。

たとえばソフトエラーが生じ得るようなウェルへの電荷の急激な注入があった場合には、そのウェルを共有する他のメモリセルに次々と電荷が伝播することが起こる。図６は縦長型セル、横長型セルの両方において、電荷ｅｌがメモリセルＭＣ中のＮウェル領域ＲＧ２を伝播する状態を模式的に示す。

縦長型セル構造においては、ワード線の延在方向にソフトエラーが連鎖的に生じる可能性が大きくなる。すなわち縦長型セルの場合には、同一のワード線において多数（たとえば３つ以上）のメモリセルでソフトエラーが生じる可能性が高くなる。これに対し、横長型セルの場合には、ビット線の延在方向にソフトエラーが連鎖的に生じる可能性が大きくなるものの、同一のワード線において多数のメモリセルでソフトエラーが生じる可能性が小さくなる。

ここで、ＭＵＸ値をたとえば２に設定したとする。縦長型セルの場合には同一のワード線において多数のメモリセルでソフトエラーが生じる可能性が高いため、メモリセルアレイ１１から読出された複数のビットデータのうち２つ以上が誤っている可能性（多ビットエラーが生じる可能性）が高くなる。これに対し、横長型セルの場合には並列に読み出されるデータ同士間のウェル共有がない。このため同一のワード線において多数のメモリセルでソフトエラーが生じる可能性が小さくなる。

要するに横長型セルの場合には、複数のビットデータの中にエラーデータが含まれていても、エラーデータの数を１以下に抑えることができる確率が高くなる。エラーデータの数が１以下であれば、誤り訂正回路（本実施の形態ではＥＣＣ回路１６）によって、そのエラーデータを訂正することが可能になる。この結果、半導体記憶装置から読出されたデータグループにおけるエラーの発生確率の点で、横長型セルは縦長型セルに比較して有利となる。

多くの場合にはＭＵＸ値は２以上に設計される。メモリセルの微細化が進むに連れてソフトエラーが顕在化しやすくなる。ソフトエラー対策の観点から横長型メモリセルが採用される傾向にある。その理由は、アルファ線が原因で生じるソフトエラーの場合には、メモリセルアレイからのデータ読出時に生じるエラービットの数を、ＥＣＣ回路により訂正可能な数（１以下）に抑えることができるためである。

しかしながらソフトエラーは、高エネルギーの宇宙線が地球の高層大気と反応することにより生じた中性子線が半導体基板中のシリコン原子（あるいは不純物原子）と衝突することによっても生じる。上述した中性子線のエネルギーは高いため、電子・正孔対の発生領域が広くなる（たとえば直径１０数μｍの領域）。このため、メモリセルが横長型セルであっても、多ビットエラーが生じる可能性が高くなる。

図３を参照して、ＭＵＸ値を変えなければ１５０ｎｍ、１３０ｎｍ、９０ｎｍとプロセスルールが移行するに従い、１つのＩ／Ｏ（入出力部）のワード線方向の幅、すなわちメモリセル群のワード線方向の幅は小さくなる。つまり、メモリセル群のワード線方向の幅に対して電子・正孔対の発生領域が相対的に大きくなる。この結果、隣り合う２以上のメモリセル群からエラーデータが出力される可能性が高くなる。すなわち多ビットエラーが生じやすくなる。

多ビットエラーに対処する方法としてはＭＵＸ値を増やすことが考えられる。ＭＵＸ値を増やした場合には１つの入出力部に対応するメモリセル群のワード線方向の幅が大きくなる。このため電子・正孔対の発生領域におけるワード線方向の大きさを、１つのメモリセル群のワード線方向の幅以下に抑えることができる可能性が高くなる。すなわち、メモリセルアレイからのデータ読出時に生じるエラービットの数を１以下に抑えることができる。よって、ＥＣＣ回路１６によって誤り訂正を行なうことができる。

しかし、ＭＵＸ値を大きくするほどメモリセル群のワード線方向の幅が大きくなる。特に横長型セルの場合には、ＭＵＸ値を大きくするほどメモリセル群が横長の形状になりやすくなる。つまり、ＭＵＸ値を大きくするほどメモリセル群の縦横の形状（アスペクト比）が制限を受けやすくなる。メモリセル群の形状が制限されることはメモリセルアレイの形状が制限されることにつながる。すなわち半導体記憶装置のレイアウト設計における設計の柔軟性が失われる可能性がある。

本実施の形態では、複数の読出対象のメモリセル群のうち少なくとも２つ（第１および第２の群）は距離を隔てて位置する。これにより第１および第２の群に同時にソフトエラーが発生する確率を低くすることができる。また、第１および第２の群のいずれかにソフトエラーが発生した場合、ＥＣＣ回路１６がそのソフトエラーによるデータの誤りを訂正することができる。

さらに本実施の形態によれば、第１および第２のセル群に同時にソフトエラーが発生する確率が下がることにより、各セル群のカラム数が大幅に大きくなるのを防ぐことができる。これによりメモリセル群の形状の制限が小さくなるので、メモリセルアレイの形状の制限も小さくなる。特に本実施の形態では横長型セルを採用しているため、カラム数が大幅に増えるのを抑制することにより、メモリセル群が極端に横長になるのを抑制することができる。これにより複数のメモリセル群を含むメモリセルアレイの形状に対する制限を小さくすることができるので半導体記憶装置のレイアウト設計における設計の自由度を高めることができる。

以下、複数のメモリセル群の具体的な配置例を示しながら本実施の形態による効果について説明する。なお、以下の説明では、入出力回路１５からＥＣＣ回路１６に入力される複数のビットデータ（データグループ）、および、データグループの誤りを訂正するためにＥＣＣ回路１６がデータグループに付加する冗長なデータ（誤り訂正符号）をあわせたものをチェックワードと呼ぶことにする。

（第１の配置例）
図７は、複数のメモリセル群の第１の配置例を示す図である。図７を参照して、メモリセルアレイ１１は、１２個のメモリセル群Ｇ０〜Ｇ１１を含む。メモリセル群Ｇ０〜Ｇ１１の配置方向はワード線の延在方向に等しい。

メモリセル群Ｇ０〜Ｇ１１の各々のＭＵＸ値は、所定の値（たとえば８）である。各メモリセル群を識別しやすくするため、図７に示す複数の四角の各々には対応するメモリセル群を示す番号（０〜１２）を付してある。

図７に示す配置例の場合、メモリセル群Ｇ０〜Ｇ５の各々から入出力部（Ｉ／Ｏ）を介して出力される１ビットのデータの組（図７中に実線の矢印で示す６ビットのデータ）がデータグループＤ１を構成する。なお「データグループ」を「１つのチェックワード」と言い換えることもできるため、以下では「データグループ」と「チェックワード」とを併記する。メモリセル群Ｇ６〜Ｇ１１の各々から出力される１ビットのデータの組（図７中に破線の矢印で示す６ビットのデータ）がデータグループＤ２（１つのチェックワード）を構成する。つまり第１の配置例によれば互いに異なる２つのチェックワードを生成することができる。

ここで隣あう２つのメモリセル群（たとえばメモリセル群Ｇ０，Ｇ６）に跨るソフトエラーが発生したとする。これらのメモリセル群同士ではチェックワードが互いに異なる。このため２組のチェックワードの各々に対してエラー訂正が有効になる。これにより訂正可能なカラム数はＭＵＸ値の２倍、すなわち１６になる。

仮に１つのメモリセル群のＭＵＸ値を１６に設定した場合にはそのメモリセル群のワード線方向の長さが、図７に示すメモリセル群のワード線方向の２倍になる。しかし、この場合には、図７に示すメモリセル群を配置するよりもメモリセルアレイの形状が限定される可能性が高くなる。

これに対し、第１の配置例では、ＭＵＸ値を１６に設定した場合に比較して、メモリセル群の大きさ（ワード線方向の長さ）が小さいため、メモリセルアレイのレイアウト形状の自由度を高めることができる。メモリセルアレイの面積は半導体チップの面積において大きな割合を占める。メモリセルアレイのレイアウト形状の自由度を高めることにより、たとえば半導体チップの面積の縮小化を図ることができる。

図８は、図７に示されるメモリセル群から読出されるデータに対するエラー訂正処理を概念的に示す図である。図８を参照して、半導体記憶装置２の内部では、１組のチェックワードに対応するメモリセル群Ｇ０，Ｇ１〜Ｇ５の各々から入出力部（Ｉ／Ｏ）を介してビットデータが読出される。各メモリセル群から読出されたビットデータはデータグループＤ１を構成する。図８ではメモリセル群Ｇ０，Ｇ１，Ｇ５からそれぞれ読出されるビットデータＢ０，Ｂ１，Ｂ５のみ示す。ビットデータＢ０，Ｂ１，Ｂ５はデータグループＤ１に含まれる。

図７を参照すれば分かるように、メモリセル群Ｇ０，Ｇ１は間にメモリセル群Ｇ６を挟んで位置する。メモリセル群Ｇ０〜Ｇ５の各々からビットデータを読出すときには、メモリセル群Ｇ６〜Ｇ１１はメモリセル群Ｇ０〜Ｇ１１のうち複数の読出対象群（メモリセル群Ｇ０〜Ｇ５）を除いたメモリセル群に該当する。すなわちメモリセル群Ｇ６は「複数の読出対象群を除いた他のメモリセル群」に対応する。

ＥＣＣ回路１６はデータグループＤ１を受けるとともにメモリセルアレイからデータグループＤ１に付与される誤り訂正符号ＣＤを受ける。ＥＣＣ回路１６は、誤り訂正符号ＣＤを用いてデータグループＤ１を検査する。たとえばビットデータＢ１が「１」であり、このデータが誤っているとする。ＥＣＣ回路１６はビットデータＢ１を「１」から「０」に訂正する。ＥＣＣ回路１６は訂正後のビットデータＢ１およびビットデータＢ０，Ｂ５を含むデータＤＯを出力する。

なお、メモリセル群Ｇ６〜Ｇ１１の各々からビットデータを読出す場合にも図８に示す動作と同様の動作が実行される。

（第２の配置例）
図９は、複数のメモリセル群の第２の配置例を示す図である。図９を参照して、メモリセルアレイ１１は、１２個のメモリセル群Ｇ０〜Ｇ１１を含む。メモリセル群Ｇ０〜Ｇ１１の配置方向はワード線の延在方向に等しい。また、各メモリセル群のＭＵＸ値は８である。この点については第１および第２の配置例は同じである。

第２の配置例では、互いに異なる３つのチェックワードが生成される点で第１の配置例と異なる。具体的にはメモリセル群Ｇ０〜Ｇ３の各々から出力される１ビットのデータの組（図９に実線の矢印で示す４ビットのデータ）がデータグループＤ１（第１のチェックワード）を構成する。メモリセル群Ｇ４〜Ｇ７の各々から出力される１ビットのデータの組（図９に破線の矢印で示す４ビットのデータ）がデータグループＤ２（第２のチェックワード）を構成する。メモリセル群Ｇ８〜Ｇ１１の各々から出力される１ビットのデータの組（図９に一点鎖線の矢印で示す４ビットのデータ）がデータグループＤ３（第３のチェックワード）を構成する。

たとえば「複数の読出対象群」がメモリセル群Ｇ０〜Ｇ３であるとする。たとえばメモリセル群Ｇ０，Ｇ１は「複数のメモリセル群のうち複数の読出対象群を除いた他のメモリセル群」に対応するメモリセル群Ｇ４，Ｇ８を挟んで位置する。「複数の読出対象群」がメモリセル群Ｇ４〜Ｇ７である場合やメモリセル群Ｇ８〜Ｇ１１である場合も同様である。

第１の配置例と同様に考えると、第２の配置例では、エラー訂正が可能なカラム数はＭＵＸ値の３倍、すなわち２４になる。第１の配置例と同様に第２の配置例の場合にも、ＭＵＸ値を必要以上に大きくすることなく、ソフトエラーへの耐性を大きくすることができるとともに、メモリセルアレイのレイアウト形状の自由度を高めることができる。

なお、第１の配置例におけるデータグループのビット数（６）と、第２の配置例におけるデータグループのビット数（４）とは仮の値である。したがって、第１の配置例と第２の配置例とのいずれかが特に優れているというわけではない。

このように実施の形態１によれば、複数の読出対象群（あるデータグループに対応する複数のメモリセル群）の少なくとも２つは、互いに距離を隔てて位置する。より特定的には、これら２つのセル群は、複数のメモリセル群のうち、複数の読出対象群を除く他のメモリセル群を挟んで位置する。

これにより、多ビットエラーが生じ得る状況が発生しても、ＥＣＣ等のエラー訂正方式により、読出データの訂正が可能になる確率を高めることができるので、半導体記憶装置においてソフトエラーが発生する確率を下げることができる。

また、実施の形態１によれば、メモリセル群のカラム数を大幅に増やすことなく多ビットエラーを防ぐ可能性を高めることができるので、メモリセルアレイのレイアウト設計の自由度を高めることが可能になる。

［実施の形態２］
実施の形態２に係る半導体記憶装置はメモリセルアレイの構成が実施の形態１に係る半導体記憶装置と異なる。実施の形態２に係る半導体記憶装置の他の部分の構成および機能については、実施の形態１に係る半導体記憶装置において対応する部分の構成および機能と同様であるので以後の説明は繰返さない。

図１０は、実施の形態２に係る半導体記憶装置に含まれるメモリセルアレイの構成を説明する図である。図１０を参照して、メモリセルアレイ１１Ａは、複数のメモリセルの行（ワード線の延在方向）に沿って２つのメモリブロックＢＬＫ１，ＢＬＫ２に分割される。メモリブロックＢＬＫ１，ＢＬＫ２は距離を隔てて配置される。

なお、複数のメモリセル群は、メモリブロックＢＬＫ１，ＢＬＫ２が複数のメモリセルの複数の列ごとに分割されることにより形成される。具体的に説明するとメモリブロックＢＬＫ１は１２個のメモリセル群Ｇ０，Ｇ２，Ｇ４，Ｇ６，Ｇ８，Ｇ１０，Ｇ１２，Ｇ１４，Ｇ１６，Ｇ１８，Ｇ２０，Ｇ２２に分割される。メモリブロックＢＬＫ２は１２個のメモリセル群Ｇ１，Ｇ３，Ｇ５，Ｇ７，Ｇ９，Ｇ１１，Ｇ１３，Ｇ１５，Ｇ１７，Ｇ１９，Ｇ２１，Ｇ２３に分割される。なお、各メモリセル群のカラム数は８である。

メモリセル群Ｇ０〜Ｇ２３のそれぞれに対応して２４個の入出力部（Ｉ／Ｏ）が設けられる。これらの入出力部は対応するメモリセル群から１ビットのデータを読出す。実施の形態２では、メモリセル群Ｇ０〜Ｇ２３の各々から出力される１ビットのデータ（合計２４ビット）が組となって１つのデータグループ（チェックワード）が構成される。

ここでメモリセル群Ｇ０，Ｇ１を例に実施の形態２の効果を説明する（メモリセル群Ｇ１，Ｇ２やメモリセル群Ｇ２，Ｇ３等についても同様の効果が奏せられる）。メモリセル群Ｇ０，Ｇ１はメモリブロックＢＬＫ１，ＢＬＫ２にそれぞれ含まれるので、メモリセル群Ｇ０，Ｇ１とは距離を隔てて位置する。よって、メモリセル群Ｇ０，Ｇ１の一方にソフトエラーが生じても他方にそのソフトエラーによる影響が生じる可能性は小さくなる。

つまり、メモリセル群Ｇ０，Ｇ１のいずれか一方からのデータが誤っていても他方からのデータが正常であることが期待できる。その誤りのデータのみ訂正すればメモリセル群Ｇ０，Ｇ１からそれぞれ出力される２つのビットデータはともに正常になる。つまり、実施の形態２では、エラー訂正可能なカラム数は１６（＝８×２）となる。

このように実施の形態２によれば、複数の読出対象群のうちの少なくとも２つが２つの行ブロックにそれぞれ属する。これによりＭＵＸ値を大きくすることなくエラー訂正可能なカラム数を大きくすることができるので、半導体記憶装置においてソフトエラーが発生する確率を下げることができる。

また、実施の形態２によれば、実施の形態１と同様に、メモリセル群のＭＵＸ値を大きくしなくてもよいので、メモリセルアレイのレイアウト設計の自由度を高めることが可能になる。

［実施の形態３］
実施の形態３に係る半導体記憶装置はメモリセルアレイの構成が実施の形態１に係る半導体記憶装置と異なる。実施の形態３に係る半導体記憶装置の他の部分の構成および機能については、実施の形態１に係る半導体記憶装置において対応する部分の構成および機能と同様であるので以後の説明は繰返さない。

図１１は、実施の形態３に係る半導体記憶装置に含まれるメモリセルアレイの構成を説明する図である。図１１を参照して、メモリセルアレイ１１Ｂは実施の形態１，２に係るメモリセルアレイ（図７のメモリセルアレイ１１および図１０のメモリセルアレイ１１Ａ）の構成の組み合わせに相当する。メモリセルアレイ１１Ｂの構成について詳細に説明すると、メモリセルアレイ１１Ｂは、複数のメモリセルの行（ワード線の延在方向）に沿って２つのメモリブロックＢＬＫ１，ＢＬＫ２に分割される。メモリブロックＢＬＫ１，ＢＬＫ２は距離を隔てて配置される。

複数のメモリセル群は、メモリブロックＢＬＫ１，ＢＬＫ２が複数のメモリセルの複数の列ごとに分割されることにより形成される。メモリブロックＢＬＫ１は各々が複数のメモリセルを含む１２個のメモリセル群Ｇ０，Ｇ２，Ｇ４，Ｇ６，Ｇ８，Ｇ１０，Ｇ１２，Ｇ１４，Ｇ１６，Ｇ１８，Ｇ２０，Ｇ２２に分割される。メモリブロックＢＬＫ２は１２個のメモリセル群Ｇ１，Ｇ３，Ｇ５，Ｇ７，Ｇ９，Ｇ１１，Ｇ１３，Ｇ１５，Ｇ１７，Ｇ１９，Ｇ２１，Ｇ２３に分割される。なお、各メモリセル群のカラム数は８である。

実施の形態３では、メモリセル群Ｇ０〜Ｇ７の各々から出力される１ビットのデータの組（合計８ビットのデータ）がデータグループＤ１（１つのチェックワード）を構成する。同様に、メモリセル群Ｇ８〜Ｇ１５の各々から出力される１ビットのデータの組がデータグループＤ２（１つのチェックワード）を構成し、メモリセル群Ｇ１６〜Ｇ２３のそれぞれから出力される１ビットのデータの組がデータグループＤ３（１つのチェックワード）を構成する。つまり、実施の形態３によれば互いに異なる３つのチェックワードが生成される。

各チェックワードを構成するための複数のメモリセル群は、２つのメモリブロックに分かれて配置される。たとえば「複数の読出対象群」がメモリセル群Ｇ０〜Ｇ７であるとする。メモリセル群Ｇ０，Ｇ１はメモリブロックＢＬＫ１，ＢＬＫ２にそれぞれ含まれる。つまり、複数の読出対象群のうちの少なくとも２つが２つの行ブロックにそれぞれ属する。この点では実施の形態３は実施の形態２と同様である。

また、各メモリブロックでは、複数の読出対象群の２つのメモリセル群（たとえばメモリセル群Ｇ０，Ｇ２）は、その複数の読出対象群と異なる複数のメモリセル群（非読出対象群）の少なくとも１つ（たとえばメモリセル群Ｇ８，Ｇ１６）を挟んで位置する。この点では実施の形態３は実施の形態１と同様である。

実施の形態３によれば、実施の形態１，２と同様に、ＭＵＸ値を大きくすることなく半導体記憶装置においてソフトエラーが発生する確率を下げることができる。また、実施の形態３によれば、実施の形態１，２と同様に、メモリセル群のＭＵＸ値を大きくしなくてもよいので、メモリセルアレイのレイアウト設計の自由度を高めることが可能になる。

なお、実施の形態３の場合には、たとえばメモリセル群Ｇ０〜Ｇ７のうち、メモリセル群Ｇ０〜Ｇ３をメモリブロックＢＬＫ１に配置し、メモリセル群Ｇ４〜Ｇ７をメモリブロックＢＬＫ２に配置してもよい。この場合、メモリセル群Ｇ０〜Ｇ７のうちの２つのメモリセル群（たとえばメモリセル群Ｇ０，Ｇ１）は、メモリブロックＢＬＫ１において他のチェックデータを構成するメモリセル群（たとえばメモリセル群Ｇ８）を挟むように位置する。

また、実施の形態１，３では、複数の読出対象のメモリセル群同士（たとえばメモリセル群Ｇ０〜Ｇ７）が互いに距離を隔てて位置する。これにより、ＭＵＸ値を大きくすることなく半導体記憶装置においてソフトエラーが発生する確率をより下げることが可能になる。

また、各実施の形態ではＥＣＣ回路は半導体記憶装置の内部に設けられるものとしたが、半導体記憶装置の外部に設けられていてもよい。さらに、チェックワードを構成するビットデータの数は特に限定されるものではない。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本実施の形態の半導体記憶装置を備える半導体集積回路の例を示す図である。 本実施の形態に係る半導体記憶装置の構成の一例を示す概略図である。 図２のメモリセルアレイ１１の構成をより詳細に説明する図である。 図３に示すメモリセルＭＣの回路図である。 図４に示すメモリセルＭＣの平面図である。 横長型セルに生じるソフトエラーと縦長型セルに生じるソフトエラーとの対比説明のための図である。 複数のメモリセル群の第１の配置例を示す図である。 図７に示されるメモリセル群から読出されるデータに対するエラー訂正処理を概念的に示す図である。 複数のメモリセル群の第２の配置例を示す図である。 実施の形態２に係る半導体記憶装置に含まれるメモリセルアレイの構成を説明する図である。 実施の形態３に係る半導体記憶装置に含まれるメモリセルアレイの構成を説明する図である。

符号の説明

１ 演算部、２ 半導体記憶装置、３ ＲＯＭ、４ バス、１１，１１Ａ，１１Ｂ メモリセルアレイ、１２ 主制御回路、１３ 行選択回路、１４ 列選択回路、１５ 入出力回路、１６ ＥＣＣ回路、１００ 半導体集積回路、１５１，１５２〜１５Ａ 入出力部、ＢＬ，／ＢＬ，ＢＬ０，／ＢＬ０，ＢＬｎ−１，／ＢＬｎ−１ ビット線、ＢＬＫ１，ＢＬＫ２ メモリブロック、ＢＬＰ，ＢＬＰ０〜ＢＬＰｎ−１ ビット線対、Ｄ１〜Ｄ３ データグループ、ｅｌ 電荷、Ｇ０〜Ｇ２３ メモリセル群、ＭＣ メモリセル、Ｎ１〜Ｎ４ ＮチャネルＭＯＳトランジスタ、ＮＡ，ＮＢ ノード、Ｐ１，Ｐ２ ＰチャネルＭＯＳトランジスタ、ＲＧ１，ＲＧ３ Ｐウェル領域、ＲＧ２ Ｎウェル領域、ＶＤＤ ノード、ＶＤＬ 電源線、ＶＳＬ１，ＶＳＬ２ 接地線、ＷＬ，ＷＬ０〜ＷＬｍ ワード線。

Claims (8)

1. 行列状に配置された複数のメモリセルを含み、かつ、各々がデータ読出の単位となる複数のメモリセル群に分割されたメモリセルアレイと、
   選択信号に応じて、前記複数のメモリセル群の中から複数の読出対象群を選択する選択回路と、
   前記複数の読出対象群から複数のデータをそれぞれ読出す読出回路とを備え、
   前記複数の読出対象群のうちの少なくとも２つの群は、距離を隔てて位置する、半導体記憶装置。
2. 前記半導体記憶装置は、
   前記複数のメモリセルの行ごとに配置される複数のワード線と、
   前記複数のメモリセルの列ごとに配置される複数のビット線とをさらに備え、
   前記複数のメモリセルの各々は、対応するワード線方向の長さが対応するビット線方向の長さよりも長くなるよう形成され、かつ、前記対応するワード線の延在方向に並ぶ第１導電型の第１ウェル領域、第２導電型の第２ウェル領域および前記第１導電型の第３ウェル領域を含む、請求項１に記載の半導体記憶装置。
3. 前記複数のメモリセルの各々は、
   前記第１ウェル領域上に形成された第１のドライバトランジスタおよび第１のアクセストランジスタと、
   前記第２ウェル領域上に形成された第１および第２のロードトランジスタと、
   前記第３ウェル領域上に形成された第２のドライバトランジスタおよび第２のアクセストランジスタとをさらに含む、請求項２に記載の半導体記憶装置。
4. 前記メモリセルアレイは、前記複数のメモリセルの複数の列ごとに前記複数のメモリセル群に分割され、
   前記少なくとも２つの群は、前記複数のメモリセル群のうち前記複数の読出対象群を除いた他のメモリセル群を挟んで位置する、請求項１に記載の半導体記憶装置。
5. 前記メモリセルアレイは、互いに距離を隔てて位置する複数の行ブロックに分割され、
   前記複数のメモリセル群は、前記複数の行ブロックが前記複数のメモリセルの複数の列ごとに分割されることにより形成され、
   前記少なくとも２つの群は、前記複数の行ブロックのうちの２つの行ブロックにそれぞれ属する第１および第２の群である、請求項１に記載の半導体記憶装置。
6. 前記メモリセルアレイは、互いに距離を隔てて位置する複数の行ブロックに分割され、
   前記複数のメモリセル群は、前記複数の行ブロックが前記複数のメモリセルの複数の列ごとに分割されることにより形成され、
   前記少なくとも２つの群は、前記複数の行ブロックのうちの２つの行ブロックにそれぞれ属する第１および第２の群であり、
   前記読出対象群は、
   前記第１の群と同じ行ブロックに属し、かつ、前記複数のメモリセル群のうち前記複数の読出対象群を除く複数の非読出対象群の少なくとも１つを前記第１の群と挟むように位置する第３の群と、
   前記第２の群と同じ行ブロックに属し、かつ、前記複数の非読出対象群の少なくとも１つを前記第２の群と挟むように位置する第４の群とをさらに含む、請求項１に記載の半導体記憶装置。
7. 前記複数のデータの各々は、１ビットのデータであり、
   前記半導体記憶装置は、
   前記複数のデータのうちのいずれか１つの誤りを訂正可能な誤り訂正回路をさらに備える、請求項１に記載の半導体記憶装置。
8. 前記複数の読出対象群同士は、互いに距離を隔てて位置する、請求項１に記載の半導体記憶装置。

Images