JP4418505B2 - 半導体装置 - Google Patents
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Description
図1は、本発明をSRAMに適用した場合の一実施例を示す回路図である。
半導体記憶装置であるECC付きSRAMメモリCHIPは、メモリアレイと直接周辺回路からなるアレイエリア100と、アドレス入力パッドADD_IO、アドレスをラッチするラッチ回路A−Latch、ADD−IOか、A−Latchかどちらかのデータを選択してアレイエリア100に送るアドレス選択回路A−SEL、ADD−IOのデータとA−Latchのデータを比較して一致しているかどうか検出する比較回路CMP、データ入出力用パッドDATA−IO、アレイエリア100からのデータを選択しDATA−IOに送る選択回路D−SEL、D−SELとDATA−IOのデータを選択するD−SEL1、パリティーを生成する回路PARITYより構成される。
実施例1で示した回路のアレイエリア100は、図7に示すようなレイアウトにすることができる。図6にはレイアウト層を定義している。レイアウトの左側には、デコーダ回路DECが、下側にはカラム回路BLOCK_CONTが配置される。
実施例1で示したアレイエリア100は、図13に示すアレイエリア200のようにすることも可能である。メモリセル2カラムx4ロー分のレイアウトを図14、図15に、また、図16、図17にはA−A'およびB−B'の断面図が示されている。実施例3に示すメモリセルは実施例1、2で示したメモリセルとウエル方向が横方向でなく縦である点が異なる。ウエル給電(VBN、VBP)はワード線と同一方向に形成される。従って同一ウエルでは、ワードが異なるため、自動的に同一ウエルから同時に1ビットのみ読み出すことになり、マルチエラーが同一ウエルで生じてもエラー訂正回路でエラーが訂正できる。この場合のアレイ構成は図13に示すように、例えば2カラムのメモリセルCELLで1つのセンスアンプ回路SA、ライトアンプ回路WAを共有する構成とすることが有効である。
実施例1、2で示した実施例は、図18に示すような4つのトランジスタで構成される4トランジスタSRAMメモリセル4TCELLとすることも可能である。Nチャネル型MOSトランジスタ(MN51、MN52)およびPチャネル型MOSトランジスタ(MP51、MP52)で構成される。
101、102、201、202……イコライズ・プリチャージ回路
103、104、203、204……Yスイッチ回路
4TCELL……4トランジスタSRAMメモリセル
ADD-IO……アドレス入力パッド
A−Latch……アドレス用ラッチ回路
A−SEL……アドレス選択回路
BB,BL……データ線
BLOCK……メモリブロック
BLOCK_CONT……カラム回路
C……付加容量
CELL……SRAMメモリセル
CHIP……半導体集積回路
CK……クロック信号
CMP……比較回路
CONT……カラム制御回路
DATA-IO……データ入出力パッド
DEC……デコーダ回路
D−Latch……データ用ラッチ回路
D−SEL……データ選択回路
ECC……エラー訂正回路
IN……入力データ
INV……インバータ回路
Latch……ラッチ回路
MEM_ARRAY……メモリアレイ
MN……Nチャネル型MOSトランジスタ
MP……Pチャネル型MOSトランジスタ
NL、NR……接続ノード
NWELL……N型ウエル
OUT……出力データ
PARITY……パリティ生成回路
PB……中間半導体層
PCEQ……イコライズ・プリチャージ回路制御信号
PD……ドレイン
PS……ソース
PWELL……P型ウエル
RBUS……読み出しデータバス
SA……センスアンプ回路
SE……センスアンプ制御信号
SIO……ゲート絶縁膜
SL、SB……センスアンプ出力信号
VBN……Pウエル給電
VBP……Nウエル給電
VDD……電源電位
VSS……接地電位
WA……ライトアンプ回路
WBUS……書き込みデータバス
WE、/WE……書き込み選択信号
WELLCNT……ウエル給電
WL……ワード線
YSR、YSW……Yスイッチ制御信号。
Claims (6)
- エラー訂正回路と、
複数のワード線と複数のビット線との交点に設けられた複数のメモリセルを具備するメモリアレイとを有し、且つ
前記複数のビット線は第1方向に延在し
前記複数のワード線は第2方向に延在し、
前記複数のメモリセルのそれぞれは、第1導電型MISFETと第2導電型MISFETを複数有し、前記第1導電型のMISFETは半導体基板内に拡散層が形成され、前記第2導電型MISFETは半導体基板上に形成されたMISFETであり、
上記メモリアレイ内には、前記第1方向に延在するウエル給電領域の複数が、前記第2方向に第1間隔で形成され、
前記複数のウエル給電領域のうち、隣接する2つのウエル給電領域に挟まれたメモリセルを前記エラー訂正回路に同時に読み出さないことを特徴とする半導体記憶装置。 - 前記メモリアレイは複数のブロックに分割され、各ブロックは2つのウエル給電領域に挟まれ、
書き込みデータを生成する際のメモリセルから前記エラー訂正回路へデータを読み出すときのアドレスは、ブロック内のメモリセルでは異なるアドレスを割り付けることを特徴とする請求項1に記載の半導体装置。 - 前記メモリセルは、Pチャネル型の第1と第2MISFETと、Nチャネル型の第3、第4、MISFETとを具備し、前記第3MISFETのドレインと前記第4MISFETのゲートは接続され、前記第4MISFETのゲートと前記第3MISFETのドレインは接続され、前記第1MISFETのソース・ドレイン経路は前記ビット線と第3MISFETのドレインとの間に接続され、前記第2MISFETのソース・ドレイン経路は前記ビット線と対をなすビット線と第4MISFETのドレインとの間に接続され、
前記第1と第2MISFETは基板上に形成された縦型MISFETであることを特徴とする請求項1に記載の半導体装置。 - エラー訂正回路と、
複数のワード線と複数のビット線との交点に設けられた複数のメモリセルを具備するメモリアレイとを有し、
前記複数のワード線は第2方向に延在し、
前記複数のビット線は第1方向に延在し、
前記複数のメモリセルのそれぞれは、Pチャネル型の第1と第2MISFETと、Nチャネル型の第3、第4、第5と第6MISFETとを具備し、前記第1と第3MISFETのドレインと前記第2と第4MISFETのゲートは接続され、前記第1と第3MISFETのゲートと前記第2と第4MISFETのドレインは接続され、前記第5MISFETのソース・ドレイン経路は前記ビット線と第3MISFETのドレインとの間に接続され、前記第6MISFETのソース・ドレイン経路は前記ビット線と対をなすビット線と第4MISFETのドレインとの間に接続され、前記第3乃至第6MISFETは同じP型ウエルに拡散層が形成され、
上記メモリアレイ内には、前記第1方向に延在するウエル給電領域の複数が、前記第2方向に第1間隔で形成され、
前記複数のウエル給電領域のうち、隣接する2つのウエル給電領域に挟まれ、同一のワード線に接続されたメモリセルを前記エラー訂正回路に同時に読み出さないことを特徴とする半導体記憶装置。 - 前記メモリアレイは複数のブロックに分割され、各ブロックは2つのウエル給電領域に挟まれ、
書き込みデータを生成する際のメモリセルから前記エラー訂正回路へデータを読み出すときのアドレスは、ブロック内の同じワード線に接続されたメモリセルでは異なるアドレスを割り付けることを特徴とする請求項4に記載の半導体装置。 - 前記ウエル給電領域は給電するウエルと同導電型で不純物濃度が濃い半導体領域であることを特徴とする請求項1に記載の半導体装置。
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