JP6862487B2

JP6862487B2 - エラー訂正回路を有するメモリ

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Publication number: JP6862487B2
Application number: JP2019062934A
Authority: JP
Inventors: 卓也門脇
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2019-03-28
Filing date: 2019-03-28
Publication date: 2021-04-21
Anticipated expiration: 2039-03-28
Also published as: JP2020161074A

Description

本発明は、メモリ回路に関し、特に、エラー訂正回路を有するメモリに関する。

エラー訂正コード（Ｅｒｒｏｒ−ｃｏｒｒｅｃｔｉｎｇｃｏｄｅ，ＥＣＣ）回路は、ダイナミックＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ，ＤＲＡＭ）チップ上に集積される。２ビットエラーのエラー訂正能力を有するエラー訂正コード回路は、大きな回路面積と長いエラー訂正時間を必要とし、１ビットエラーのエラー訂正能力を有するエラー訂正コード回路を主に使う。

図１を参照すると、メモリ１００は、第一エラー訂正回路ＥＣＣ１と、第二エラー訂正回路ＥＣＣ２と、複数のメモリセル列ＭＣＣと、複数の検出駆動回路ＳＤと、を含む。ここで、第一エラー訂正回路ＥＣＣ１と第二エラー訂正回路ＥＣＣ２はいずれも１ビットエラーのエラー訂正能力を有する。各メモリセル列ＭＣＣは、複数の相互に直列のメモリセルブロックＭＣを含み、各メモリセルブロックＭＣも複数のメモリセル（不図示）を含む。複数の検出駆動回路ＳＤは、それぞれ複数のメモリセル列ＭＣＣに結合され、各検出駆動回路ＳＤは、第一エラー訂正回路ＥＣＣ１又は第二エラー訂正回路ＥＣＣ２に結合される。図１を例とすると、メモリ１００の左半分側に位置する複数の検出駆動回路ＳＤは、第一エラー訂正回路ＥＣＣ１に結合され、メモリ１００の右半分側に位置する複数の検出駆動回路ＳＤは、第二エラー訂正回路ＥＣＣ２に結合される。

隣接するメモリセルが共に故障が生じた場合、故障が生じた隣接するメモリセルは、同じエラー訂正回路に結合されており、エラー訂正回路（例えば第一エラー訂正回路１１０）は、複数のビットのエラーを正確に訂正することはできない。前述の問題を回避するために、周知の技術では、当業者は、代替のエラー訂正回路のメモリを用いており、回路面積が大きくなり、製造コストが増加していた。

上述の問題に鑑みて、本発明は、隣接するメモリセルが故障を生じたことによる２ビットエラーの状況に対応するエラー訂正回路を有するメモリを提出する。

本発明は、第一エラー訂正回路と、第二エラー訂正回路と、複数のメモリセル列と、複数の検出駆動回路と、を含むエラー訂正回路を有するメモリを提供する。ここで、第一エラー訂正回路は、第一部分データのエラー訂正を実行して、第一部分書き込みデータ又は第一部分読み出しデータを生成させる。第二エラー訂正回路は、第二部分データのエラー訂正を実行して、第二部分書き込みデータ又は第二部分読み出しデータを生成させる。複数の検出駆動回路は、それぞれ複数のメモリセル列に結合され、第一エラー訂正回路と第二エラー訂正回路に結合される。書き込みモードにおいて、複数の検出駆動回路は、それぞれ第一部分書き込みデータの複数の第一部分書き込みビットを受信し、それぞれ第二部分書き込みデータの複数の第二部分書き込みビットを受信する。各前記検出駆動回路は、対応する第一部分書き込みビットと第二部分書き込みビットを結合させて、対応するメモリセル列を書き込む。読み出しモードにおいて、複数の検出駆動回路は、それぞれ複数のメモリセル列の保存されたデータを検出して、複数の第一部分読み出しデータと前記複数の第二部分読み出しデータを生成させる。

上述に基づき、隣接する２つのメモリセルは、それぞれ第一エラー訂正回路及び第二エラー訂正回路に接続される。前記隣接する２つのメモリセルが故障して読み出しエラーの時、第一エラー訂正回路は、１つの読み出しエラーしか存在せず、同様に、第二エラー訂正回路も、１つの読み出しエラーしか存在せず、第一エラー訂正回路と第二エラー訂正回路に１ビットエラーに対応し、エラー訂正を行う。

本発明の上述した特徴と利点を更に明確化するために、以下に、実施例を挙げて図面と共に詳細な内容を説明する。

図１は、周知のエラー訂正回路を有するメモリである。図２は、本発明の実施形態に図示されるエラー訂正回路を有するメモリである。図３は、各メモリセルローの第１列のメモリセルブロックの模式図である。

図２を参照すると、メモリ２００は、第一エラー訂正回路ＥＣＣ１と、第二エラー訂正回路ＥＣＣ２と、複数の検出駆動回路ＳＤと、アドレスデコーダＡＤＤと、メモリセル陣列と、を含み、メモリセル陣列は、複数のメモリセル列ＭＣＣと複数のメモリセル行ＭＣＲからなり、各メモリセル列ＭＣＣは、直列の複数のメモリセルブロックＭＣを含み、各メモリセルブロックＭＣは、複数のメモリセルＭを含む（図３に示すとおりである）。複数のメモリセル列ＭＣＣは、アドレスデコーダＡＤＤを介してそれぞれ複数の検出駆動回路ＳＤに結合され、各検出駆動回路ＳＤは、第一エラー訂正回路ＥＣＣ１と第二エラー訂正回路ＥＣＣ２に同時に結合される。ここで、第一エラー訂正回路ＥＣＣ１と第二エラー訂正回路ＥＣＣ２は、１つのビットエラーについてエラー訂正することができる。アドレスデコーダＡＤＤは、コラムデコーダ（不図示）及びローデコーダ（不図示）を含んでもよい。

メモリ２００は、特定のサイズのデータＤを読み出されたり、書き込まれることを許容する。メモリの書き込みモードにおいて、データＤは、第一部分データＤ１及び第二部分データＤ２に分割される。第一エラー訂正回路ＥＣＣ１は、第一部分データＤ１に基づき、第一エラー訂正コードを含む第一部分書き込みデータＥＣＣＤ１を生成させる。同様に、第二エラー訂正回路ＥＣＣ２は、第二部分データＤ２に基づき、第二エラー訂正コードを含む第二部分書き込みデータＥＣＣＤ２を生成させる。本実施形態において、データＤのサイズは例えば２５６ビットであってもよく、第一部分データＤ１及び第二部分データＤ２のサイズは１２８ビットであり、第一部分書き込みデータＥＣＣＤ１及び第二部分書き込みデータＥＣＣＤ２のサイズは１３６ビットであり、８ビットの第一エラー訂正コード及びを８ビットの第二エラー訂正コード含む。

次いで、第一部分書き込みデータＥＣＣＤ１は、複数の第一部分書き込みビットＤＢ１（サイズは例えば４ビット）に分割されてもよく、第二部分書き込みデータＥＣＣＤ２は、複数の第二部分書き込みビットＤＢ２に分割されてもよい。各検出駆動回路ＳＤは、第一部分書き込みビットＤＢ１と第二部分書き込みビットＤＢ２を同時に受信し、第一部分書き込みビットＤＢ１と第二部分書き込みビットＤＢ２を結合した後、アドレスデコーダＡＤＤを介してアドレス指定し、対応するメモリセル列ＭＣＣの指定アドレスを書き込む。

検出駆動回路ＳＤ１を例とすると、検出駆動回路ＳＤ１は、第一部分書き込みビットＤＢ１と第二部分書き込みビットＤＢ２を受信し、第一部分書き込みビットＤＢ１と第二部分書き込みビットＤＢ２を結合した後、対応するＭＣＣ１の指定アドレスを書き込み、このアドレスは、アドレスデコーダＡＤＤに指定され、例えば図３に示すメモリセル列ＭＣＣ（１）の第１列メモリセルブロックＭＣである。

図２を続けて参照すると、本実施形態において、第一エラー訂正回路ＥＣＣ１によって生成し、第一部分書き込みデータＥＣＣＤ１に含まれる第一エラー訂正コード（例えば８ビット）は、同様に、２つの第一部分書き込みビットＤＢ１（例えば４ビット）に分割され、それぞれ検出駆動回路ＳＤ（Ｐ）と検出駆動回路ＳＤ（Ｐ＋１）によって受信される。同様に、第二エラー訂正回路ＥＣＣ２によって生成し、第二部分書き込みデータＥＣＣＤ２に含まれる第二エラー訂正コード（例えば８ビット）は、２つの第二部分書き込みビットＤＢ２（例えば４ビット）に分割され、それぞれ検出駆動回路ＳＤ（Ｐ）と検出駆動回路ＳＤ（Ｐ＋１）によって受信される。即ち、検出駆動回路ＳＤ（Ｐ）（第一エラー訂正コードメモリセル列と称する）は、それぞれ一部の第一エラー訂正コードと一部の第二エラー訂正コードを受信し、検出駆動回路ＳＤ（Ｐ＋１）も同じである（第二エラー訂正コードメモリセル列と称する）。次いで、同様に、検出駆動回路ＳＤ（Ｐ）は、一部の第一エラー訂正コードと一部の第二エラー訂正コードを結合した後、対応するメモリセル列ＭＣＣ（Ｐ）における指定アドレスを書き込み、検出駆動回路ＳＤ（Ｐ＋１）も同じである。

本実施形態において、複数のメモリセル列ＭＣＣは、計Ｎ列有し、第一エラー訂正コードメモリセル列と第二エラー訂正コードメモリセル列は、それぞれ第Ｐ行と第Ｐ＋１行に位置し、隣接して配置され（図２に示すとおりである）、Ｐ、Ｎはいずれも自然数であり、且つ１＜Ｐ＜Ｎである。別の実施形態において、第一エラー訂正コードメモリセル列と第二エラー訂正コードメモリセル列は、複数のメモリセル列ＭＣＣの中央位置に位置する。説明し易くするために、図の第一エラー訂正コードメモリセル列の左側の複数のメモリセル列は、第一データコードメモリセル列と称し、図の第二エラー訂正コードメモリセル列の右側の複数のメモリセル列は、第二データコードメモリセル列と称する。

メモリ２００の読み出しモードにおいて、各検出駆動回路ＳＤは、対応するメモリセル列ＭＣＣの指定位址（アドレスデコーダＡＤＤに指定される）から検出し、データビットグループを読み出して、第一部分読み出しビットと第二部分読み出しビットに分割される。説明し易くするために、第一部分読み出しビットと第二部分読み出しビットは、同様にＤＢ１とＤＢ２と記す。次いで、検出駆動回路ＳＤは、それぞれ第一部分読み出しビットＤＢ１と第二部分読み出しビットＤＢ２を第一エラー訂正回路ＥＣＣ１と第二エラー訂正回路ＥＣＣ２へ送ってエラー訂正する。図２を参照すると、複数の第一部分読み出しビットＤＢ１は、第一部分読み出しデータ（第一エラー訂正コードを含む）に結合され、第一エラー訂正回路ＥＣＣ１に受信される。同様に、複数の第二部分読み出しビットＤＢ２は、第二部分読み出しデータ（第二エラー訂正コードを含む）に結合され、第二エラー訂正回路ＥＣＣ２に受信される。

説明し易くするために、第一部分読み出しデータと第二部分読み出しデータは、同様に、ＥＣＣＤ１とＥＣＣＤ２と記す。次いで、第一エラー訂正回路ＥＣＣ１は、第一部分読み出しデータＥＣＣＤ１における第一エラー訂正コードに基づき、第一部分読み出しデータＥＣＣＤ１をエラー訂正し、第一部分データＤ１を生成させる。同様に、第二エラー訂正回路ＥＣＣ２は、第二部分読み出しデータＥＣＣＤ２における第二エラー訂正コードに基づき、第二部分読み出しデータＥＣＣＤ２をエラー訂正し、第二部分データＤ２を生成させる。最後に、第一部分データＤ１と第二部分データＤ２は、結合されて、データＤとして出力される。本実施形態において、複数の第一部分読み出しビットＤＢ１と複数の第二部分読み出しビットＤＢ２のサイズはいずれも４ビットであり、第一部分読み出しデータと第二部分読み出しデータのサイズはいずれも１３６ビットであり、第一エラー訂正コードと第二エラー訂正コードのサイズはいずれ８ビットであってもよく、最後に、データＤのサイズは２５６ビットである。

以下に、図３によって、各検出駆動回路ＳＤが、データビットグループの書き込みに対応するメモリセル列ＭＣＣの指定アドレスを書き込む詳細及び対応するメモリセル列ＭＣＣの指定アドレスからデータビットグループを読み出す詳細を説明する。各メモリセルブロックＭＣは、複数の第一メモリセルＭ１と、第二メモリセルＭ２と、サブワード線ドライバＳＷＤと、第一ビット線センサＢＬＳＡ１と、第二ビット線センサＢＬＳＡ２と、第一選択スイッチＳＷ１と、第二選択スイッチＳＷ２と、を含む。ここで、図２は、ビット線センサＢＬＳＡだけで、一般に第一ビット線センサＢＬＳＡ１と第二ビット線センサＢＬＳＡ２と称する。図３において、各個第一メモリセルＭ１と各個第二メモリセルＭ２は、トランジスタＴとコンデンサＣを含み、コンデンサＣは、トランジスタＴと基準電位端との間に結合される。トランジスタＴの制御端は、ワード線ＷＬを介してサブワード線ドライバＳＷＤに結合され、サブワード線ドライバＳＷＤに制御される。トランジスタＴは、コンデンサＣと対応するビット線との間に結合される。トランジスタＴ（第一メモリセルＭ１におけるトランジスタ）は、第一ビット線センサＢＬＳＡ１に結合される、又は（第二メモリセルＭ２におけるトランジスタ）は、第二ビット線センサＢＬＳＡ２に結合される。第一ビット線センサＢＬＳＡ１は、第一ビット線ＢＬ１を介して第一メモリセルＭ１の保存されたデータを検出し、第二ビット線センサＢＬＳＡ２は、第二ビット線ＢＬ２を介して第二メモリセルＭ２の保存されたデータを検出する。第一ビット線センサＢＬＳＡ１は、ロースイッチＲＳＷを介してメイン入出力線ＭＩＯに結合され、同様に、第二ビット線センサＢＬＳＡ２は、ロースイッチＲＳＷを介してメイン入出力線ＭＩＯに結合される。説明し易くするために、第一メモリセルＭ１に接続されるビット線ＢＬを第一ビット線ＢＬ１と称し、第二メモリセルＭ２に接続されるビット線ＢＬを第二ビット線ＢＬ２と称する。本実施形態において、トランジスタＴは、金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ−ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ，ＭＯＳＦＥＴ）であってもよく、同じメモリセル行ＭＣＲに位置するメモリセルＭは、同じワード線Ｗによって制御されてもよい。

図２と図３を同時に参照すると、メモリ２００の書き込みモードにおいて、アドレスデコーダＡＤＤに指定された書込みアドレスは、メモリセル列ＭＣＣ（１）の第１列メモリセルブロック（ＭＣ（１１）と記す）に対応すると仮定すると、検出ドライバＳＤ（１）は、サブワード線ドライバＳＷＤによってメモリセルブロックＭＣ（１１）の全てのメモリセルＭのトランジスタＴを起動する。また、検出ドライバＳＤ（１）は、ロースイッチＲＳＷの起動を制御して、列選択線ＣＳＬ０が選択信号Ｓを送信するのを制御して、メモリセルブロックＭＣ（１１）の第一選択スイッチＳＷ１と第二選択スイッチＳＷ２を起動して、メイン入出力線ＭＩＯとメモリセルブロックＭＣ（１１）を接続させる。ここで、複数の第一ビット線センサＢＬＳＡ１は、複数の第一ビット線ＢＬ１を介して複数の第一メモリセルＭ１と接続し、複数の第二ビット線センサＢＬＳＡ２は、複数の第二ビット線ＢＬ２を介して複数の第二メモリセルＭ２と接続する。次いで、検出駆動回路ＳＤ（１）は、結合した後の第一部分書き込みビットＤＢ１と第二部分書き込みビットＤＢ２を、メイン入出力線ＭＩＯを介して、それぞれ第一ビット線センサＢＬＳＡ１と第二ビット線センサＢＬＳＡ２によってメモリセルブロックＭＣ（１１）の複数のメモリセルＭに書き込む。

説明し易くするために、起動した第一選択スイッチＳＷ１に結合される第一ビット線ＢＬ１は、第一選中ビット線と称する。同様に、起動した第二選択スイッチＳＷ２に結合される第二ビット線ＢＬ２は第二選中ビット線と称する。

メモリ２００の読み出しモードにおいて、アドレスデコーダＡＤＤに指定された読み出しアドレスは、メモリセルブロックＭＣ（１１）に対応すると仮定すると、同様に、検出ドライバＳＤ（１）は、ロースイッチＲＳＷの起動を制御して、列選択線ＣＳＬ０が選択信号Ｓを送信するのを制御して、メモリセルブロックＭＣ（１１）の第一選択スイッチＳＷ１と第二選択スイッチＳＷ２を起動し、メイン入出力線ＭＩＯとメモリセルブロックＭＣ（１１）の第一ビット線センサＢＬＳＡ１と第二ビット線センサＢＬＳＡ２を接続させる。ここで、複数の第一ビット線センサＢＬＳＡ１は、複数の第一ビット線ＢＬ１を介して複数の第一メモリセルＭ１と接続し、複数の第二ビット線センサＢＬＳＡ２は、複数の第二ビット線ＢＬ２を介して複数の第二メモリセルＭ２と接続する。次いで、検出駆動回路ＳＤ（１）は、メモリセルブロックＭＣ（１１）の第一メモリセルＭ１から保存されたデータを検出し、保存されたデータを第一ビット線センサＢＬＳＡ１とメイン入出力線ＭＩＯを介して第一エラー訂正回路ＥＣＣ１に伝送する。検出駆動回路ＳＤ（１）は、メモリセルブロックＭＣ（１１）の第二メモリセルＭ２から保存されたデータを検出し、保存されたデータを第二ビット線センサＢＬＳＡ２とメイン入出力線ＭＩＯを介して第二エラー訂正回路ＥＣＣ２に伝送する。即ち、メモリセルブロックＭＣの隣接する２つのメモリセルＭは、それぞれ第一エラー訂正回路ＥＣＣ１と第二エラー訂正回路ＥＣＣ２に対応する。

隣接する２つのメモリセルが故障して（例えば、図３のメモリセルブロックＭＣ（１１）の第一メモリセルＭ１と第二メモリセルＭ２）、保存されたデータエラーの状況下において、隣接する２つのメモリセルＭ１とＭ２は、それぞれ第一エラー訂正回路ＥＣＣ１と第二エラー訂正回路ＥＣＣ２に結合されていることから、第一エラー訂正回路ＥＣＣ１は、１つの読み出しエラーしか存在せず（例えば第一メモリセルＭ１の読み出しデータ）、同様に、第二エラー訂正回路ＥＣＣ２も、１つの読み出しエラーしか存在せず（例えば第二メモリセルＭ２の読み出しデータ）、第一エラー訂正回路ＥＣＣ１と第二エラー訂正回路ＥＣＣ２に１つのビットアドレスに対応してエラー訂正させる。当業者は、同じコストの下、本発明のエラー訂正回路を有するメモリによって、好ましいエラー訂正効果が得られ、代替メモリの使用を減少できる。また、第一メモリセルＭ１と第二メモリセルＭ２が交互に配列される設置方式は、相互の電気的干渉を低減できる。

本文は以上の実施例のように示したが、本発明を限定するためのものではなく、当業者が本発明の精神の範囲から逸脱しない範囲において、変更又は修正することが可能であるが故に、本発明の保護範囲は後続の特許請求の範囲に定義しているものを基準とする。

本発明は、隣接する２つのメモリセルをそれぞれ第一エラー訂正回路と第二エラー訂正回路に結合する。隣接する２つのメモリセルが故障した状況下において、第一エラー訂正回路と第二エラー訂正回路は、１つのエラーだけを処理する必要がある。したがって、同じコストの下、本発明のエラー訂正回路を有するメモリによって、好ましいエラー訂正効果が得られ、代替メモリの使用を減少できる。

１００：メモリ
２００：メモリ
ＡＤＤ：アドレスデコーダ
ＢＬ：ビット線
ＢＬ１：第一ビット線
ＢＬ２：第二ビット線
ＢＬＳＡ：ビット線センサ
ＢＬＳＡ１：第一ビット線センサ
ＢＬＳＡ２：第二ビット線センサ
Ｃ：コンデンサ
ＣＳＬ０、ＣＳＬ１、ＣＳＬＮ：列選択線
Ｄ：データ
Ｄ１：第一部分データ
Ｄ２：第二部分データ
ＤＢ１：第一部分書き込みビット又は第一部分読み出しビット
ＤＢ２：第二部分書き込みビット又は第二部分読み出しビット
ＥＣＣ１：第一エラー訂正回路
ＥＣＣ２：第二エラー訂正回路
ＥＣＣＤ１：第一部分書き込みデータ又は第一部分読み出しデータ
ＥＣＣＤ２：第二部分書き込みデータ又は第二部分読み出しデータ
Ｍ：メモリセル
Ｍ１：第一メモリセル
Ｍ２：第二メモリセル
ＭＣ／ＭＣ（１１）：メモリセルブロック
ＭＣＣ、ＭＣＣ（１）、ＭＣＣ（Ｐ−１）、ＭＣＣ（Ｐ）、ＭＣＣ（Ｐ＋１）、ＭＣＣ（Ｐ＋２）、ＭＣＣ（Ｎ）：メモリセル列
ＭＣＲ：メモリセル行
ＭＩＯ：メイン入出力線
ＲＳＷ：ロースイッチ
ＳＤ、ＳＤ（１）、ＳＤ（Ｐ−１）、ＳＤ（Ｐ）、ＳＤ（Ｐ＋１）、ＳＤ（Ｐ＋２）、ＳＤ（Ｎ）：検出駆動回路
Ｓ：選択信号
ＳＷ１：第一選択スイッチ
ＳＷ２：第二選択スイッチ
ＳＷＤ：サブワード線ドライバ
Ｔ：トランジスタ

Claims

エラー訂正回路を有し、第一部分データ及び第二部分データを含む特定データの読み出し又は書き込みを許容するメモリであって、
前記第一部分データのエラー訂正を実行して、書き込みモードにおいて第一部分書き込みデータを生成させ又は読み出しモードにおいて第一部分読み出しデータを受信する第一エラー訂正回路と、
前記第二部分データのエラー訂正を実行して、前記書き込みモードにおいて第二部分書き込みデータを生成させ又は前記読み出しモードにおいて第二部分読み出しデータを受信する第二エラー訂正回路と、
複数のメモリセル列と、
それぞれ前記複数のメモリセル列に結合され、前記第一エラー訂正回路と前記第二エラー訂正回路に結合される複数の検出駆動回路と、を含み、
前記書き込みモードにおいて、前記複数の検出駆動回路は、それぞれ前記第一部分書き込みデータの複数の第一部分書き込みビットを受信し、それぞれ前記第二部分書き込みデータの複数の第二部分書き込みビットを受信し、各前記検出駆動回路は、対応する第一部分書き込みビットと第二部分書き込みビットを結合させて、対応するメモリセル列を書き込み、
前記読み出しモードにおいて、前記複数の検出駆動回路は、それぞれ前記複数のメモリセル列の保存されたデータを検出して、前記複数の第一部分読み出しデータと前記複数の第二部分読み出しデータを生成させるメモリ。
前記複数のメモリセル列は、第一エラー訂正コードメモリセル列と、第二エラー訂正コードメモリセル列と、を含み、前記第一エラー訂正コードメモリセル列と前記第二エラー訂正コードメモリセル列は、いずれも前記第一部分書き込みデータにおける第一エラー訂正コードの一部分と前記第二部分書き込みデータにおける第二エラー訂正コードの一部分を保存し、前記第一エラー訂正コードメモリセル列及び前記第二エラー訂正コードメモリセル列は、隣接して配置され、前記複数のメモリセル列は、複数の第一データコードメモリセル列と複数の第二データコードメモリセル列を更に含み、前記複数の第一データコードメモリセル列は隣接して配置され、前記第一エラー訂正コードメモリセル列の第一側に配置され、前記複数の第二データコードメモリセル列は隣接して配置され、前記第二エラー訂正コードメモリセル列の第二側に配置され、前記第一側と前記第二側は対向する請求項１に記載のメモリ。
各前記メモリセル列は、相互に直列に結合される複数のメモリセルブロックを含み、各前記メモリセルブロックは、
ワード線に制御される複数のメモリセルと、
前記複数のメモリセルにおける複数の第一メモリセルの複数の第一ビット線に結合される第一ビット線センサと、
選択信号に基づき、前記複数の第一ビット線から選択された複数の第一選中ビット線を対応する前記検出駆動回路に結合させる複数の第一選択スイッチと、
前記複数のメモリセルの複数の第二メモリセルにおける複数の第二ビット線に結合される第二ビット線センサと、
前記選択信号に基づき、前記複数の第二ビット線から選択された複数の第二選中ビット線を対応する前記検出駆動回路に結合させる複数の第二選択スイッチと、を含み、
前記複数の第一メモリセルと前記複数の第二メモリセルは交互に配列している請求項１に記載のメモリ。
各前記メモリセルブロックは、前記ワード線に結合され、ワード線信号を生成させるためのワード線ドライバを更に含む請求項３に記載のメモリ。
前記第一部分書き込みデータと前記第二部分書き込みデータのビット数は同じであり、前記第一部分読み出しデータと前記第二部分読み出しデータのビット数は同じである請求項１〜４のいずれか一項に記載のメモリ。
前記メモリは、前記複数のメモリセル列と前記複数の検出駆動回路に結合され、前記書き込みモードにおいて、前記複数の第一部分書き込みビットと前記複数の第二部分書き込みビットが対応するメモリセル列のアドレスを指定し、前記書き込みモードにおいて、前記複数の第一部分読み出しデータと前記複数の第二部分読み出しデータが対応するメモリセル列のアドレスを指定するアドレスデコード回路を更に含む請求項１〜４のいずれか一項に記載のメモリ。
各前記メモリセルは、
前記第一ビット線センサに結合されるトランジスタと、
前記トランジスタと基準電位端との間に結合されるコンデンサと、を含む請求項３に記載のメモリ。
前記読み出しモードにおいて、各前記検出駆動回路は、対応するメモリセル列から少なくとも２ビットの保存されたデータを検出する請求項１〜４のいずれか一項に記載のメモリ。
各前記検出駆動回路は、前記少なくとも２ビットの保存されたデータを少なくとも１ビットの第一部分読み出しデータと少なくとも１ビットの第二部分読み出しデータに分割する請求項８に記載のメモリ。
各前記第一エラー訂正コードと各前記第二エラー訂正コードはいずれも少なくとも２ビットである請求項２に記載のメモリ。