TWI689935B

TWI689935B - 具糾錯電路的記憶體

Info

Publication number: TWI689935B
Application number: TW108111661A
Authority: TW
Inventors: 門脇卓也
Original assignee: 華邦電子股份有限公司
Priority date: 2019-04-02
Filing date: 2019-04-02
Publication date: 2020-04-01
Also published as: TW202038248A

Abstract

一種具糾錯電路的記憶體包括：第一糾錯電路對第一部分資料執行糾錯以產生一第一部分寫入資料或一第一部分讀出資料；第二糾錯電路對第二部分資料執行糾錯以產生第二部分寫入資料或第二部分讀出資料；在寫入模式中多個感測驅動電路分別接收第一部分寫入資料的多個第一部分寫入位元與第二部分寫入資料的多個第二部分寫入位元，各感測驅動電路使第一部分寫入位元與第二部分寫入位元結合以寫入對應的記憶胞行；在讀出模式中多個感測驅動電路分別感測多個記憶胞行的儲存資料以產生多個第一部分讀出資料與第二部分讀出資料。

Description

具糾錯電路的記憶體

本發明是有關於一種記憶體電路，且特別是有關於一種具糾錯電路的記憶體。

糾錯編碼（Error-correcting code, ECC）電路被集成在動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）晶片上。由於具有兩位元錯誤糾錯能力的糾錯編碼電路需要較大的線路面積以及較長的糾錯時間，因此大多是使用具單一位元錯誤糾錯能力的糾錯編碼電路。

請參閱圖1，記憶體100包含第一糾錯電路ECC1、第二糾錯電路ECC2、多個記憶胞行MCC以及多個感測驅動電路SD。其中，第一糾錯電路ECC1與第二糾錯電路ECC2皆具有單一位元錯誤糾錯能力。各記憶胞行MCC包含多個相互串聯的記憶胞區塊MC，各記憶胞區塊MC又包含多個記憶胞（圖未示）。多個感測驅動電路SD分別耦接多個記憶胞行MCC，並且各感測驅動電路SD耦接至第一糾錯電路ECC1或是第二糾錯電路ECC2。以圖1為例，位於記憶體100的左半邊的多個感側驅動電路SD耦接至第一糾錯電路ECC1，位於記憶體100的右半邊的多個感測驅動電路SD耦接至第二糾錯電路ECC2。

當相鄰的記憶胞一起發生故障時，發生故障的相鄰記憶胞耦接至同一個糾錯電路，會使得糾錯電路（例如第一糾錯電路110）無法正確地糾正多個位元的錯誤。為了避免前述問題，在習知技術中，本領域之技術人員常採用備用的糾錯電路的記憶體，而導致線路面積變大以及製造成本的增加。

針對上述問題，本發明提出一種具糾錯電路的記憶體，來因應因相鄰記憶胞發生故障而導致的兩位元錯誤的狀況。

本發明提供一種具糾錯電路的記憶體，包括第一糾錯電路、第二糾錯電路、多個記憶胞行以及多個感測驅動電路。其中，第一糾錯電路針對第一部分資料執行糾錯，以產生一第一部分寫入資料或一第一部分讀出資料。第二糾錯電路針對第二部分資料執行糾錯，以產生第二部分寫入資料或第二部分讀出資料。多個感測驅動電路分別耦接多個記憶胞行，並耦接第一糾錯電路以及第二糾錯電路。在寫入模式中，多個感測驅動電路分別接收第一部分寫入資料的多個第一部分寫入位元，以及分別接收第二部分寫入資料的多個第二部分寫入位元。各感測驅動電路並使對應的第一部分寫入位元以及第二部分寫入位元結合以寫入對應的記憶胞行。在讀出模式中，多個感測驅動電路分別感測多個記憶胞行的儲存資料，以產生前述多個第一部分讀出資料以及前述第二部分讀出資料。

基於上述，相鄰的兩個記憶胞會分別耦接至第一糾錯電路與第二糾錯電路。在前述相鄰的兩個記憶胞故障而導致讀出錯誤時，對第一糾錯電路而言只會存在一個讀出錯誤，同樣地，對於第二糾錯電路而言，也只會存在一個讀出錯誤，而使得第一糾錯電路與第二糾錯電路得以應對單一位元錯誤並進行糾錯。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

請參閱圖2，記憶體200包括第一糾錯電路ECC1、第二糾錯電路ECC2、多個感測驅動電路SD、位址解碼器ADD以及記憶胞陣列，其中記憶胞陣列由多個記憶胞行MCC與多個記憶胞列MCR構成，各記憶胞行MCC包含串聯的多個記憶胞區塊MC，各記憶胞區塊MC包含多個記憶胞M（如圖3所示）。多個記憶胞行MCC經由位址解碼器ADD分別耦接多個感測驅動電路SD，各感測驅動電路SD同時耦接第一糾錯電路ECC1與第二糾錯電路ECC2。其中，第一糾錯電路ECC1與第二糾錯電路ECC2可以針對單一位元錯誤進行糾正。位址解碼器ADD可包含行解碼器（圖未示）以及列解碼器（圖未示）。

記憶體200可容許特定大小的資料D被讀出或寫入。在記憶體的寫入模式中，資料D被拆分為第一部分資料D1以及第二部分資料D2。第一糾錯電路ECC1依據第一部分資料D1產生包含第一糾錯碼的第一部分寫入資料ECCD1；類似地，第二糾錯電路ECC2依據第二部分資料D2產生包含第二糾錯碼的第二部分寫入資料ECCD2。在本實施例中，資料D的大小例如可以為256位元，第一部分資料D1及第二部分資料D2的大小為128位元，而第一部分寫入資料ECCD1及第二部分寫入資料ECCD2的大小為136位元，其中包含8位元的第一糾錯碼及第二糾錯碼。

接著，第一部分寫入資料ECCD1可被分成多個第一部分寫入位元DB1（大小例如4位元），第二部分寫入資料ECCD2則可被分成多個第二部分寫入位元DB2。各感測驅動電路SD同時接收第一部分寫入位元DB1與第二部分寫入位元DB2，並將第一部分寫入位元DB1與第二部分寫入位元DB2結合後，經由位址解碼器ADD進行位址指定，寫入對應的記憶胞行MCC的指定位址。

以感測驅動電路SD1為例，感測驅動電路SD1接收第一部分寫入位元DB1與第二部分寫入位元DB2，並將第一部分寫入位元DB1與第二部分寫入位元DB2結合後，寫入對應的MCC1的指定位址，此位址由位址解碼器ADD所指定，例如為圖3所示的記憶胞行MCC(1)的第1列記憶胞區塊MC。

請繼續參酌圖2，在本實施例中，由第一糾錯電路ECC1所產生、包含於第一部分寫入資料ECCD1的第一糾錯碼（例如8位元），同樣被分成兩個第一部分寫入位元DB1（例如4位元），並分別由感測驅動電路SD(P)與感測驅動電路SD(P+1)接收。類似地，由第二糾錯電路ECC2所產生、包含於第二部分寫入資料ECCD2的第二糾錯碼（例如8位元），被分成兩個第二部分寫入位元DB2（例如4位元），並分別由感測驅動電路SD(P)與感測驅動電路SD(P+1)接收。也就是說，感測驅動電路SD(P)（稱作第一糾錯碼記憶胞行）分別接收部分的第一糾錯碼與部分的第二糾錯碼，感測驅動電路SD(P+1)亦同（稱作第二糾錯碼記憶胞行）。接著，類似地，感測驅動電路SD(P)將部分的第一糾錯碼與部分的第二糾錯碼結合後寫入對應的記憶胞行MCC(P)中的指定位址，感測驅動電路SD(P+1)亦同。

在本實施例中，多個記憶胞行MCC共有N行，其中第一糾錯碼記憶胞行與第二糾錯碼記憶胞行分別位於第P行與第P+1行，並相鄰配置（如圖2所示），其中P、N皆為自然數，並且1＜P＜N。在另一實施例中，第一糾錯碼記憶胞行與第二糾錯碼記憶胞行位在多個記憶胞行MCC的中央位置。為了方便說明，圖示中第一糾錯碼記憶胞行的左側的多個記憶胞行稱為第一資料碼記憶胞行，以及圖示中第二糾錯碼記憶胞行的右側的多個記憶胞行稱為第二資料碼記憶胞行。

在記憶體200的讀出模式中，各感測驅動電路SD從對應的記憶胞行MCC的指定位址（由位址解碼器ADD指定）感測並讀出資料位元組，並分成第一部分讀出位元與第二部分讀出位元；為方便說明，第一部分讀出位元與第二部分讀出位元同樣記作DB1與DB2。接著，感測驅動電路SD分別將第一部分讀出位元DB1與第二部分讀出位元DB2送往第一糾錯電路ECC1與第二糾錯電路ECC2進行糾錯。請參閱圖2，多個第一部分讀出位元DB1結合為第一部分讀出資料（包含第一糾錯碼），並為第一糾錯電路ECC1所接收；類似地，多個第二部分讀出位元DB2結合為第二部分讀出資料（包含第二糾錯碼），並為第二糾錯電路ECC2所接收。

為方便說明，第一部分讀出資料與第二部分讀出資料同樣記作ECCD1與ECCD2。接著，第一糾錯電路ECC1依據第一部分讀出資料ECCD1中的第一糾錯碼，對第一部分讀出資料ECCD1進行糾錯，產生第一部分資料D1；類似地，第二糾錯電路ECC2依據第二部分讀出資料ECCD2中的第二糾錯碼，對第二部分讀出資料ECCD2進行糾錯，產生第二部分資料D2。最後，第一部份資料D1與第二部份資料D2被結合並輸出為資料D。在本實施例中，多個第一部分讀出位元DB1與多個第二部分讀出位元DB2的大小皆為4位元，第一部分讀出資料與第二部分讀出資料的大小皆為136位元，而第一糾錯碼與第二糾錯碼的大小可以皆為8位元，最後，資料D的大小為256位元。

下面將以圖3來說明各感測驅動電路SD將寫入資料位元組寫入對應的記憶胞行MCC的指定位址的細節，以及從對應的記憶胞行MCC的指定位址讀出資料位元組的細節。各記憶胞區塊MC包含多個第一記憶胞M1、第二記憶胞M2、子字線驅動器SWD、第一位元線感測器BLSA1、第二位元線感測器BLSA2、第一選擇開關SW1，以及第二選擇開關SW2。其中，圖2僅以位元線感測器BLSA通稱第一位元線感測器BLSA1與第二位元線感測器BLSA2。在圖3中，各個第一記憶胞M1以及各個第二記憶胞M2包含電晶體T以及電容C，其中電容C耦接於電晶體T與參考電位端之間。電晶體T的控制端經由字元線WL耦接於子字線驅動器SWD，並受控於子字線驅動器SWD。電晶體T並串接在電容C以及對應的位元線間。電晶體T（第一記憶胞M1中的電晶體）並耦接至第一位元線感測器BLSA1，或是（第二記憶胞M2中的電晶體）耦接至第二位元線感測器BLSA2。第一位元線感測器BLSA1經由第一位元線BL1感測第一記憶胞M1的儲存資料，第二位元線感測器BLSA2經由第二位元線BL2感測第二記憶胞M2的儲存資料。第一位元線感測器BLSA1經由列開關RSW耦接主輸入輸出線MIO，類似地，第二位元線感測器BLSA2經由列開關RSW耦接主輸入輸出線MIO。為了方便說明，將第一記憶胞M1所連接的位元線BL稱作第一位元線BL1，將第二記憶胞M2所連接的位元線BL稱作第二位元線BL2。在本實施例中，電晶體T可為金屬氧化物半導體場效電晶體（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET），並且位於同一記憶胞列MCR的記憶胞M可以由同一條字元線WL控制。

請同時參閱圖2與圖3，在記憶體200的寫入模式中，假設位址解碼器ADD所指定的寫入位址對應至記憶胞行MCC(1)的第1列記憶胞區塊（記作MC(11)），於是感測驅動器SD(1)透過子自線驅動器SWD開啟記憶胞區塊MC(11)的所有記憶胞M的電晶體T。另外，感測驅動器SD(1)控制列開關RSW開啟，並控制行選擇線CSL0發送選擇信號S以開啟記憶胞區塊MC(11)的第一選擇開關SW1與第二選擇開關SW2，以使主輸入輸出線MIO與記憶胞區塊MC(11) 連接。其中，多個第一位元線感測器BLSA1經由多個第一位元線BL1與多個第一記憶胞M1連接，多個第二位元線感測器BLSA2經由多個第二位元線BL2與多個第二記憶胞M2連接。接著，感測驅動電路SD(1)將結合後的第一部分寫入位元DB1與第二部分寫入位元DB2，經由主輸入輸出線MIO分別透過第一位元線感測器BLSA1以及第二位元線感測器BLSA2來寫入至記憶胞區塊MC(11)的多個記憶胞M。

為了方便說明，耦接開啟的第一選擇開關SW1的第一位元線BL1被稱為第一選中位元線；類似地，耦接開啟的第二選擇開關SW2的第二位元線BL2被稱為被稱作第二選中位元線。

在記憶體200的讀出模式中，假設位址解碼器ADD所指定的讀出位址對應至記憶胞區塊MC(11)，類似地，感測驅動器SD(1) 控制列開關RSW開啟，並控制行選擇線CSL0發送選擇信號S以開啟記憶胞區塊MC(11)的第一選擇開關SW1與第二選擇開關SW2，以使主輸入輸出線MIO與記憶胞區塊MC(11)的第一位元線感測器BLSA1以及第二位元線感測器BLSA2連接。其中多個第一位元線感測器BLSA1經由多個第一位元線BL1與多個第一記憶胞M1連接，多個第二位元線感測器BLSA2經由多個第二位元線BL2與多個第二記憶胞M2連接。接著，感測驅動電路SD(1)自記憶胞區塊MC(11)的第一記憶胞M1感測出儲存資料，並將儲存資料經由第一位元線感測器BLSA1以及主輸入輸出線MIO傳送至第一糾錯電路ECC1。感測驅動電路SD(1)自記憶胞區塊MC(11)的第二記憶胞M2感測出儲存資料，並將儲存資料經由第二位元線感測器BLSA2以及主輸入輸出線MIO，傳送至第二糾錯電路ECC2。也就是說，記憶胞區塊MC中相鄰的兩個記憶胞M分別對應至第一糾錯電路ECC1與第二糾錯電路ECC2。

在相鄰的兩個記憶胞故障（例如圖3的記憶胞區塊MC(11)的第一記憶胞M1與第二記憶胞M2），而導致儲存資料錯誤的狀況下，由於相鄰的兩個記憶胞M1與M2會分別耦接至第一糾錯電路ECC1與第二糾錯電路ECC2，因此，對第一糾錯電路ECC1而言只會存在一個讀出錯誤（例如第一記憶胞M1的讀出資料），同樣地，對於第二糾錯電路ECC2而言，也只會存在一個讀出錯誤（例如第二記憶胞M2的讀出資料），而使得第一糾錯電路ECC1與第二糾錯電路ECC2得以針對單一位元錯誤進行糾錯。對本領域之技術人員而言，在相同的成本之下，本發明的具有糾錯電路的記憶體可得到較佳的糾錯效果，並可以減少備用記憶體的使用。此外，第一記憶胞M1與第二記憶胞M2交錯排列的設置方式可以降低彼此的電性干擾。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。 [產業利用性]

本發明將相鄰的兩個記憶胞分別耦接至第一糾錯電路與第二糾錯電路。在相鄰的兩個記憶胞故障的情形下，對於第一糾錯電路與第二糾錯電路而言，僅需要處裡單一位元的錯誤。因此在相同的成本之下，本發明的具有糾錯電路的記憶體可得到較佳的糾錯效果，並可以減少備用記憶體的使用。

100:記憶體 200:記憶體 ADD:位址解碼器 BL:位元線 BL1:第一位元線 BL2:第二位元線 BLSA:位元線感測器 BLSA1:第一位元線感測器 BLSA2:第二位元線感測器 C:電容 CSL0、CSL1、CSLN:行選擇線 D:資料 D1:第一部分資料 D2:第二部分資料 DB1:第一部分寫入位元或第一部分讀出位元 DB2:第二部分寫入位元或第二部分讀出位元 ECC1:第一糾錯電路 ECC2:第二糾錯電路 ECCD1:第一部分寫入資料或第一部分讀出資料 ECCD2:第二部分寫入資料或第二部分讀出資料 M:記憶胞 M1:第一記憶胞 M2:第二記憶胞 MC/MC(11):記憶胞區塊 MCC、MCC(1)、MCC(P-1)、MCC(P)、MCC(P+1)、MCC(P+2)、MCC(N):記憶胞行 MCR:記憶胞列 MIO:主輸入輸出線 RSW:列開關 SD、SD(1)、SD(P-1)、SD(P)、SD(P+1)、SD(P+2)、SD(N):感測驅動電路 S:選擇信號 SW1:第一選擇開關 SW2:第二選擇開關 SWD:子字線驅動器 T:電晶體

圖1是習知的一種具糾錯電路的記憶體。圖2為依照本發明一實施例所繪示的具糾錯電路的記憶體。圖3為各記憶胞行中第1列的記憶胞區塊的示意圖。

200:記憶體

D:資料

ADD:位址解碼器

D1:第一部分資料

BLSA:位元線感測器

D2:第二部分資料

DB1:第一部分寫入位元或第一部分讀出位元

DB2:第二部分寫入位元或第二部分讀出位元

ECC1:第一糾錯電路

ECC2:第二糾錯電路

ECCD1:第一部分寫入資料或第一部分讀出資料

ECCD2:第二部分寫入資料或第二部分讀出資料

MC:記憶胞區塊

MCC、MCC(1)、MCC(P-1)、MCC(P)、MCC(P+1)、MCC(P+2)、MCC(N):記憶胞行

MCR:記憶胞列

SD、SD(1)、SD(P-1)、SD(P)、SD(P+1)、SD(P+2)、SD(N):感測驅動電路

SWD:子字線驅動器

Claims

一種具糾錯電路的記憶體，包括：一第一糾錯電路，針對一第一部分資料執行糾錯以產生一第一部分寫入資料或一第一部分讀出資料；一第二糾錯電路，針對一第二部分資料執行糾錯以產生一第二部分寫入資料或一第二部分讀出資料；多個記憶胞行；以及多個感測驅動電路，分別耦接該些記憶胞行，並耦接該第一糾錯電路以及該第二糾錯電路，其中，在一寫入模式中，該些感測驅動電路分別接收該第一部分寫入資料的多個第一部分寫入位元，以及分別接收該第二部分寫入資料的多個第二部分寫入位元，各該感測驅動電路並使對應的第一部分寫入位元以及第二部分寫入位元結合以寫入對應的記憶胞行；以及在一讀出模式中，該些感測驅動電路分別感測該些記憶胞行的儲存資料，以產生該些第一部分讀出資料以及該些第二部分讀出資料。
如申請專利範圍第1項所述的記憶體，其中該些記憶胞行包括一第一糾錯碼記憶胞行以及一第二糾錯碼記憶胞行，該第一糾錯碼記憶胞行以及該第二糾錯碼記憶胞行皆儲存該第一部分寫入資料中的一第一糾錯碼的一部分以及該第二部分寫入資料中的一第二糾錯碼的一部分，並且該第一糾錯碼記憶胞行以及該第二糾錯碼記憶胞行相鄰配置，其中該些記憶胞行更包括多個第一資料碼記憶胞行以及多個第二資料碼記憶胞行，該些第一資料碼記憶胞行相鄰配置，並配置在該第一糾錯碼記憶胞行的一第一側，該些第二資料碼記憶胞行相鄰配置，並配置在該第二糾錯碼記憶胞行的一第二側，其中該第一側與該第二側相對。
如申請專利範圍第1項所述的記憶體，其中各該記憶胞行包括相互串聯耦接的多個記憶胞區塊，各該記憶胞區塊包括：多個記憶胞，受控於一字元線；一第一位元線感測器，耦接該些記憶胞中的多個第一記憶胞的多個第一位元線；多個第一選擇開關，依據一選擇信號以使該些第一位元線中的多個第一選中位元線耦接至對應的該感測驅動電路；以及一第二位元線感測器，耦接該些記憶胞中的多個第二記憶胞的多個第二位元線；以及多個第二選擇開關，依據該選擇信號以使該些第二位元線中的多個第二選中位元線耦接至對應的該感測驅動電路，其中，該些第一記憶胞與該些第二記憶胞交錯排列。
如申請專利範圍第3項所述的記憶體，其中各該記憶胞區塊更包括：一字元線驅動器，耦接該字元線，用以產生一字元線信號。
如申請專利範圍第1~4項中任一項所述的記憶體，其中該第一部分寫入資料與該第二部分寫入資料的位元數相同，該第一部分讀出資料與該第二部分讀出資料的位元數相同。
如申請專利範圍第1~4項中任一項所述的記憶體，該記憶體更包含：一位址解碼電路，耦接該些記憶胞行以及該些感測驅動電路，該位址解碼電路在該寫入模式中指定該些第一部分寫入位元以及該些第二部分寫入位元所對應的記憶胞行的位址，以及該位址解碼電路在該寫入模式中指定該些第一部分讀出資料以及該些第二部分讀出資料所對應的記憶胞行的位址。
如申請專利範圍第3項所述的記憶體，其中各該記憶胞包括：一電晶體，該電晶體耦接該第一位元線感測器；以及一電容，耦接於該電晶體與一參考電位端之間。
如申請專利範圍第1~4項中任一項所述的記憶體，其中在該讀出模式中，各該感測驅動電路自對應的記憶胞行感測出至少2位元的儲存資料。
如申請專利範圍第8項所述的記憶體，其中各該感測驅動電路將該至少2位元的儲存資料分為至少1位元的第一部分讀出資料以及至少1位元的第二部分讀出資料。
如申請專利範圍第2項所述的記憶體，其中各該第一糾錯碼與各該第二糾錯碼皆為至少2位元。