KR20160139155A - 에러 보정 기능을 갖는 메모리 장치 및 그의 에러 보정 방법 - Google Patents
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Abstract
본 발명은 데이터를 저장하는 다수의 메모리 블록들을 각각 포함하는 복수개의 메모리 뱅크들과, 상기 복수개의 메모리 뱅크들에 저장된 데이터의 에러를 검출하는 에러 검출부를 포함하는 메모리 칩; 및 상기 저장된 데이터의 에러를 보정하는 에러 보정부를 포함하는 메모리 컨트롤러를 구비하며, 상기 에러 검출부가 상기 저장된 데이터의 에러를 검출하는 경우, 상기 에러가 포함된 데이터를 상기 에러 보정부로 전송하는 메모리 장치를 제공한다.
Description
본 발명은 데이터를 저장하는 메모리 장치에 관한 것으로, 특히 저장되어있는 데이터의 에러를 검출하여 보정하는 메모리 장치 및 그의 에러 보정 방법에 관한 것이다.
데이터를 저장하는 메모리 장치에서 데이터의 에러를 보정하기 위하여, SECDED (single-error correction and double-error detection) 방식을 사용하고 있다. SECDED 방식에서는 64 비트 데이터 블록에 추가로 8 비티 패리티를 조합하여 행렬 연산(matrix multiplication)을 수행하며, 그 결과 1개의 에러가 존재할 경우에는 복구가 가능하고, 2개의 에러가 존재할 경우에는 그것을 검출할 수가 있다. 즉, 에러가 1개라면 정상 동작, 2개라면 백업 포인트로 복구, 3개 이상이라면 메모리 장치는 오작동으로 셧다운될 것이다. SECDED 방식은 패리티로 사용되는 공간이 별도로 필요하고, 리드(read)와 라이트(write)가 진행될 때마다 행렬 연산을 수행하게 됨으로, 그에 따른 비용이 증가하게 된다.
이러한 비용을 줄이기 위하여 SECDED를 행하지 않고 오랜 시간 동안 그대로 두면, 데이터에 에러가 있을 경우 그 에러는 정정되지 않고 그대로 유지된다. 그러다가, 다수의 에러가 누적되면 메모리 장치는 셧다운된다. 아직 매커니즘이 규명되지 않은 원인에 의해 메모리 장치에 랜덤 에러가 발생할 수 있으며, 이러한 랜덤 에러로 인하여 메모리 장치의 수율이 낮아진다. 특히, 20 [nm] 이하의 반도체 공정이 적용되는 디램(DRAM)에서는 물리적 한계에 의해 원인 불명의 에러가 갈수록 빈번하게 발생하고 있다.
데이터의 에러를 줄이기 위한 방법으로, 특허(한국공개특허 1998-0048943)에서는 더블 비트 에러를 보정하는 방법을 개시하고 있다. 상기 특허에서는 패리티를 사용하지 않으며, 그로 인하여 계산 과정이 복잡해지고 래이턴시(latency)가 길어지게 된다.
본 발명은 메모리 장치에 저장되어있는 데이터의 에러를 보정하는 메모리 장치 및 그의 에러 보정 방법을 제공한다.
상기 과제를 해결하기 위하여 본 발명은,
데이터를 저장하는 다수의 메모리 블록들을 각각 포함하는 복수개의 메모리 뱅크들과, 상기 복수개의 메모리 뱅크들에 저장된 데이터의 에러를 검출하는 에러 검출부를 포함하는 메모리 칩; 및 상기 저장된 데이터의 에러를 보정하는 에러 보정부를 포함하는 메모리 컨트롤러를 구비하며, 상기 에러 검출부가 상기 저장된 데이터의 에러를 검출하는 경우, 상기 에러가 포함된 데이터를 상기 에러 보정부로 전송하는 메모리 장치를 제공한다.
상기 과제를 해결하기 위하여 본 발명은 또한,
데이터가 저장된 메모리 뱅크에 있어서, 상기 메모리 뱅크의 지정된 로우 데이터를 리드하는 데이터 리드 단계; 상기 로우 데이터의 에러를 검출하는 에러 검출 단계; 상기 에러 검출 단계에서 에러가 검출되면 상기 로우 데이터를 외부로 전송하고, 에러가 검출되지 않으면 상기 로우 데이터를 외부로 전송하지 않는 데이터 전송 결정 단계를 포함하는 메모리 장치의 에러 보정 방법을 제공한다.
상술한 바와 같이 본 발명에 따르면, 제조 비용에 민감한 메모리 장치, 예컨대, 3차원 스택 디램 (3D stacked DRAM)에 발생하는 에러를 전력 소모가 적으면서도 비용을 줄일 수 있는 효율적인 방법으로 보정할 수 있다. 즉, 메모리 장치의 데이터 에러를 보정하는 과정에서 발생하는 전력 소모를 줄이고, 메모리 장치의 리드(read)와 라이트(write) 동작을 방해하지 않고 에러를 보정할 수가 있다.
따라서, 메모리 장치의 전반적인 성능이 안정적으로 유지되며, 신뢰성이 향상된다.
도 1은 본 발명에 따른 메모리 장치의 일 실시예를 보여주는 블록도이다.
도 2는 본 발명에 따른 메모리 장치의 다른 실시예를 보여주는 블록도이다.
도 3은 도 2에 도시된 메모리 뱅크에 연결된 에러 검출부의 상세한 블록도이다.
도 4는 도 2에 도시된 메모리 칩의 상세한 블록도이다.
도 5는 본 발명에 따른 메모리 장치의 또 다른 실시예를 보여주는 블록도이다.
도 6은 본 발명에 따른 에러 보정 방법을 도시한 흐름도이다.
도 2는 본 발명에 따른 메모리 장치의 다른 실시예를 보여주는 블록도이다.
도 3은 도 2에 도시된 메모리 뱅크에 연결된 에러 검출부의 상세한 블록도이다.
도 4는 도 2에 도시된 메모리 칩의 상세한 블록도이다.
도 5는 본 발명에 따른 메모리 장치의 또 다른 실시예를 보여주는 블록도이다.
도 6은 본 발명에 따른 에러 보정 방법을 도시한 흐름도이다.
이하, 첨부한 도면들을 참고하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 메모리 장치의 일 실시예를 보여주는 블록도이다. 도 1을 참조하면, 메모리 장치(100)는 메모리 칩(105), 에러 보정부(130), 및 메모리 컨트롤러(140)를 구비한다.
메모리 칩(105)은 복수개의 메모리 뱅크들(110,120), 글로벌 에러 라인(GEL) 및 글로벌 입출력 라인(GIOL)을 구비한다.
복수개의 메모리 뱅크들(110,120)의 구조는 서로 동일함으로, 설명의 편의를 위해 여기서는 첫번째 메모리 뱅크(110)에 대해서만 설명하기로 한다. 메모리 뱅크(110)는 1개의 메모리 어레이(113)와 1개의 에러 검출부(115)를 구비한다. 메모리 어레이(113)는 데이터 저장부(112)와 패리티 저장부(111)로 구분된다. 데이터 저장부(112)는 다수의 메모리 블록들로 분할되며, 상기 메모리 블록들에 데이터가 저장된다. 데이터 저장부(112)는 복수개의 워드 라인들(도시 안됨)과 복수개의 비트 라인들(도시 안됨)을 구비한다. 상기 워드 라인들과 상기 비트 라인들이 교차하는 영역에 메모리 셀들(도시 안됨)이 연결되고, 상기 메모리 셀들에 데이터가 저장된다. 패리티 저장부(111)에는 데이터 저장부(112)에 저장되는 데이터 중에서 로우 데이터(Row data)에 대응되는 패리티 비트들로 구성된 패리티 데이터가 저장된다. 패리티 저장부는 다수로 분할되며, 상기 다수의 패리티 저장부들은 상기 다수의 메모리 블록들 각각에 저장된 데이터에 대한 패리티 비트들을 저장한다. 로우 데이터는 상기 워드 라인들에 연결된 메모리 셀들에 저장된 데이터를 지칭한다. 즉, 로우 데이터는 워드 라인별로 출력된다. 예컨대, 데이터 저장부(112)로부터 한꺼번에 출력되는 로우 데이터가 8비트라면, 상기 로우 데이터에 대한 패리티 비트는 1비트로 설정될 수 있다. 로우 데이터는 워드 라인에 대응됨으로, 데이터 저장부(112)의 워드 라인의 수와 패리티 비트의 수는 동일하게 설정된다. 도 1에는 설명의 편의상 메모리 칩(105)에 2개의 메모리 뱅크들(111,120)만 구비되는 것으로 도시되어 있지만, 본 발명은 이에 한정되지 않는다. 즉, 메모리 칩(105)은 3개 이상의 메모리 뱅크들을 구비할 수 있다.
에러 검출부(115)는 메모리 뱅크(110)의 빈 공간에 배치된다. 에러 검출부(115)는 데이터 저장부(112)에 저장된 데이터에 에러가 있는지를 체크한다. 즉, 에러 검출부(115)는 데이터 저장부(112)로부터 출력되는 로우 데이터를 수신하고, 상기 로우 데이터에 대응되는 패리티 비트를 패리티 저장부(111)로부터 수신하며, 상기 로우 데이터와 상기 패리티 비트를 행렬 연산(matrix multiplication)하여 상기 로우 데이터에 에러가 있는지를 체크한다. 예컨대, 로우 데이터에 포함된 "1"의 개수와 패리티 비트를 합쳐서 전체의 "1"의 개수가 짝수가 되도록 설정된 경우에, 데이터 저장부(112)로부터 출력되는 로우 데이터(2진수로 구성됨)에 포함된 "1"의 개수와 패리티 비트를 합쳐서 "1"의 개수가 짝수개이면 상기 로우 데이터에 에러가 발생하지 않은 것이고, 상기 "1"의 개수가 홀수개이면, 상기 로우 데이터에 에러가 발생한 것으로 판단할 수 있다.
만일 상기 로우 데이터에서 에러가 검출되면 에러 검출부(115)는 상기 에러가 포함된 로우 데이터를 에러 보정부(130)로 전송한다. 만일 상기 로우 데이터에서 에러가 검출되지 않으면, 에러 검출부(115)는 상기 로우 데이터를 에러 보정부(130)로 전달하지 않는다. 에러 검출부(115)는 에러가 포함된 데이터를 글로벌 에러 라인(GEL)을 통하여 에러 보정부(130)로 전송한다.
도 1에 도시된 바와 같이, 에러 검출부(115)가 메모리 뱅크(110)의 내부의 빈 공간에 배치됨으로써, 메모리 칩(105) 내에서 에러 검출부(115)가 차지하는 면적을 줄일 수 있다.
데이터 저장부(112)는 외부 장치, 예컨대 커맨드 디코더(도 4의 251)의 출력 신호에 응답하여 로우 데이터를 순차적으로 출력하고, 에러 검출부(115)는 상기 순차적으로 출력되는 로우 데이터에 대한 에러 유무를 체크한다. 데이터 저장부(112)는 글로벌 입출력 라인(GIOL)을 통하여 메모리 컨트롤러(140)와 데이터를 주고받는다.
메모리 뱅크(110)가 DRAM (Dynamic Random Access Memory)으로 구성될 경우, 에러 검출부(115)는 메모리 뱅크(110)에 대한 리프레쉬가 진행되지 않는 동안에 에러 검출 동작을 진행한다. 이러한 에러 검출 동작은 소정 시간, 예컨대, 리프레쉬 동작과 그 다음 리프레쉬 동작 사이에 실행될 수도 있고, 여러 번의 리프레쉬 동작이 진행될 때마다 1번씩 실행될 수도 있다. 에러 검출 동작이 실행되는 시간은 메모리 장치(100)의 설계시에 설정되거나, 사용자가 임의로 설정할 수 있다. 그러나, 메모리 칩(105)의 설계에 따라서, 에러 검출부(115)는 상기 리프레쉬 동작이 진행되는 동안 에러 검출 동작을 동시에 진행할 수도 있다. 이 경우에, 에러 검출부(115)는 메모리 뱅크들(110,120)에 대해 별도의 어드레스 지정을 하지 않고, 리프레쉬 동작 동안에 메모리 뱅크들(110,120)로부터 출력되는 데이터의 일부를 받아서 에러 유무를 체크할 수 있다. 또한, 에러 검출부(115)는 외부에서 메모리 뱅크들(110,120)의 데이터를 리드할 때 출력되는 데이터를 이용할 수도 있다. 즉, 외부에서 메모리 뱅크들(110,120)의 데이터를 리드할 때, 에러 검출부(115)는 메모리 뱅크들(110,120)로부터 출력되는 데이터의 일부를 받아서, 상기 데이터의 에러 유무를 검출할 수 있다.
에러 검출부(115)는 로우 데이터의 에러를 검출하기 위하여 메모리 뱅크(110)의 내부의 로컬 입출력선 (local I/O line; 도시 안됨)들을 이용한다. 따라서, 메모리 뱅크(110)에 라이트(write)되거나 메모리 뱅크(110)로부터 리드(read)되는 데이터와 충돌하지 않게 된다. 즉, 메모리 뱅크(110)에 입출력되는 데이터는 글로벌 입출력 라인(GIOL)을 통해 전송되지만, 메모리 뱅크(110)에서 에러 검출부(115)로 전송되는 데이터는 글로벌 입출력 라인(GIOL)을 사용하지 않는다. 이와 같이, 에러 검출부(115)는 메모리 뱅크(110)의 데이터의 입출력에 영향을 주지 않으므로, 에러 검출을 위한 시간이 별도로 요구되지 않는다. 따라서, 에러 검출에 필요한 성능 비용이 거의 필요없게 된다. 또한, 그에 따른 전력 소모도 감소된다.
또한, 에러 검출부(115)는 대응되는 메모리 뱅크(110)에 저장된 데이터에 에러가 검출되는 경우에만 데이터를 에러 보정부(130)로 보내기 때문에, 파워 전력 소모가 감소되고, 에러 보정 시간도 감소된다. 따라서, 메모리 장치(100)의 유지 비용이 감소된다.
또한, 메모리 뱅크(110)에 데이터가 입출력되는 동안에도 에러 검출 동작이 실행될 수 있으므로, 메모리 칩(105)의 동작을 방해하지 않으며, 따라서, 메모리 장치(100)의 신뢰성이 향상된다.
메모리 컨트롤러(140)는 메모리 뱅크들(110,120)에 대한 데이터 입출력을 제어한다.
메모리 컨트롤러(140)는 리프레쉬부(도시 안됨)를 구비할 수 있다. 상기 리프레쉬부는 메모리 뱅크들(110,120)의 리프레쉬를 제어한다. 상기 리스프레쉬부는 특정 시점, 예컨대 64 [ms]마다 리프레쉬를 실행한다. 상기 리프레쉬부로부터 출력되는 리프레쉬 신호가 메모리 뱅크(110)로 전송되면, 메모리 뱅크(110)의 특정 워드라인에 연결된 메모리 셀들이 동시에 리프레쉬되고, 내부 카운터(도시 안됨)에 의해 리프레쉬되는 워드 라인들을 순차적으로 하나씩 증가시킨다. 상기 리프레쉬부는 64 [ms]의 스펙을 만족하도록 리프레쉬 신호를 제공하며, 메모리 뱅크들(110,120)은 리프레쉬 신호를 수신할 때마다 일부의 뱅크만이 리프레쉬되도록 함으로써 메모리 뱅크들(110,120)의 리프레쉬 주기가 증가하는 효과를 갖는다.
메모리 장치(100)에는 CPU(도시 안됨)가 더 구비될 수 있다. 이 경우, 메모리 컨트롤러(140)는 에러 검출부(115)로부터 전송되는 에러 데이터를 받아서, 이를 상기 CPU로 전달한다. 상기 CPU는 메모리 컨트롤러(140)로부터 전송되는 에러 데이터를 받아서, 상기 에러 데이터에 포함된 에러를 보정하고, 상기 보정된 데이터를 메모리 컨트롤러(140)로 전송한다. 상기 CPU는 메모리 컨트롤러(140)를 제어할 수 있는 다른 종류의 컨트롤러로 구성될 수 있다.
메모리 컨트롤러(140)는 에러 보정부(130)를 포함할 수 있다. 즉, 메모리 뱅크들(110,120)에 데이터 에러가 있을 경우, 메모리 컨트롤러(140)는 상기 에러를 보정하는 기능을 수행할 수 있다. 이 경우, 상기 CPU는 메모리 장치(100)에 구비되지 않아도 되고, 구비된다 하더라도, 에러 보정 기능을 수행하지 않고, 다른 제어 기능을 수행할 수 있다.
도 2는 본 발명에 따른 메모리 장치의 다른 실시예를 보여주는 블록도이다. 도 2를 참조하면, 메모리 장치(200)는 메모리 칩(205), 에러 보정부(230), 및 메모리 컨트롤러(240)를 구비한다.
메모리 칩(205)은 복수개의 메모리 뱅크들(213,223), 에러 검출부(207), 및 글로벌 입출력 라인(GIOL)을 구비한다.
복수개의 메모리 뱅크들(213,223)의 구조는 서로 동일함으로, 설명의 편의를 위해 여기서는 첫번째 메모리 뱅크(213)에 대해서만 설명하기로 한다. 메모리 뱅크(213)는 데이터 저장부(212)와 패리티 저장부(211)로 구분된다. 데이터 저장부(212)에는 데이터가 저장된다. 데이터 저장부(212)는 복수개의 워드 라인들(도시 안됨)과 복수개의 비트 라인들(도시 안됨)을 구비한다. 상기 워드 라인들과 상기 비트 라인들이 교차하는 영역에 메모리 셀들(도시 안됨)이 연결되고, 상기 메모리 셀들에 데이터가 저장된다. 패리티 저장부(212)에는 상기 데이터 저장부(212)에 저장되는 데이터 중에서 로우(Row) 데이터에 대응되는 패리티 비트들로 구성된 패리티 데이터가 저장된다. 로우 데이터는 상기 워드 라인들에 연결된 메모리 셀들에 저장된 데이터를 지칭한다. 즉, 로우 데이터는 워드 라인별로 출력된다. 예컨대, 데이터 저장부(212)로부터 한번에 출력되는 로우 데이터가 8비트라면, 상기 로우 데이터에 대한 패리티 비트는 1비트로 설정될 수 있다. 로우 데이터는 워드 라인에 대응됨으로, 데이터 저장부(212)의 워드 라인의 수와 패리티 비트의 수는 동일하게 설정된다. 도 1에는 설명의 편의상 메모리 칩(205)에 2개의 메모리 뱅크들(213,223)만 구비되는 것으로 도시되어 있지만, 본 발명은 이에 한정되지 않는다. 즉, 메모리 칩(205)은 3개 이상의 메모리 뱅크들을 구비할 수 있다.
에러 검출부(207)는 메모리 뱅크들(213,223) 사이의 빈 공간에 배치된다. 에러 검출부(207)는 메모리 뱅크들(213,223)에 저장된 데이터에 에러가 있는지를 체크한다. 즉, 에러 검출부(207)는 메모리 뱅크들(213,223)로부터 출력되는 로우 데이터와 이에 대응되는 패리티 비트를 수신하며, 상기 로우 데이터와 상기 패리티 비트를 행렬 연산하여 상기 로우 데이터에 에러가 있는지를 체크한다. 예컨대, 로우 데이터에 포함된 "1"의 개수와 패리티 비트를 합쳐서 전체의 "1"의 개수가 짝수가 되도록 설정된 경우에, 메모리 뱅크(213)로부터 출력되는 로우 데이터(2진수로 구성됨)에 포함된 "1"의 개수와 패리티 비트를 합쳐서 "1"의 개수가 짝수개이면 상기 로우 데이터에 에러가 발생하지 않은 것이고, 상기 "1"의 개수가 홀수개이면, 상기 로우 데이터에 에러가 발생한 것으로 판단할 수 있다.
만일 상기 로우 데이터에서 에러가 검출되면 에러 검출부(207)는 상기 에러가 포함된 로우 데이터를 에러 보정부(230)로 전송한다. 만일 상기 로우 데이터에서 에러가 검출되지 않으면, 에러 검출부(207)는 상기 로우 데이터를 에러 보정부(230)로 전달하지 않는다.
도 2에 도시된 바와 같이, 에러 검출부(207)가 메모리 뱅크들(213,223) 사이의 빈 공간에 배치됨으로써, 메모리 칩(205) 내에서 에러 검출부(207)가 차지하는 면적을 줄일 수 있다.
메모리 뱅크들(213,223)은 각각 외부 장치, 예컨대 커맨드 디코더(도 4의 251)의 출력 신호에 응답하여 로우 데이터를 순차적으로 출력하고, 에러 검출부(207)는 상기 순차적으로 출력되는 로우 데이터에 대한 에러 유무를 체크한다. 즉, 메모리 장치(200)는 첫번째 메모리 뱅크(213)에 대한 에러 검출이 완료되면, 그 다음 메모리 뱅크(223)에 대한 에러 검출을 진행한다. 메모리 뱅크들(213,223)은 글로벌 입출력 라인(GIOL)을 통하여 메모리 컨트롤러(240)와 데이터를 주고받는다.
메모리 뱅크(213)가 DRAM으로 구성될 경우, 에러 검출부(207)는 메모리 뱅크(213)에 대한 리프레쉬가 진행되지 않는 동안에 에러 검출 동작을 진행한다. 이러한 에러 검출 동작은 소정 시간, 예컨대, 리프레쉬 동작과 그 다음 리프레쉬 동작 사이에 실행될 수도 있고, 여러 번의 리프레쉬 동작이 진행될 때마다 1번씩 실행될 수도 있다. 에러 검출 동작이 실행되는 시간은 메모리 장치(200)의 설계시에 설정되거나, 사용자가 임의로 설정할 수 있다. 그러나, 메모리 칩(205)의 설계에 따라서, 에러 검출부(207)는 상기 리프레쉬 동작이 진행되는 동안 에러 검출 동작을 동시에 진행할 수도 있다. 이 경우에, 에러 검출부(207)는 메모리 뱅크들(213,223)에 대해 별도의 어드레스 지정을 하지 않고, 리프레쉬 동작 동안에 메모리 뱅크들(213,223)로부터 출력되는 데이터의 일부를 받아서 에러 유무를 체크할 수 있다. 또한, 에러 검출부(207)는 외부에서 메모리 뱅크들(213,223)의 데이터를 리드할 때 출력되는 데이터를 이용할 수도 있다. 즉, 외부에서 메모리 뱅크들(213,223)의 데이터를 리드할 때, 에러 검출부(207)는 메모리 뱅크들(213,223)로부터 출력되는 데이터의 일부를 받아서, 상기 데이터의 에러 유무를 검출할 수 있다.
에러 검출부(207)는 로우 데이터의 에러를 검출하기 위하여 메모리 뱅크(213)의 내부의 로컬 입출력선 (local I/O line; 도시 안됨)들을 이용한다. 따라서, 메모리 뱅크(213)에 라이트(write)되거나 메모리 뱅크(213)로부터 리드(read)되는 데이터와 충돌하지 않게 된다. 즉, 메모리 뱅크(213)에 입출력되는 데이터는 글로벌 입출력 라인(GIOL)을 통해 전송되지만, 메모리 뱅크(213)에서 에러 검출부(207)로 전송되는 데이터는 글로벌 입출력 라인(GIOL)을 사용하지 않는다. 이와 같이, 에러 검출부(207)는 메모리 뱅크들(213,223)의 데이터의 입출력에 영향을 주지 않으므로, 에러 검출을 위한 시간이 별도로 요구되지 않는다. 따라서, 에러 검출에 필요한 성능 비용이 거의 필요치 않게 된다.
또한, 에러 검출부(207)는 대응되는 메모리 뱅크에 저장된 데이터에 에러가 검출되는 경우에만 데이터를 에러 보정부(230)로 보내기 때문에, 파워 전력 소모가 감소되고, 에러 보정 시간도 감소된다. 따라서, 메모리 장치(200)의 유지 비용이 감소된다.
또한, 메모리 뱅크들(213,223)에 데이터가 입출력되는 동안에도 에러 검출 동작이 실행될 수 있으므로, 메모리 칩(205)의 동작을 방해하지 않음으로, 메모리 장치(200)의 신뢰성이 향상된다.
메모리 컨트롤러(240)는 메모리 뱅크들(213,223)에 대한 데이터 입출력을 제어한다.
메모리 컨트롤러(240)는 리프레쉬부(도시 안됨)를 구비할 수 있다. 상기 리프레쉬부는 메모리 뱅크들(213,223)의 리프레쉬를 제어한다. 상기 리스프레쉬부는 특정 시점, 예컨대 64 [ms]마다 리프레쉬를 실행한다. 상기 리프레쉬부로부터 출력되는 리프레쉬 신호가 메모리 뱅크로 전송되면, 메모리 뱅크의 특정 워드라인에 연결된 메모리 셀들이 동시에 리프레쉬되고, 내부 카운터(도시 안됨)에 의해 리프레쉬되는 워드라인들을 순차적으로 하나씩 증가시킨다. 상기 리프레쉬부는 64 [ms]의 스펙을 만족하도록 리프레쉬 신호를 제공하며, 메모리 뱅크들(213,223)은 리프레쉬 신호를 수신할 때마다 일부의 뱅크만이 리프레쉬되도록 함으로써 메모리 뱅크들(213,223)의 리프레쉬 주기가 증가하는 효과를 갖는다.
메모리 장치(200)에는 CPU(도시 인됨)가 더 구비될 수 있다. 이 경우, 메모리 컨트롤러(240)는 에러 검출부(207)로부터 전송되는 에러 데이터를 받아서, 이를 상기 CPU로 전달한다. 상기 CPU는 메모리 컨트롤러(240)로부터 전송되는 에러 데이터를 받아서, 상기 에러 데이터에 포함된 에러를 보정하고, 상기 보정된 데이터를 메모리 컨트롤러(240)로 전송한다. 상기 CPU는 메모리 컨트롤러(240)를 제어할 수 있는 다른 종류의 컨트롤러로 구성될 수 있다.
메모리 컨트롤러(240)는 에러 보정부(230)를 포함할 수 있다. 즉, 메모리 뱅크들(213,223)에 데이터 에러가 있을 경우, 메모리 컨트롤러(240)는 상기 에러를 보정하는 기능을 수행할 수 있다. 이 경우, CPU는 메모리 장치에 구비되지 않아도 되고, 구비된다 하더라도, 에러 보정 기능을 수행하지 않고, 다른 제어 기능을 수행할 수 있다.
도 3은 도 2에 도시된 메모리 뱅크(213)에 연결된 에러 검출부(207)의 상세한 블록도이다. 도 3을 참조하면, 에러 검출부(207)는 내부 카운터(311), 제1 셀렉터(321), 멀티플렉서(331), 제2 셀렉터(322), 및 에러 체크부(341)를 구비한다.
내부 카운터(311)는 외부 신호(P1)에 따라서 선택된 로우 어드레스의 수를 카운팅한다. 구체적으로, 메모리 뱅크(213)는 로우 디코더(도 4의 254)로부터 출력되는 로우 어드레스의 지정에 따라서 로우 데이터를 출력하며, 내부 카운터(311)는 로우 데이터가 출력될 때마다 1개씩 업카운트한다. 그러다가 메모리 뱅크(213)로부터 로우 데이터가 모두 출력되면 "0"으로 초기화된다. 메모리 장치(100,200)의 설계에 따라서, 내부 카운터(311)는 다운 카운트(down count)를 수행하도록 구성될 수도 있다.
제1 셀렉터(321)는 내부 카운터(311)의 출력 신호와 칼럼 선택 신호(CS1)를 입력하고, 외부에서 입력되는 ECC 신호(ECC)에 따라서 멀티플렉서(331)의 동작을 제어한다. ECC 신호(Ecc)는 메모리 컨트롤러(140,240)가 SECDED를 수행할 때 활성화되며, 그에 따라 메모리 뱅크(213)에 대한 SECDED 가 수행된다. ECC 신호(ECC)가 비활성화될 때 메모리 뱅크(213)에 대한 에러 검출 동작이 진행된다. 이와 같이, 메모리 뱅크(213)에 대해 SECDED 와 에러 검출 동작이 동시에 진행되지는 않는다.
멀티플렉서(331)는 메모리 뱅크(213)로부터 출력되는 로우 데이터를 멀티플렉싱한다. 즉, 멀티플렉서(331)는 제1 셀렉터(321)의 출력 신호에 따라서 입력되는 로우 데이터를 출력한다. 상기 로우 데이터는 메모리 뱅크(213)에 저장되는 패리티 데이터를 포함한다.
제2 셀렉터(322)는 멀티플렉서(331)로부터 출력되는 데이터를 입력하고, ECC 신호(ECC)에 따라서, 상기 입력되는 로우 데이터를 메모리 컨트롤러(140,240) 또는 에러 체크부(341)로 전송한다.
에러 체크부(341)는 입력되는 로우 데이터에 에러가 포함되어 있는지를 체크한다. 에러가 포함되어 있으면, 에러가 포함된 로우 데이터를 에러 보정부(230)로 전송한다.
도 4는 도 2에 도시된 메모리 칩(205)의 상세한 블록도이다. 도 4를 참조하면, 메모리 칩(205)은 에러 검출부(207), 커맨드 디코더(251), 어드레스 디코더(252), 칼럼 디코더(253), 로우 디코더(254), 메모리 어레이(210), 및 I/O 센스 앰프(255)를 구비한다.
에러 검출부(207)는 메모리 어레이(210)에서 I/O 센스 앰프(255)를 통해 출력되는 데이터의 에러 유무를 체크하고, 에러가 있을 경우에는 에러가 포함된 데이터를 외부 장치, 예컨대 에러 보정부(230)로 출력한다.
커맨드 디코더(251)는 외부에서 입력되는 커맨드 신호를 디코딩하여 메모리 어레이(210)를 구동하기 위한 신호를 출력한다. 커맨드 디코더(251)의 출력 신호는 어드레스 버퍼(252)로 전송된다.
어드레스 버퍼(252)는 메모리 어레이(210)의 워드 라인들을 선택하기 위한 로우 어드레스와 메모리 어레이(210)의 비트 라인들을 선택하기 위한 칼럼 어드레스를 출력한다. 상기 로우 어드레스는 로우 디코더(254)로 전송되고, 상기 칼럼 어드레스는 칼럼 디코더(253)로 전송된다.
한편, 상기 커맨드 신호에는 리프레쉬를 진행하기 위한 리프레쉬 제어 신호가 포함될 수 있으며, 커맨드 디코더(251)에서 출력되는 리프레쉬 제어 신호에 따라 메모리 어레이(210)는 리프레쉬 모드로 진입할 수 있다. 즉, 어드레스 버퍼(252)는 커맨드 디코더(251)에서 출력되는 리프레쉬 제어 신호에 응답하여 리프레쉬가 수행될 페이지를 선택하기 위한 내부 어드레스를 발생하여 칼럼 디코더(253)와 로우 디코더(254)로 전송한다. 어드레스 버퍼(252)는 내부에 스위치(미도시)를 구비하고, 리드/라이트 동작시에는 외부의 어드레스를 선택적으로 출력하고, 리프레쉬 모드로 진입시에는 내부 어드레스를 선택적으로 출력한다.
칼럼 디코더(253)는 어드레스 버퍼(252)로부터 출력되는 칼럼 어드레스에 응답하여 메모리 어레이(210)에 구비된 메모리 뱅크들(도 2의 213,223) 중 하나를 선택하고, 상기 선택된 메모리 뱅크의 비트 라인들 중 하나를 선택한다.
로우 디코더(254)는 어드레스 버퍼(252)로부터 출력되는 로우 어드레스에 응답하여 메모리 어레이(210)에 구비된 메모리 뱅크들 중 하나를 선택하고, 상기 선택된 메모리 뱅크의 워드 라인들 중 하나를 선택한다.
메모리 어레이(210)는 복수개의 메모리 뱅크들(도 2의 213,223)을 구비한다. 메모리 어레이(210)에는 데이터가 저장된다. 각 메모리 뱅크는 칼럼 디코더(253)와 로우 디코더(254)에서 출력되는 어드레스를 받아서 데이터를 저장하거나 출력한다. 메모리 어레이(210)의 구성은 도 1 또는 도 2에 도시된 것과 동일함으로, 중복 설명은 생략한다.
I/O 센스 앰프(255)는 메모리 어레이(210)로부터 출력되는 데이터를 증폭하여 외부로 출력하거나, 외부에서 입력되는 데이터를 증폭하여 메모리 어레이(210)로 전송한다. I/O 센스 앰프(255)는 메모리 어레이(210) 내의 메모리 뱅크들에 각각 구비되고, 상기 메모리 뱅크들에 저장된 데이터 및 상기 패리티 비트들을 증폭하여 출력하는 데이터 증폭부로써 기능할 수 있다. 이 때, 에러 검출부(207)는 상기 데이터 증폭부의 출력 데이터를 통해 에러를 검출할 수 있다.
도 4에는 에러 검출부(207)가 I/O 센스 앰프(255)에 연결되어 있는 것으로 도시되어 있으나, 에러 검출 동작을 다양하게 수행하기 위해, 에러 검출부(207)는 I/O 센스 앰프(255)에 연결되지 않고, 메모리 어레이(210)에 연결될 수도 있다. 이 경우, 에러 검출부(207)는 독립적으로 동작하게 되며, 그에 따라, 에러 검출부(207)용 로우 디코더(도 4의 254)가 별도로 구비되어 메모리 어레이(210)의 로우 데이터를 독립적으로 지정한다. 따라서, 에러 검출부(207)는 메모리 어레이(210)에 외부 데이터가 저장되거나 외부로 데이터가 리드되지 않을 때, 또는 리프레쉬 동작이 진행되지 않을 때, 에러 검출 동작을 수행한다.
도 5는 본 발명에 따른 메모리 장치의 또 다른 실시예를 보여주는 블록도이다. 도 5를 참조하면, 메모리 장치(200)는 메모리 컨트롤러(240)와 메모리 보드(260)를 구비한다.
메모리 보드(260)에는 복수개의 메모리 칩들(261,263)이 장착된다. 메모리 칩들(261)의 구조는 도 1 또는 도 2에 도시된 구조를 채용할 수 있다. 메모리 보드(260)는 DIMM(Dual In-line Memory Module) 구조를 갖는다. 복수개의 메모리 칩들(261,263) 중 메모리 칩들(261)에는 데이터가 저장되고, 메모리 칩(263)에는 패리티 데이터가 저장된다.
메모리 컨트롤러(240)는 커맨드 신호(CMD), 어드레스 신호(ADD), 클락 신호(CLK)를 메모리 보드(260)로 전송하여 메모리 보드(260)에 입출력되는 데이터의 전송을 제어한다. 메모리 컨트롤러(240)의 동작은 도 1 및 도 2에 도시된 메모리 컨트롤러(240)와 동일한 동작을 수행함으로, 이에 대한 중복 설명은 생략하기로 한다.
도 6은 본 발명에 따른 에러 보정 방법을 도시한 흐름도이다. 도 6을 참조하면, 본 발명에 따른 에러 보정 방법은 제1 내지 제6 단계(611∼661)를 통하여 진행된다. 도 1 내지 도 4를 참조하여 도 6에 도시된 에러 보정 방법을 설명하기로 한다.
제1 단계(611)로써, 메모리 장치(100,200)는 외부 장치, 예컨대 커맨드 디코더(251)로부터 로우 데이터의 리드를 지시하는 커맨드(command)를 수신한다. 상기 커맨드에는 메모리 뱅크(110,120,213,223)로부터 리드할 데이터의 로우 어드레스를 포함한다.
제2 단계(621)로써, 메모리 장치(100,200)는 메모리 뱅크(110,120,213,223)의 지정된 로우 데이터를 리드하는 데이터 리드 단계를 실행한다. 이 때, 메모리 장치(100,200)는 상기 로우 데이터에 대응되는 패리티 비트를 메모리 뱅크(110,120,213,223)로부터 상기 로우 데이터와 함께 리드한다.
제3 단계(631)로써, 에러 검출부(115,125,207)는 상기 리드된 로우 데이터의 에러를 검출하는 에러 검출 단계를 실행한다.
제4 단계(641)로써, 에러 검출부(115,125,207)는 상기 에러 검출 단계에서 에러가 검출되면, 상기 로우 데이터를 에러 보정부(130,230)로 전송하고, 에러가 검출되지 않으면 상기 로우 데이터를 에러 보정부(130,230)로 전송하지 않는 데이터 전송 결정 단계를 실행한다. 에러 검출부(130,230)는 에러를 검출하기 위하여 상기 리드된 데이터와 상기 리드된 패리티 비트를 행렬 연산한다.
제5 단계(651)로써, 메모리 장치(100,200)는 에러 보정부(130,230)로부터 상기 에러가 보정된 로우 데이터를 수신한다.
제6 단계(661)로써, 메모리 장치(100,200)는 상기 수신된 로우 데이터를 메모리 뱅크(110,120,213,223)의 원래의 메모리 셀들에 저장한다.
상기 제4 단계(641)에서, 에러가 검출되지 않으면 메모리 장치(100,200)는 상기 지정된 워드 라인의 다음 로우 데이터를 리드하고(671), 상기 리드한 로우 데이터에 대해 상기 에러 검출 단계를 진행한다.
상술한 바와 같이, 메모리 장치(100,200)는 메모리 뱅크(110,120,213,223)의 로우 데이터를 리드하고, 상기 로우 데이터로부터 에러가 검출될 때에만 상기 로우 데이터를 에러 보정부(130,230)로 전송하고, 에러가 검출되지 않으면 상기 로우 데이터를 에러 보정부(130,230)로 전송하지 않는다. 이와 같이, 로우 데이터가 불필요하게 에러 보정부(130,230)로 전송되는 것을 방지할 수가 있다. 따라서, 메모리 장치(100,200)의 데이터 에러를 보정하는 과정에서 발생하는 불필요한 전력 소모와 불필요한 시간 낭비를 줄일 수가 있다.
본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
Claims (11)
- 데이터를 저장하는 다수의 메모리 블록들을 각각 포함하는 복수개의 메모리 뱅크들과, 상기 복수개의 메모리 뱅크들에 저장된 데이터의 에러를 검출하는 에러 검출부를 포함하는 메모리 칩; 및
상기 저장된 데이터의 에러를 보정하는 에러 보정부를 포함하는 메모리 컨트롤러를 구비하며,
상기 에러 검출부가 상기 저장된 데이터의 에러를 검출하는 경우, 상기 에러가 포함된 데이터를 상기 에러 보정부로 전송하는 것을 특징으로 하는 메모리 장치. - 제1항에 있어서,
상기 에러 검출부는 상기 저장된 데이터로부터 에러가 검출되지 않는 경우, 상기 검출 결과를 상기 메모리 컨트롤러로 전송하지 않는 것을 특징으로 하는 메모리 장치. - 제1항에 있어서,
상기 에러 검출부는 상기 복수개의 메모리 뱅크들 사이에 위치하며, 상기 복수개의 메모리 뱅크들과 각각 병렬로 연결되는 것을 특징으로 하는 메모리 장치. - 제1항에 있어서,
상기 복수개의 메모리 뱅크들은 상기 다수의 메모리 블록들 각각에 저장된 상기 데이터에 대한 패리티 비트들을 저장하는 다수의 패리티 비트 저장부들을 구비하는 것을 특징으로 하는 메모리 장치. - 제1항에 있어서, 상기 에러 검출부는
상기 다수의 메모리 블록들을 선택하는 디코더와 업카운터; 및
상기 에러를 검출하는 멀티플렉서를 구비하는 것을 특징으로 하는 메모리 장치. - 제4항에 있어서,
상기 복수개의 메모리 뱅크들은 상기 저장된 데이터 및 상기 패리티 비트들을 증폭하여 출력하는 데이터 증폭부를 포함하며,
상기 에러 검출부는 상기 데이터 증폭부의 출력 데이터를 통해 상기 에러를 검출하는 것을 특징으로 하는 메모리 장치.
- 제5항에 있어서,
상기 에러 검출부는 복수개 구비되며, 상기 복수개의 에러 검출부들은 상기 복수개의 메모리 뱅크들 각각에 한 개씩 구비되어 대응되는 메모리 뱅크에 저장된 데이터의 에러를 검출하는 것을 특징으로 하는 메모리 장치. - 메모리 뱅크의 로우 데이터를 리드하는 데이터 리드 단계;
상기 리드된 로우 데이터의 에러를 검출하는 에러 검출 단계; 및
상기 에러 검출 단계에서 에러가 검출되면 상기 로우 데이터를 외부로 전송하고, 에러가 검출되지 않으면 상기 로우 데이터를 외부로 전송하지 않는 데이터 전송 결정 단계를 포함하는 것을 특징으로 하는 메모리 장치의 에러 보정 방법. - 제8항에 있어서,
상기 데이터 전송 결정 단계 후에 외부로부터 상기 에러가 보정된 데이터를 받아서 상기 메모리 뱅크의 원래의 메모리 셀들로 저장하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 에러 보정 방법. - 제8항에 있어서,
상기 에러 검출 단계에서 상기 에러가 검출되지 않으면 상기 지정된 로우 데이터의 다음 로우 데이터를 리드하고, 상기 리드된 다음 로우 데이터에 대해 상기 에러 검출 단계를 진행하는 것을 마지막 로우 데이터까지 반복하는 것을 특징으로 하는 메모리 장치의 에러 보정 방법. - 제8항에 있어서,
상기 데이터 리드 단계에서 상기 데이터에 대한 패리티 비트를 상기 메모리 뱅크로부터 리드하고, 상기 리드된 데이터와 상기 리드된 패리티 비트를 행렬 연산하여 상기 에러를 검출하는 것을 특징으로 하는 메모리 장치의 에러 보정 방법.
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| US10846009B2 (en) | 2017-11-13 | 2020-11-24 | Samsung Electronics Co., Ltd. | Memory device having global line groups in which data input and output units are different from each other |
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| JP2010113741A (ja) * | 2008-11-04 | 2010-05-20 | Renesas Technology Corp | 半導体記憶装置、および、パリティビット発生回路の故障検出方法 |
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| KR102025880B1 (ko) | 2019-09-26 |
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