JP2010113741A - 半導体記憶装置、および、パリティビット発生回路の故障検出方法 - Google Patents
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Abstract
【課題】ほとんど素子数を増やさないで、複数のXOR回路の故障を一括して正確に検出することが可能な半導体記憶装置、および、パリティビット発生回路の故障検出方法を提供することを目的とする。
【解決手段】本発明に係る半導体記憶装置は、パリティビット発生回路を備える半導体記憶装置である。パリティビット発生回路は、複数のXOR回路がトーナメント状に接続してなる多段のXOR回路220〜226と、XOR回路224〜226に切替信号を与えるAND回路30〜41とを備える。2段目以降のXOR回路224〜226は、切替信号に応答して、NAND回路またはNOR回路に切り替え可能に構成されている。
【選択図】図19
【解決手段】本発明に係る半導体記憶装置は、パリティビット発生回路を備える半導体記憶装置である。パリティビット発生回路は、複数のXOR回路がトーナメント状に接続してなる多段のXOR回路220〜226と、XOR回路224〜226に切替信号を与えるAND回路30〜41とを備える。2段目以降のXOR回路224〜226は、切替信号に応答して、NAND回路またはNOR回路に切り替え可能に構成されている。
【選択図】図19
Description
本発明は、パリティビットを発生するパリティビット発生回路を備える半導体記憶装置、および、パリティビット発生回路の故障検出方法に関する発明である。
近年、高信頼性が要求される記憶装置では、雑音によって発生するデータ誤りへの対策が必要になってきており、その対策としてECC(Error Correcting Code)が利用されている。ECCは、記憶されたデータのエラー検出に加え、エラーを訂正して正しい値を復帰させるためのものである。メモリへのデータ書込み時には、まず、8bitのデータに対して1bitのパリティビットを発生させる。パリティビットの値は、例えば、8bitの各bitの値と、パリティビットの値との和が、常に奇数または偶数となるように付与される。それから、8bitのデータをメモリに記憶させるとともに、パリティビットの値をパリティビット専用のメモリに記憶させる。
8bitのデータをメモリから読み出すときには、読み出したデータに対して新たに発生させたパリティビットの値が、パリティビット専用のメモリに書込まれたパリティビットの値と同じか否か(奇数か偶数か)を判定する。書込み時のデータと同じ状態でないと判定した場合には、エラーを訂正する。このような動作を行うECC回路には、高信頼性が要求されており、ECC回路内のパリティビット発生回路の故障の有無を確かめるテストが重要となっている。なお、パリティビット発生回路の構成には、特許文献1に記載の発明のように、多段のXOR回路が用いられている。
しかしながら、従来の半導体記憶装置において、パリティビット発生回路の故障を確かめるためには、パリティビット発生回路を構成するXOR回路が故障していないかを一つずつ確かめる必要がある。そのため、XOR回路の個数が多いときには、故障確認テストに時間がかかるという問題があった。
本発明は、上記のような問題点を解決するためになされたものであり、ほとんど素子数を増やさないで、複数のXOR回路の故障を一括して正確に検出することが可能な半導体記憶装置、および、パリティビット発生回路の故障検出方法を提供することを目的とする。
実施の形態に係る半導体記憶装置は、パリティビット発生回路を備える半導体記憶装置であって、前記パリティビット発生回路は、複数のXOR回路がトーナメント状に接続してなる多段のXOR回路と、前記XOR回路に切替信号を与える切替回路とを備える。2段目以降の前記XOR回路は、前記切替信号に応答して、NAND回路またはNOR回路に切り替え可能に構成されている。
本発明の半導体記憶装置によれば、2段目以降のXOR回路は、切替信号に応答して、NAND回路またはNOR回路に切替可能に構成されている。これにより、ほとんど素子数を増やさないで、複数のXOR回路の故障を一括して正確に検出することができる。
<実施の形態1>
図1は、本実施の形態に係る半導体記憶装置の構成を示す図である。データ入出力バッファ100は、外部データピン109と、内部データバス(入力バス101、および、出力バス108)との間に介在するインターフェース回路である。入力バス101は、データ入出力バッファ100と、パリティビット発生回路102と、ライトドライバ104aおよびセンスアンプ104bからなるライトドライバ−センスアンプ104と、エラー訂正回路107との間に接続されている。パリティビットバス103は、パリティビット専用のバスであり、パリティビット発生回路102と、ライトドライバ104aおよびセンスアンプ104bと、エラー訂正回路107と、パリティビット読出し回路110とに接続されている。出力バス108は、データ入出力バッファ100と、エラー訂正回路107と、パリティビット読出し回路110とに接続されている。
図1は、本実施の形態に係る半導体記憶装置の構成を示す図である。データ入出力バッファ100は、外部データピン109と、内部データバス(入力バス101、および、出力バス108)との間に介在するインターフェース回路である。入力バス101は、データ入出力バッファ100と、パリティビット発生回路102と、ライトドライバ104aおよびセンスアンプ104bからなるライトドライバ−センスアンプ104と、エラー訂正回路107との間に接続されている。パリティビットバス103は、パリティビット専用のバスであり、パリティビット発生回路102と、ライトドライバ104aおよびセンスアンプ104bと、エラー訂正回路107と、パリティビット読出し回路110とに接続されている。出力バス108は、データ入出力バッファ100と、エラー訂正回路107と、パリティビット読出し回路110とに接続されている。
データ(書込みデータ)が、外部データピン109から入力バス101を介してメモリセル105に書込まれるときに、パリティビット発生回路102は、その書込みデータに基づいてパリティビットを発生する。メモリセル105に格納されたデータ(読出しデータ)が読み出されるときには、パリティビット発生回路102は、読出しデータに基づいてパリティビットを新たに発生させる。そして、パリティビット発生回路102は、読出し時に発生させた新しいパリティビットと、書込み時に発生させたパリティビットとを比較し、読出しデータが書き込み時と同じか否か(奇数か偶数か)に応じたチェックデータを出力する。
ライトドライバ104aは、書込み動作時に、書込みデータをメモリセル105に書き込むとともに、その書込みデータのパリティビットをパリティビット用メモリセル106に書き込む。センスアンプ104bは、読出し動作時に、メモリセル105およびパリティビット用メモリセル106からの読出しデータを増幅する。ロウアドレスデコーダ112およびコラムアドレスレコーダ113は、メモリセル105の部分、および、パリティビット用メモリセル106の部分を指定する。
エラー訂正回路107は、パリティビット発生回路102からのチェックデータをもとに、読出しデータのエラーがある部分を検出し、正しい値を復帰させる。パリティビット読出し回路110は、パリティビット発生回路102のテストを行うときに、パリティビット発生回路102が発生したパリティビットを、エラー訂正回路107を介さずに、外部データピン109に出力する。ECC回路111は、上述のパリティビット発生回路102と、パリティビットバス103と、エラー訂正回路107と、パリティビット読出し回路110とから構成される。
次に、本実施の形態に係る半導体記憶装置の書込み動作について図2を用いて説明する。なお、図2〜図4に係るデータバスおいて、データが送信されるバスを黒塗りして示す。外部データピン109に入力された書込みデータは、データ入出力バッファ100および入力バス101を介して、パリティビット発生回路102およびライトドライバ104aに入力される。パリティビット発生回路102は、書込みデータに基づいてパリティビットを発生し、そのパリティビットを、パリティビットバス103を介して、ライトドライバ104aに転送する。ライトドライバ104aは、ロウアドレスデコーダ112およびコラムアドレスレコーダ113で指定されたメモリセル105の部分に、入力バス101からの書込みデータを書き込む。また、ライトドライバ104aは、ロウアドレスデコーダ112およびコラムアドレスレコーダ113で指定されたパリティビット用メモリセル106の部分に、パリティビットバス103からのパリティビットを書き込む。
次に、本実施の形態に係る半導体記憶装置の読出し動作について図3を用いて説明する。センスアンプ104bは、ロウアドレスデコーダ112およびコラムアドレスレコーダ113で指定されたメモリセル105の部分から、読出しデータを読み出す。センスアンプ104bは、入力バス101を介して、その読出しデータをパリティビット発生回路102、および、エラー訂正回路107に出力する。また、センスアンプ104bは、パリティビット用メモリセル106から、その読出しデータに対応するパリティビットを読み出す。センスアンプ104bは、読み出したパリティビットを、パリティビットバス103を介して、パリティビット発生回路102に出力する。
パリティビット発生回路102は、メモリセル105からの読出しデータに基づいて、新しいパリティビットを発生する。それから、パリティビット発生回路102は、新しいパリティビットと、パリティビット用メモリセル106からのパリティビットと比較し、読出しデータが書込み時と同じか否か(奇数か偶数か)に応じたチェックデータを出力する。パリティビット発生回路102からのチェックデータは、パリティビットバス103を介して、エラー訂正回路107に出力される。エラー訂正回路107は、メモリセル105からの読出しデータのデータバスのうち、エラーがあるデータバスを、チェックデータに基づいて特定し、エラー訂正する。訂正された読出しデータは、出力バス108およびデータ入出力バッファ100を介して、外部データピン109に出力される。
次に、ECC回路111内のパリティビット発生回路102の故障の有無を確かめるテスト時の動作を、図4を用いて説明する。このテストは、例えば、製品出荷前や、製造工程の途中において行われる。パリティビット発生回路102にセットすべきテスト信号を外部データピン109から入力すると、テスト信号は、入力バス101を介してパリティビット発生回路102にセットされる。
パリティビット発生回路102は、テスト信号に基づいてパリティビットを発生し、そのパリティビットを、パリティビットバス103を介して、パリティビット読出し回路110に出力する。パリティビット読出し回路110は、パリティビット発生回路102のテスト時に、パリティビットバス103からのパリティビットを、出力バス108に出力する。出力バス108に出力されたパリティビットは、データ入出力バッファ100を介して外部データピン109に出力される。こうして出力されたパリティビットに基づいて、パリティビット発生回路102の故障の有無を検出する。
次に、図5を用いて、従来のパリティビット発生回路102のテストについて説明する。図5では、パリティビット発生回路102の構成が簡略化して示されている。パリティビット発生回路102は、複数のXOR回路120〜126がトーナメント状に接続してなる複数ステージ(多段)のXOR回路を備える。以下、図の左側から図の右側、つまり、入力側から出力側に、1stステージ(1段目),2ndステージ(2段目),3rdステージ(3段目)と記す。
図5では、1stステージのXOR回路120〜123のうち、XOR回路120に注目してテストするために、テスト信号[0,1,0,0,0,0,0,0]が、パリティビット発生回路の入力端子D[7:0]に入力されている。つまり、テスト信号[0,1]がXOR回路120に入力されている。XOR回路120に欠陥がなく正常な場合、ノードN[3:0]=[1,0,0,0]となり、ノードM[1:0]=[1,0]となるため、パリティビットDP[0]の期待値は“1”となる。しかし、XOR回路120のみに欠陥が存在し、図5の矢印先の値のように、N[3]=0となった場合には、M[1]=0となるため、パリティビットDP[0]の期待値は“0”となる。この場合、正常時の期待値“1”と不一致となるため、XOR回路120に欠陥があることを検出できる。
こうして、パリティビットDP[0]に基づいて、テスト信号[0,1]に対するXOR回路120の故障を検出していた。しかし、XOR回路120の故障の有無を検出するためには、テスト信号[0,1]だけでなく、テスト信号[0,0],[1,0],[1,1]をXOR回路120の入力端子D[7:6]に入力する必要がある。さらに、1個のXOR回路120の故障だけでなく、1stステージの他のXOR回路121〜123の故障も検出する必要もある。
図6は、1stステージのXOR回路120〜123のテスト信号を示す図である。1stステージの4個のXOR回路120〜123のいずれかに故障があるかないかを検出するためには、各回路に上述の4通りテスト信号[0,0],[1,0],[0,1],[1,1]を入力する必要がある。そのため、図に示すような16通りのテスト信号(pat1〜pat16)を、入力端子D[7:0]に入力する必要がある。
同様に、2ndステージの2個のXOR回路124,125のいずれかに故障があるかないかを検出するためには、図7に示すような8通りのテスト信号(pat1〜pat8)を、ノードN[3:0]に入力する必要がある。同様に、3rdステージのXOR回路126に故障があるかないかを検出するためには、図8に示すような4通りのテスト信号(pat1〜pat4)を、ノードM[1:0]に入力する必要がある。このように、パリティビット発生回路が、3つのステージのXOR回路から構成されると、合計28(=16+8+4)通りのテスト信号を入力する必要がある。しかしながら、パリティビット発生回路のXOR回路のステージ数が大きくなると、入力すべきテスト信号の数が増えるため、テスト時間が長くなるという問題があった。
そこで、発明者は、この問題を解決するために、複数個のXOR回路を一括してテストできないかについて考えた。図9,10は、1stステージのXOR回路120〜123を一括してテストしたときの様子を示す図である。ここでは、パリティビット発生回路の入力端子D[7:0]に、テスト信号[0,1,0,1,0,1,0,1]を入力することにより、1stステージのXOR回路120〜123のいずれかが、テスト信号[0,1]に対して故障を有するか否かを一括してテストしている。なお、以下、テスト信号[0,1,0,1,0,1,0,1]について説明するが、テスト信号[1,0,1,0,1,0,1,0]の場合も同様である。
まず、全てのXOR回路120〜123に欠陥がなく正常な場合について調べた。この場合、図9に示すように、N[3:0]=[1,1,1,1]となり、M[1:0]=[0,0]となるため、パリティビットDP[0]の期待値は“0”となる。次に、XOR回路120のみに欠陥が存在し、図9の矢印先の値のように、N[3]=0となる場合について調べた。この場合、M[1]=1となり、パリティビットDP[0]の期待値は“1”となり、正常時の期待値“0”と不一致となる。そのため、1stステージのXOR回路120〜123のいずれかに欠陥があることを検出することができる。
次に、XOR回路120だけでなく、XOR回路121にも欠陥が存在し、図10の矢印先の値のように、N[3:2]=[0,0]となる場合について調べた。この場合、M[1]=0となり、パリティビットDP[0]の期待値は“0”となり、正常時の期待値“0”と一致する。このように、XOR回路120,121両方に欠陥がある場合には、欠陥があるにもかかわらず、正常時の期待値と一致するため、欠陥を検出することができない。これは、1stステージのXOR回路120〜123をテストする際、2ndステージおよび3rdステージのXOR回路のエラー判定がXOR論理で行われるからである。
以上のように、複数のXOR回路に欠陥が生じている場合に、一括テストを行うと、欠陥を検出できない場合があるということがわかった。それに対し、発明者は、複数のXOR回路の故障を一括して正確に検出することが可能な半導体記憶装置、および、パリティビット発生回路の故障検出方法を発明した。次に、本実施の形態に係る半導体記憶装置について説明する。
本実施の形態に係る半導体記憶装置は、パリティビット発生回路を備える。図11〜図14は、本実施の形態に係る半導体記憶装置が備えるパリティビット発生回路の構成および動作を簡単に説明するための概念図である。本実施の形態に係るパリティビット発生回路は、複数のXOR回路がトーナメント状に接続してなる多段のXOR回路220〜226を備える。
一括テスト時には、本実施の形態に係るXOR回路224,225は、NAND回路に切り替り、本実施の形態に係るXOR回路226は、NOR回路に切り替る。この状態で、パリティビット発生回路の入力端子D[7:0]に、テスト信号[0,1,0,1,0,1,0,1]を入力した。
図11は、XOR回路220のみに欠陥が存在するときに、一括テストを行ったときの様子を示す図である。XOR回路220〜223に欠陥がなく正常な場合、N[3:0]=[1,1,1,1]となり、M[1:0]=[0,0]となるため、パリティビットDP[0]の期待値は“1”となる。一方、XOR回路220のみに欠陥が存在し、図11の矢印先の値のように、N[3]=0となった場合には、M[1]=1となり、パリティビットDP[0]の期待値は“0”となる。このように、故障がない時の期待値“1”に対して、故障があるときの期待値は“0”になるため、1stステージのXOR回路220〜223のいずれかに欠陥があることを検出することができる。
図12は、XOR回路220だけでなく、XOR回路221にも欠陥が存在するときに、一括テストを行ったときの様子を示す図である。XOR回路220,221の両方に欠陥が存在し、図12の矢印先の値のように、N[3:2]=[0,0]となった場合には、M[1]=1となり、パリティビットDP[0]の期待値は“0”となる。このように、故障がない時の期待値“1”に対して、故障があるときの期待値は“0”になるため、1stステージのXOR回路220〜223のいずれかに欠陥があることを検出することができる。
図13は、3個のXOR回路220〜222全てに欠陥が存在するときに、一括テストを行ったときの様子を示す図である。3個のXOR回路220〜222全てに欠陥が存在し、図13の矢印先の値のように、N[3:1]=[0,0,0]となった場合には、M[1:0]=[1,1]となり、パリティビットDP[0]の期待値は“0”となる。このように、故障がない時の期待値“1”に対して、故障があるときの期待値は“0”になるため、1stステージのXOR回路220〜223のいずれかに欠陥があることを検出することができる。
図14は、4個のXOR回路220〜223全てに欠陥が存在するときに、一括テストを行ったときの様子を示す図である。4個のXOR回路220〜223全てに欠陥が存在し、図14の矢印先の値のように、N[3:0]=[0,0,0,0]となった場合には、M[1:0]=[1,1]となり、パリティビットDP[0]の期待値は“0”となる。このように、故障がない時の期待値“1”に対して、故障があるときの期待値は“0”になるため、1stステージのXOR回路220〜223のいずれかに欠陥があることを検出することができる。
以上のように、2ndステージのXOR回路224,225が、NAND回路に切り替り、3rdステージのXOR回路226が、NOR回路に切り替る場合には、1stステージのXOR回路220〜223のいずれかに故障があることを正確に検出できた。次に、NAND回路、および、NOR回路に選択的に切り替え可能なXOR回路の構成について説明する。
図15は、NAND回路およびNOR回路に選択的に切り替え可能なXOR回路の具体的な構成を示す図である。図16〜図18は、図15に係るXOR回路の動作を示す図である。図15に係るXOR回路は、PMOSトランジスタ1〜8と、NMOSトランジスタ9〜16とを備える。ノードA,B,ZA,ZBは、入力端子であり、ノードY,ZYは、出力端子である。
まず、図15に係るXOR回路が、XOR回路として動作する場合について説明する。A=B=0,ZA=ZB=1の場合、NMOSトランジスタ9,10がオンするためY=0となり、PMOSトランジスタ5,6がオンするためZY=1となる。A=1,B=0,ZA=0,ZB=1の場合、PMOSトランジスタ3,4がオンするためY=1となり、NMOSトランジスタ15,16がオンするためZY=0となる。A=0,B=1,ZA=1,ZB=0の場合、PMOSトランジスタ1,2がオンするためY=1となり、NMOSトランジスタ13,14がオンするためZY=0となる。また、A=1,B=1,ZA=0,ZB=0の場合、NMOSトランジスタ11,12がオンするためY=0となり、PMOSトランジスタ7,8がオンするためZY=1なる。
以上をまとめると、図16のようになる。この図16に示すように、ノードAの反転をノードZAに入力し、かつ、ノードBの反転をノードZBに入力した場合には、図15に係るXOR回路は、ノードA,BのXORをノードYに出力する。また、XOR回路として動作する場合には、図15に係るXOR回路は、ノードYの反転を、ノードZYに出力する。
次に、図15に係るXOR回路が、NAND回路として動作する場合について説明する。ここでは、ZA=ZB=0である場合のノードA,BとノードY,ZYとの関係について説明する。A=B=0とした場合、PMOSトランジスタ1,2,3,4がオンするためY=1となり、PMOSトランジスタ7,8がオンするためZY=1となる。A=1,B=0とした場合、PMOSトランジスタ3,4がオンするためY=1となり、PMOSトランジスタ7,8がオンするためZY=1となる。A=0,B=1とした場合、PMOSトランジスタ1,2がオンするためY=1となり、PMOSトランジスタ7,8がオンするためZY=1となる。また、A=B=1とした場合、NMOSトランジスタ11,12がオンするためY=0となり、PMOSトランジスタ7,8がオンするためZY=1となる。
以上をまとめると、図17のようになる。この図17に示すように、ZA=ZB=0の条件下では、図15に係るXOR回路は、ノードA,BのNANDをノードYに出力し、ノードZYには、ノードA,Bに関係なくZY=1を出力する。同様に、A=B=0の条件下では、図15に係るXOR回路は、ノードZA,ZBのNANDをノードYに出力し、ノードZYには、ノードZA,ZBに関係なくZY=1を出力する。このことを、図17の下側に記す。
次に、図15に係るXOR回路が、NOR動作する場合について説明する。ここでは、ZA=ZB=1である場合のノードA,BとノードY,ZYとの関係について説明する。A=B=0とした場合、PMOSトランジスタ5,6がオンするためZY=1となり、NMOSトランジスタ9,10がオンするためY=0となる。A=1,B=0とした場合、NMOSトランジスタ15,16がオンするためZY=0となり、NMOSトランジスタ9,10がオンするためY=0となる。A=0,B=1とした場合、NMOSトランジスタ13,14がオンするためZY=0となり、NMOSトランジスタ9,10がオンするためY=0となる。また、A=B=1とした場合、NMOSトランジスタ13,14,15,16がオンするためZY=0となり、NMOSトランジスタ9,10がオンするためY=0となる。
以上をまとめると、図18のようになる。この図18に示すように、ZA=ZB=1の条件下では、図15に係るXOR回路は、ノードA,BのNORをノードZYに出力し、ノードYには、ノードA,Bに関係なくY=0を出力する。同様に、A=B=1の条件下では、図15に係るXOR回路は、ノードZA,ZBのNORをノードZYに出力し、ノードYには、ノードZA,ZBに関係なくY=0を出力する。このことを、図18の下側に記す。
以上のように、図15に係る回路XOR回路は、素子数をほとんど増やすことなくNAND回路およびNOR回路のいずれかに選択的に切り替えることができる。図19は、図15に係るXOR回路を用いた本実施の形態に係るパリティビット発生回路の構成の詳細を示す回路図であり、図20は、図19に係るパリティビット発生回路のテスト時の動作をまとめた図である。図19に示すように、本実施の形態に係るパリティビット発生回路は、複数のXOR回路がトーナメント状に接続してなる多段のXOR回路220〜226と、切替回路とを備える。
本実施の形態に係るパリティビット発生回路が備える切替回路は、論理固定回路であるAND回路30〜41を含んでおり、XOR回路224〜226に切替信号を与える。AND回路30〜33は、前段のXOR回路220,221と後段のXOR回路224との間の信号経路に介挿され、当該信号経路を伝達する信号の論理を選択的に所定の論理(“L””)に固定して切替信号としてXOR回路224に与える。なお、他のAND回路34〜41についても同様である。
本実施の形態では、XOR回路220〜226それぞれに、図15に係るXOR回路を用いる。本実施の形態では、入力端子ZD[7:0]に、入力端子D[7:0]の論理反転が入力され、1stステージのXOR回路220〜223が、XOR動作をしているものとする。ただし、1stステージのXOR回路220〜223は、これに限ったものではなく、NAND回路およびNOR回路のいずれにも切替できないXOR回路を用いても良い。一方、2段目以降のXOR回路224〜226は、本実施の形態では、AND回路30〜41からの切替信号に応答して、NAND回路またはNOR回路に切替可能に構成されている。次に、本実施の形態に係るパリティビット発生回路の通常時の動作、一括テスト時の動作それぞれについて説明する。
通常動作時には、Z1ALF信号、Z1ZALF信号、Z2ALF信号、Z2ZALF信号は、いずれも“H”となる。この場合、AND回路30〜33は、XOR回路220,221のノードY,ZYの信号を、XOR回路224のノードA,ZA,B,ZBにそのまま出力する。一方、XOR回路220,221は、上述したように、XOR動作を行っている。そのため、XOR回路220,221は、図16に示すように、ノードYの反転をノードZYに出力する。
その結果、XOR回路224のノードAおよびノードZAは互いに反転の関係となり、同回路のノードBおよびノードZBも互いに反転の関係となる。そのため、図16の条件より、XOR回路224は、ノードA,BのXORをノードYに出力するXOR動作を行うとともに、ノードYの反転をノードZYに出力する。XOR回路225も同様にXOR動作を行う。その結果、XOR回路226のノードAとノードZAは互いに反転の関係となり、同回路のノードBとノードZBは互いに反転の関係となるため、XOR回路226も、XOR動作を行う。こうして、通常動作時には、全てのXOR回路220〜226がXOR動作を行う。
一方、一括テスト動作時には、Z1ALF信号、Z1ZALF信号、Z2ALF信号、Z2ZALF信号のいずれか一つが、“L”となる。まず、1stステージのXOR回路220〜223の一括テスト動作について説明する。この場合、Z1ALF信号、Z1ZALF信号のいずれかが、“L”となる。
まず、Z1ALF信号のみが“L”である場合の動作について説明する。この場合、AND回路30,32は、XOR回路220,221と、2ndステージのXOR回路224との間の信号経路を伝達する信号の論理を、所定の論理(“L”)に固定して、切替信号として、XOR回路224のノードA、Bに与える。一方、AND回路31,33は、XOR回路220,221のノードZYの信号の論理を、2ndステージのXOR回路224のノードZA,ZBにそのまま与える。このことを、図20の「Z1ALFが“L”」の「2nd入力」に記す。
その結果、図17の下段の条件より、2ndステージのXOR回路224は、ノードZA,ZBのNANDをノードYに出力し、ノードZYに“H”を出力する。同様に、2ndステージのXOR回路225も、ノードZA,ZBのNANDをノードYに出力し、ノードZYに“H”を出力する。このことを、図20の「Z1ALFが“L”」の「2nd出力」に記す。
次に3rdステージのXOR回路226の動作について説明する。上述において、Z1ALF信号のみが“L”であるとしているため、Z2ALF信号、Z2ZALF信号は“H”である。この場合、AND回路38〜41は、XOR回路224,225のノードY,ZYの信号の論理を、XOR回路226のノードA,ZA,B,ZBにそのまま与える。そうすると、2ndステージのXOR回路224,225のノードYは、“H”であるため、3rdステージのXOR回路226のノードZAおよびノードZBも“H”となる。このことを、図20の「Z1ALFが“L”」の「3rd入力」に記す。その結果、図18の上段の条件により、3rdステージのXOR回路226は、ノードA,BのNORをノードZYに出力する。このことを、図20の「Z1ALFが“L”」の「3rd出力」に記す。
こうして、本実施の形態では、故障を検出すべき段(1stステージ)の後段以降のXOR回路224〜226に、AND回路30〜41からなる切替回路によって切替信号を与える。これにより、後段以降のXOR回路224〜226が、1段ごとに交互に変えて配列されるNAND回路およびNOR回路に切り替わる。
その後、故障を検出すべき段(1stステージ)のXOR回路220〜223それぞれに、同一のテスト信号を入力する。ここで、入力端子D[1:0]、D[3:2]、D[5:4]、D[7:6]全てに[0,0]を入力したと仮定する。このことを、図20の「Z1ALFが“L”」の「テスト信号」に記す。そうすると、1stステージのXOR回路220〜223に故障がなければ、ノードZN[3:0]に[1,1,1,1]を出力する。このことを、図20の「Z1ALFが“L”」の「正常なXOR出力」に記す。
こうして、XOR回路224,225は、信号[1,1,1,1]が出力されるべきノードZN[3:0]のNANDを、ノードM[1:0]に出力する(2nd出力)。そして、XOR回路226は、ノードM[1:0]のNORを、パリティビットZDP[0]に出力する(3rd出力)。この動作は、図11〜図14で説明した故障検出の動作と同じ動作である。そのため、Z1ALF信号のみが“L”である場合には、1stステージのXOR回路220〜223のいずれかが、テスト信号[0,0]に対して故障しているか否かを、パリティビットZDP[0]の値に基づいて正確に検出することができる。
なお、入力端子D[1:0]、D[3:2]、D[5:4]、D[7:6]全てに[1,1]を入力しても、1stステージのXOR回路220〜223に故障がなければ、上述と同様に、ノードZN[3:0]に[1,1,1,1]を出力する。そのため、Z1ALF信号のみが“L”である場合には、1stステージのXOR回路220〜223のいずれかが、テスト信号[1,1]に対して故障しているか否かを、パリティビットZDP[0]に基づいて正確に検出することができる。このことを、図20の「Z1ALFが“L”」の「テスト信号」に記す。
次に、Z1ZALF信号のみが“L”である場合の動作について説明する。この場合、AND回路31,33は、XOR回路220,221と、2ndステージのXOR回路224との間の信号経路を伝達する信号の論理を、所定の論理(“L”)に固定して、切替信号として、XOR回路224のノードZA,ZBに与える。一方、AND回路30,32は、XOR回路220,221のノードYの信号の論理を、2ndステージのXOR回路224のノードA,Bにそのまま与える。このことを、図20の「Z1ZALFが“L”」の「2nd入力」に記す。
ここで、図20の「Z1ALFが“L”」の「2nd入力」と、「Z1ZALFが“L”」の「2nd入力」との関係は、AとZAとを、BとZBとを、YとZYとを入れ替えた関係になっている。一方、図17に示したXOR回路のNAND動作は、AとZAとを、BとZBとをそれぞれ入れ替えても同じ動作となる。同様に、図18に示したXOR回路のNOR動作は、AとZAとを、BとZBとをそれぞれ入れ替えても同じ動作となる。
そのため、Z1ZALF信号のみが“L”である場合の動作は、上述のZ1ALF信号のみが“L”であるときの動作において、AとZAとを、BとZBとをそれぞれ入れ替えた動作と同じとなる。このことを、図20の「Z1ZALFが“L”」の「2nd出力」、「3rd入力」、「3rd出力」に記す。
こうして、本実施の形態では、故障を検出すべき段(1stステージ)の後段以降のXOR回路224〜226に、AND回路30〜41からなる切替回路によって切替信号を与える。これにより、後段以降のXOR回路224〜226が、1段ごとに交互に変えて配列されるNAND回路およびNOR回路に切り替わる。
その後、故障を検出すべき段(1stステージ)のXOR回路220〜223それぞれに、同一のテスト信号を入力する。ここで、入力端子D[1:0]、D[3:2]、D[5:4]、D[7:6]全てに[0,1]を入力したと仮定する。このことを、図20の「Z1ZALFが“L”」の「テスト信号」に記す。そうすると、1stステージのXOR回路220〜223に故障がなければ、ノードN[3:0]に[1,1,1,1]を出力する。このことを、図20の「Z1ZALFが“L”」の「正常なXOR出力」に記す。
こうして、XOR回路224,225は、信号[1,1,1,1]が出力されるべきノードN[3:0]のNANDを、ノードM[1:0]に出力する(2nd出力)。そして、XOR回路226は、ノードM[1:0]のNORを、パリティビットZDP[0]に出力する(3rd出力)。この動作は、図11〜図14で説明した故障検出の動作と同じ動作である。そのため、Z1ZALF信号のみが“L”である場合には、1stステージのXOR回路220〜223のいずれかが、テスト信号[0,1]に対して故障しているか否かを、パリティビットZDP[0]に基づいて正確に検出することができる。
なお、入力端子D[1:0]、D[3:2]、D[5:4]、D[7:6]全てに[1,0]を入力しても、1stステージのXOR回路220〜223に故障がなければ、上述と同様に、ノードN[3:0]に[1,1,1,1]を出力する。そのため、Z1ZALF信号のみが“L”である場合には、1stステージのXOR回路220〜223のいずれかが、テスト信号[1,0]に対して故障しているか否かを、パリティビットZDP[0]に基づいて正確に検出することができる。このことを、図20の「Z1ALFが“L”」の「テスト信号」に記す。
こうして、本実施の形態に係るパリティビット発生回路では、図6に示した16通りのテスト信号の代わりに、図20に示すような4通りのテスト信号を入力するだけで、1stステージのXOR回路220〜223に故障があるなかいかを検出することができる。
次に、Z2ALF信号のみが“L”である場合の動作を説明する。この場合の3rdステージのXOR回路226は、上述のZ1ALF信号のみが“L”である場合の2ndステージのXOR回路224,225と同じ動作、つまり、NAND動作を行う。このことを、図20の「Z2ALFが“L”」の「3rd入力」、「3rd出力」に記す。
その後、故障を検出すべき段(2ndステージ)のXOR回路224,225それぞれに、同一のテスト信号を入力する。ここで、ノードN[1:0]、N[3:2]全てに[0,0]を入力したと仮定する。このことを、図20の「Z2ALFが“L”」の「テスト信号」に記す。そうすると、2ndステージのXOR回路224,225に故障がなければ、ノードZM[1:0]に[1,1]を出力する。このことを、図20の「Z2ALFが“L”」の「正常なXOR出力」に記す。
以上のように、XOR回路226は、信号[1,1]が出力されるべきXOR回路224,225のノードZM[1:0]のNANDを、パリティビットDP[0]に出力する。NAND動作では、信号[1,1]が入力されたときの出力と、それ以外の信号[1,0]、[0,1]、[1,1]が入力されたときの出力とが異なる。そのため、Z2ALF信号のみが“L”である場合には、2ndステージのXOR回路224,225のいずれかが、テスト信号[0,0]に対して故障しているか否かを、パリティビットDP[0]に基づいて正確に検出することができる。
なお、ノードZN[1:0]、ZN[3:2]全てにテスト信号[1,1]を入力しても、2ndステージのXOR回路224,225に故障がなければ、上述と同様に、ノードZM[1:0]に[1,1]を出力する。そのため、Z2ALF信号のみが“L”である場合には、上述と同様に、2ndステージのXOR回路224,225のいずれかが、テスト信号[1,1]に対して故障しているか否かを、パリティビットDP[0]に基づいて正確に検出することができる。このことを、図20の「Z1ALFが“L”」の「テスト信号」に記す。
次に、Z2ZALF信号のみが“L”である場合の動作を説明する。この場合の3rdステージのXOR回路226は、上述のZ1ZALF信号のみが“L”である場合の2ndステージのXOR回路224,225と同じ動作、つまり、NAND動作を行う。このことを、図20の「Z2ZALFが“L”」の「3rd入力」、「3rd出力」に記す。
その後、故障を検出すべき段(2ndステージ)のXOR回路224,225それぞれに、同一のテスト信号を入力する。ここで、ノードN[1:0]、N[3:2]全てに[0,1]を入力したと仮定する。このことを、図20の「Z2ZALFが“L”」の「テスト信号」に記す。そうすると、2ndステージのXOR回路224,225に故障がなければ、ノードM[1:0]に[1,1]を出力する。このことを、図20の「Z2ZALFが“L”」の「正常なXOR出力」に記す。
以上のように、XOR回路226は、信号[1,1]が出力されるべきXOR回路224,225のノードM[1:0]のNANDを、パリティビットDP[0]に出力する。NAND動作では、信号[1,1]が入力されたときの出力と、それ以外の信号[1,0]、[0,1]、[1,1]が入力されたときの出力とが異なる。そのため、Z2ZALF信号のみが“L”である場合には、2ndステージのXOR回路224,225のいずれかが、テスト信号[0,1]に対して故障しているか否かを、パリティビットDP[0]に基づいて正確に検出することができる。
なお、ノードZN[1:0]、ZN[3:2]全てにテスト信号[1,0]を入力しても、2ndステージのXOR回路224,225に故障がなければ、上述と同様に、ノードM[1:0]に[1,1]を出力する。そのため、Z2ZALF信号のみが“L”である場合には、上述と同様に、2ndステージのXOR回路224,225のいずれかが、テスト信号[1,0]に対して故障しているか否かを、パリティビットDP[0]に基づいて、一括して正確に検出することができる。このことを、図20の「Z2ZALFが“L”」の「テスト信号」に記す。
こうして、本実施の形態に係るパリティビット発生回路では、図7に示した8通りのテスト信号を入力して行うテストと同等のテストを、図20に示すような4通りのテスト信号を入力するだけで行うことができる。
以上のことをまとめると、本実施の形態に係る半導体記憶装置によれば、2段目以降のXOR回路224〜226は、切替信号に応答して、NAND回路またはNOR回路に切替可能に構成されている。このように構成することにより、図20で示したような4通りのテスト信号を各ステージのXOR回路に入力(つまり、合計12通りのテスト信号を入力)するだけで、図6〜図8で示した合計28通りのテストと同等のテストを行うことができる。こうして、複数のXOR回路の故障を一括して正確に検出できるため、パリティビット発生回路の故障検出にかかっていたテスト時間を低減することができる。また、各XOR回路に用いた図15に係るXOR回路の構成は、従来のXOR回路の構成とほとんど変わらないため、ほとんど素子数を増やさないで、上述の効果を得ることができる。
なお、本実施の形態では、3つのステージのXOR回路220〜226を備えるパリティビット発生回路について説明したが、これに限ったものではない。仮に、4つのステージ以上のXOR回路を備える構成であっても、故障を検出すべき段の後段以降のXOR回路が、1段ごとに交互に変えて配列されるNAND回路およびNOR回路に切り替わる構成であればよい。
例えば、パリティビット発生回路が、4つのステージのXOR回路を備える構成において、1stステージのXOR回路の故障を検出する場合には、2ndステージ、4thステージのXOR回路をNAND回路に、3rdステージのXOR回路をNOR回路に切り替えればよい。さらに、2ndステージのXOR回路の故障を検出する場合には、3rdステージをNAND回路に、4thステージをNOR回路に切り替えればよい。このようにすれば、従来では、15(=8+4+2+1)個のXOR回路にそれぞれ4通り(合計60通り)のテスト信号を入力しなければならないところ、4ステージそれぞれに4通り(合計16通り)のテスト信号だけ入力するだけで足りる。このように、ステージの数が大きくなればなるほど、上述で得られる効果は大きくなる。
なお、本実施の形態では、切替信号を与えることにより、故障を検出すべき段の後段以降のXOR回路が、NAND回路およびNOR回路に切り替わった。しかし、これに限ったものではなく、AND回路またはOR回路に切り替る構成であっても、上述と同様の効果を得ることは可能である。しかしながら、AND回路やOR回路は、NAND回路やNOR回路よりも素子数を増やさなければならないため、以上に説明したように、NAND回路やNOR回路に切り替え可能な構成であることが望ましい。
<実施の形態2>
図21は、本実施の形態に係る半導体記憶装置が備えるパリティビット発生回路の構成の詳細を示す回路図である。本実施の形態に係るパリティビット発生回路は、実施の形態1に係るAND回路30〜41の代わりに、NMOSトランジスタ50〜65と、インバータ回路66〜69とを備える点が、実施の形態1と異なる。なお、本実施の形態に係る半導体記憶装置のうち、実施の形態1の半導体記憶装置と同じ構成については、同一の符号を付すものとする。
図21は、本実施の形態に係る半導体記憶装置が備えるパリティビット発生回路の構成の詳細を示す回路図である。本実施の形態に係るパリティビット発生回路は、実施の形態1に係るAND回路30〜41の代わりに、NMOSトランジスタ50〜65と、インバータ回路66〜69とを備える点が、実施の形態1と異なる。なお、本実施の形態に係る半導体記憶装置のうち、実施の形態1の半導体記憶装置と同じ構成については、同一の符号を付すものとする。
第1のトランジスタであるNMOSトランジスタ51,53と、第2のトランジスタであるNMOSトランジスタ50とを含んでなる論理固定回路は、前段のXOR回路220,221と後段のXOR回路224との間の信号経路に介挿され、当該信号経路を伝達する信号の論理を選択的に所定の論理(“L”)に固定して切替信号としてXOR回路224に与える。第1のトランジスタであるNMOSトランジスタ51,53は、上述の信号経路に介挿される。第2のトランジスタであるNMOSトランジスタ50は、上述の信号経路と、所定の論理(“L”)に対応した所定電位であるGND電位との間に介挿される。
Z1ALF信号が“H”である場合には、NMOSトランジスタ51,53はオンし、NMOSトランジスタ50はオフする。そのため、NMOSトランジスタ51,53と、NMOSトランジスタ50とを含んでなる論理固定回路は、XOR回路220,221のノードYの信号を、XOR回路224のノードA,Bにそのまま出力する。一方、Z1ALF信号が“L”である場合には、NMOSトランジスタ51,53はオフし、NMOSトランジスタ50はオンする。そのため、上述の論理固定回路は、XOR回路220,221とXOR回路224との間の信号経路を伝達する信号の論理を、所定の論理(“L”)に固定して、切替信号として2ndステージのXOR回路224のノードA,Bに与える。
以上、NMOSトランジスタ50,51,53の構成、動作についてのみ説明したが、その他のNMOSトランジスタ52,54〜65の構成、動作も同様である。その結果、NMOSトランジスタ50〜65は、実施の形態1に係るAND回路30〜41と同じ動作を行う。そのため、本実施の形態に係る半導体記憶装置によれば、実施の形態1に係る半導体記憶装置と同様の効果を得ることができる。さらに、本実施の形態では、実施の形態1に係るAND回路30〜41の代わりに、これらよりも素子数が少ないNMOSトランジスタ50〜65と、インバータ回路66〜69とで構成した。そのため、本実施の形態に係る半導体記憶装置によれば、回路素子数を実施の形態1に係る半導体記憶装置よりもさらに減らすことができ、その結果、レイアウト面積を小さくすることができる。
1〜8 PMOSトランジスタ、9〜16,50〜65 NMOSトランジスタ、30〜41 AND回路、66〜69 インバータ回路、100 データ入出力バッファ、101 入力バス、102 パリティビット発生回路、103 パリティビットバス、104 ライトドライバ−センスアンプ、104a ライトドライバ、104b センスアンプ、105 メモリセル、106 パリティビット用メモリセル、107 エラー訂正回路、108 出力バス、109 外部データピン、110 パリティビット読出し回路、111 ECC回路、112 ロウアドレスデコーダ、113 コラムアドレスデコーダ、120〜126,220〜226 XOR回路。
Claims (4)
- パリティビット発生回路を備える半導体記憶装置であって、
前記パリティビット発生回路は、
複数のXOR回路がトーナメント状に接続してなる多段のXOR回路と、
前記XOR回路に切替信号を与える切替回路とを備え、
2段目以降の前記XOR回路は、前記切替信号に応答して、NAND回路またはNOR回路に切り替え可能に構成されている、
半導体記憶装置。 - 前記切替回路は、
前段の前記XOR回路と後段の前記XOR回路との間の信号経路に介挿され、当該信号経路を伝達する信号の論理を選択的に所定の論理に固定して前記切替信号として与える論理固定回路を含む、
請求項1に記載の半導体記憶装置。 - 前記論理固定回路は、
前記信号経路に介挿された第1のトランジスタと、
前記信号経路と、前記所定の論理に対応した所定電位との間に介挿された第2のトランジスタとを含む、
請求項2に記載の半導体記憶装置。 - 請求項1乃至請求項3のいずれかに記載の半導体記憶装置が備える前記パリティビット発生回路の故障検出方法であって、
(a)故障を検出すべき段の後段以降の前記XOR回路に、前記切替回路によって前記切替信号を与えて、当該後段以降のXOR回路が、1段ごとに交互に変えて配列されるNAND回路およびNOR回路に切り替わる工程と、
(b)前記工程(a)の後、前記故障を検出すべき段の前記XOR回路それぞれに、同一のテスト信号を入力する工程とを備える、
パリティビット発生回路の故障検出方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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KR20160139155A (ko) * | 2015-05-27 | 2016-12-07 | 에스케이하이닉스 주식회사 | 에러 보정 기능을 갖는 메모리 장치 및 그의 에러 보정 방법 |
-
2008
- 2008-11-04 JP JP2008282788A patent/JP2010113741A/ja active Pending
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KR102025880B1 (ko) * | 2015-05-27 | 2019-09-26 | 에스케이하이닉스 주식회사 | 에러 보정 기능을 갖는 메모리 장치 및 그의 에러 보정 방법 |
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