JPH04341998A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH04341998A JPH04341998A JP3141127A JP14112791A JPH04341998A JP H04341998 A JPH04341998 A JP H04341998A JP 3141127 A JP3141127 A JP 3141127A JP 14112791 A JP14112791 A JP 14112791A JP H04341998 A JPH04341998 A JP H04341998A
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- JP
- Japan
- Prior art keywords
- memory cell
- decoder circuit
- circuit
- decoder
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- Prior art date
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- Pending
Links
- 230000005856 abnormality Effects 0.000 abstract description 5
- 230000002159 abnormal effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Hardware Redundancy (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はメモリ回路に関し、特にメモリチ
ップ内でアドレスのデコードを行っているデコーダ回路
の信頼性のチェック方式に関する。
ップ内でアドレスのデコードを行っているデコーダ回路
の信頼性のチェック方式に関する。
【０００２】
【従来技術】従来、メモリチップにおいては、図２に示
すように、外部から与えられたアドレス情報Ａ１ 〜Ａ
ｍ をデコーダ回路１でデコードし、メモリセル２を１
対１で示すメモリセル選択信号Ｍ１ 〜Ｍｊ （ｊ＝２
ｍ ）に変換してメモリセル２に供給している。これに
より、メモリセル２ではメモリセル選択信号Ｍ１ 〜Ｍ
ｊ に対応するメモリセルが選択され、それらメモリセ
ルに対するデータ情報Ｄ０ 〜Ｄｎ の読出し書込みが
行われる。
すように、外部から与えられたアドレス情報Ａ１ 〜Ａ
ｍ をデコーダ回路１でデコードし、メモリセル２を１
対１で示すメモリセル選択信号Ｍ１ 〜Ｍｊ （ｊ＝２
ｍ ）に変換してメモリセル２に供給している。これに
より、メモリセル２ではメモリセル選択信号Ｍ１ 〜Ｍ
ｊ に対応するメモリセルが選択され、それらメモリセ
ルに対するデータ情報Ｄ０ 〜Ｄｎ の読出し書込みが
行われる。
【０００３】上記のようなメモリチップのデコーダ回路
１の正常性をチェックする場合、外部プログラムによっ
てメモリセル２全てに対してリードライトチェックを行
い、正常性のチェックを行っていた。
１の正常性をチェックする場合、外部プログラムによっ
てメモリセル２全てに対してリードライトチェックを行
い、正常性のチェックを行っていた。
【０００４】このような従来のメモリチップでは、デコ
ーダ回路１の正常性のチェックが行われず、外部プログ
ラムによってメモリセル２全てに対してリードライトチ
ェックを行って正常性をチェックしていたので、メモリ
セル２全てに対するリードライトチェックに多大の時間
を要するという問題があった。そのため、メモリセル２
全てに対するリードライトチェックは装置の立上り時な
どに１度しか行わなかったので、メモリチップの使用中
にデコーダ回路１が異常となってもその異常を検出する
ことができないという問題があった。
ーダ回路１の正常性のチェックが行われず、外部プログ
ラムによってメモリセル２全てに対してリードライトチ
ェックを行って正常性をチェックしていたので、メモリ
セル２全てに対するリードライトチェックに多大の時間
を要するという問題があった。そのため、メモリセル２
全てに対するリードライトチェックは装置の立上り時な
どに１度しか行わなかったので、メモリチップの使用中
にデコーダ回路１が異常となってもその異常を検出する
ことができないという問題があった。
【０００５】
【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、デコーダ回路の正常性
のチェックを短時間で行うことができ、使用中に異常を
検出することができるとともに、データの信頼性を向上
させることができるメモリ回路の提供を目的とする。
点を除去すべくなされたもので、デコーダ回路の正常性
のチェックを短時間で行うことができ、使用中に異常を
検出することができるとともに、データの信頼性を向上
させることができるメモリ回路の提供を目的とする。
【０００６】
【発明の構成】本発明によるメモリ回路は、外部からの
アドレス情報をデコードしてメモリに供給する第１のデ
コーダを含むメモリ回路であって、前記アドレス情報を
デコードする第２のデコーダと、前記第１および第２の
デコーダ各々のデコード結果を比較する比較手段とを設
けたことを特徴とする。
アドレス情報をデコードしてメモリに供給する第１のデ
コーダを含むメモリ回路であって、前記アドレス情報を
デコードする第２のデコーダと、前記第１および第２の
デコーダ各々のデコード結果を比較する比較手段とを設
けたことを特徴とする。
【０００７】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【０００８】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、デコーダ回路１は外部から
ｍビットのアドレス情報Ａ１ 〜Ａｍ が入力されると
、該アドレス情報Ａ１ 〜Ａｍ をデコードして２ｍ
個のメモリセル選択信号Ｍ１−１ 〜Ｍ１−ｊ（ｊ＝２
ｍ ）に変換し、それらメモリセル選択信号Ｍ１−１
〜Ｍ１−ｊをメモリセル２および比較回路４に出力する
。デコーダ回路１が正常であれば、デコーダ回路１への
入力である全てのアドレス情報Ａ１ 〜Ａｍ に対して
、全て異なるメモリセルを選択するようメモリセル選択
信号Ｍ１−１ 〜Ｍ１−ｊ が出力される。
ック図である。図において、デコーダ回路１は外部から
ｍビットのアドレス情報Ａ１ 〜Ａｍ が入力されると
、該アドレス情報Ａ１ 〜Ａｍ をデコードして２ｍ
個のメモリセル選択信号Ｍ１−１ 〜Ｍ１−ｊ（ｊ＝２
ｍ ）に変換し、それらメモリセル選択信号Ｍ１−１
〜Ｍ１−ｊをメモリセル２および比較回路４に出力する
。デコーダ回路１が正常であれば、デコーダ回路１への
入力である全てのアドレス情報Ａ１ 〜Ａｍ に対して
、全て異なるメモリセルを選択するようメモリセル選択
信号Ｍ１−１ 〜Ｍ１−ｊ が出力される。
【０００９】メモリセル２ではメモリセル選択信号Ｍ１
−１ 〜Ｍ１−ｊによって２ｍ 個のメモリセルが選択
され、これらのメモリセルに対してデータ情報Ｄ０ 〜
Ｄｎ の読出し書込みが行われる。
−１ 〜Ｍ１−ｊによって２ｍ 個のメモリセルが選択
され、これらのメモリセルに対してデータ情報Ｄ０ 〜
Ｄｎ の読出し書込みが行われる。
【００１０】デコーダ回路３はデコーダ回路１の正常性
をチェックするために設けられ、デコーダ回路１と同様
に、外部からのアドレス情報Ａ１ 〜Ａｍをデコードし
て２ｍ 個のメモリセル選択信号Ｍ２−１ 〜Ｍ２−ｊ
に変換し、それらメモリセル選択信号Ｍ２−１ 〜Ｍ
２−ｊを比較回路４に出力する。
をチェックするために設けられ、デコーダ回路１と同様
に、外部からのアドレス情報Ａ１ 〜Ａｍをデコードし
て２ｍ 個のメモリセル選択信号Ｍ２−１ 〜Ｍ２−ｊ
に変換し、それらメモリセル選択信号Ｍ２−１ 〜Ｍ
２−ｊを比較回路４に出力する。
【００１１】比較回路４はデコーダ回路１のデコード結
果とデコーダ回路３のデコード結果とが同じものかをチ
ェックし、それらの不一致を検出するとエラー（Ｅｒｒ
ｏｒ ）信号を出力する。
果とデコーダ回路３のデコード結果とが同じものかをチ
ェックし、それらの不一致を検出するとエラー（Ｅｒｒ
ｏｒ ）信号を出力する。
【００１２】この図１を用いて本発明の一実施例の動作
について説明する。外部からｍビットのアドレス情報Ａ
１ 〜Ａｍ が入力されると、デコーダ回路１，３は夫
々アドレス情報Ａ１ 〜Ａｍ をデコードし、メモリセ
ル選択信号Ｍ１−１ 〜Ｍ１−ｊ ，Ｍ２−１ 〜Ｍ２
−ｊ を出力する。デコーダ回路１が正常であれば、デ
コーダ回路１，３からのメモリセル選択信号Ｍ１−１
〜Ｍ１−ｊ ，Ｍ２−１ 〜Ｍ２−ｊ は一致する。一
方、デコーダ回路１が異常であれば、デコーダ回路１か
ら誤った信号が出力されるため、メモリセル選択信号Ｍ
１−１ 〜Ｍ１−ｊ ，Ｍ２−１ 〜Ｍ２−ｊ は不一
致となる。
について説明する。外部からｍビットのアドレス情報Ａ
１ 〜Ａｍ が入力されると、デコーダ回路１，３は夫
々アドレス情報Ａ１ 〜Ａｍ をデコードし、メモリセ
ル選択信号Ｍ１−１ 〜Ｍ１−ｊ ，Ｍ２−１ 〜Ｍ２
−ｊ を出力する。デコーダ回路１が正常であれば、デ
コーダ回路１，３からのメモリセル選択信号Ｍ１−１
〜Ｍ１−ｊ ，Ｍ２−１ 〜Ｍ２−ｊ は一致する。一
方、デコーダ回路１が異常であれば、デコーダ回路１か
ら誤った信号が出力されるため、メモリセル選択信号Ｍ
１−１ 〜Ｍ１−ｊ ，Ｍ２−１ 〜Ｍ２−ｊ は不一
致となる。
【００１３】よって、デコーダ回路１，３からのメモリ
セル選択信号Ｍ１−１〜Ｍ１−ｊ ，Ｍ２−１ 〜Ｍ２
−ｊ を比較回路４で比較することによって、デコーダ
回路１の正常性をチェックすることができる。比較回路
４ではデコーダ回路１，３からのメモリセル選択信号Ｍ
１−１ 〜Ｍ１−ｊ ，Ｍ２−１ 〜Ｍ２−ｊ が同じ
であれば、正常と見做してエラー信号を出力しない。ま
た、比較回路４はメモリセル選択信号Ｍ１−１ 〜Ｍ１
−ｊ ，Ｍ２−１ 〜Ｍ２−ｊ が異なっていれば、異
常と見做してエラー信号を出力する。これにより、比較
回路４からのエラー信号を確認することによって、デコ
ーダ回路１の正常性を確認することができる。
セル選択信号Ｍ１−１〜Ｍ１−ｊ ，Ｍ２−１ 〜Ｍ２
−ｊ を比較回路４で比較することによって、デコーダ
回路１の正常性をチェックすることができる。比較回路
４ではデコーダ回路１，３からのメモリセル選択信号Ｍ
１−１ 〜Ｍ１−ｊ ，Ｍ２−１ 〜Ｍ２−ｊ が同じ
であれば、正常と見做してエラー信号を出力しない。ま
た、比較回路４はメモリセル選択信号Ｍ１−１ 〜Ｍ１
−ｊ ，Ｍ２−１ 〜Ｍ２−ｊ が異なっていれば、異
常と見做してエラー信号を出力する。これにより、比較
回路４からのエラー信号を確認することによって、デコ
ーダ回路１の正常性を確認することができる。
【００１４】このように、外部から入力されたアドレス
情報Ａ１ 〜Ａｍをデコーダ回路１，３でデコードし、
そのデコード結果、つまりメモリセル選択信号Ｍ１−１
〜Ｍ１−ｊ，Ｍ２−１ 〜Ｍ２−ｊ を比較回路４で
比較するようにすることによって、比較回路４からのエ
ラー信号を確認するだけでデコーダ回路１の正常性を確
認することができる。よって、デコーダ回路１の正常性
のチェックを短時間で行うことができ、使用中に異常を
検出することができる。また、外部からのアドレス情報
Ａ１ 〜Ａｍ がデコーダ回路１によってデコードされ
る毎に、デコーダ回路１の正常性をリアルタイムでチェ
ックすることができるので、データの信頼性を向上させ
ることができる。
情報Ａ１ 〜Ａｍをデコーダ回路１，３でデコードし、
そのデコード結果、つまりメモリセル選択信号Ｍ１−１
〜Ｍ１−ｊ，Ｍ２−１ 〜Ｍ２−ｊ を比較回路４で
比較するようにすることによって、比較回路４からのエ
ラー信号を確認するだけでデコーダ回路１の正常性を確
認することができる。よって、デコーダ回路１の正常性
のチェックを短時間で行うことができ、使用中に異常を
検出することができる。また、外部からのアドレス情報
Ａ１ 〜Ａｍ がデコーダ回路１によってデコードされ
る毎に、デコーダ回路１の正常性をリアルタイムでチェ
ックすることができるので、データの信頼性を向上させ
ることができる。
【００１５】
【発明の効果】以上説明したように本発明によれば、第
１および第２のデコーダ回路による外部からのアドレス
情報のデコード結果を比較するようにすることによって
、デコーダ回路の正常性のチェックを短時間で行うこと
ができ、使用中に異常を検出することができるとともに
、データの信頼性を向上させることができるという効果
がある。
１および第２のデコーダ回路による外部からのアドレス
情報のデコード結果を比較するようにすることによって
、デコーダ回路の正常性のチェックを短時間で行うこと
ができ、使用中に異常を検出することができるとともに
、データの信頼性を向上させることができるという効果
がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】従来例の構成を示すブロック図である。
１，３ デコーダ回路
２ メモリセル
４ 比較回路
Claims (1)
- 【請求項１】 外部からのアドレス情報をデコードし
てメモリに供給する第１のデコーダを含むメモリ回路で
あって、前記アドレス情報をデコードする第２のデコー
ダと、前記第１および第２のデコーダ各々のデコード結
果を比較する比較手段とを設けたことを特徴とするメモ
リ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141127A JPH04341998A (ja) | 1991-05-16 | 1991-05-16 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141127A JPH04341998A (ja) | 1991-05-16 | 1991-05-16 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04341998A true JPH04341998A (ja) | 1992-11-27 |
Family
ID=15284796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3141127A Pending JPH04341998A (ja) | 1991-05-16 | 1991-05-16 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04341998A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016071910A (ja) * | 2014-09-29 | 2016-05-09 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2018206336A (ja) * | 2017-06-02 | 2018-12-27 | ルネサスエレクトロニクス株式会社 | 半導体装置およびメモリモジュール |
| JP2021125276A (ja) * | 2020-02-03 | 2021-08-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1991
- 1991-05-16 JP JP3141127A patent/JPH04341998A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016071910A (ja) * | 2014-09-29 | 2016-05-09 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US10120741B2 (en) | 2014-09-29 | 2018-11-06 | Renesas Electronics Corporation | Semiconductor memory device |
| US10360091B2 (en) | 2014-09-29 | 2019-07-23 | Renesas Electronics Corporation | Semiconductor memory device |
| JP2018206336A (ja) * | 2017-06-02 | 2018-12-27 | ルネサスエレクトロニクス株式会社 | 半導体装置およびメモリモジュール |
| JP2021125276A (ja) * | 2020-02-03 | 2021-08-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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