KR100927073B1 - 반도체 기억 장치 - Google Patents

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KR100927073B1
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요시히사 스기우라
아쯔시 이노우에
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가부시끼가이샤 도시바
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Abstract

복수의 메모리 셀로 이루어지는 메모리 셀 어레이와, "0"과 "1"을 포함하는 테스트 패턴 데이터를 복수의 메모리 셀에 페이지마다 써넣고 복수의 메모리 셀을 테스트하는 BIST 회로와, 복수의 메모리 셀로부터 페이지마다 읽어내어진 복수의 데이터를 보유하는 센스 앰프와, 센스 앰프에 유지된 복수의 데이터를 일괄 검지하고, 검지 결과를 상기 BIST 회로에 출력하는 검지 회로를 구비하는 반도체 기억 장치가 개시되어 있다.
I/O 버퍼, 로우 디코더, 메모리 셀 어레이, 컬럼 디코더, 센스 앰프, 어드레스 버퍼, 차동 증폭 회로, BIST 회로

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치(NAND 플래시 메모리)의 일례를 도시하는 블록도.
도 2는 본 발명의 제1 실시예의 반도체 기억 장치에서의 메모리 셀 어레이의 일례를 도시하는 회로도.
도 3은 본 발명의 제1 실시예의 반도체 기억 장치에서의 BIST 회로의 일례를 도시하는 블록도．
도 4는 본 발명의 제1 실시예의 반도체 기억 장치에서의 센스 앰프, 컬럼 디코더 및 검지 회로 각각의 일부를 상세하게 도시하는 블록도.
도 5는 본 발명의 제1 실시예의 반도체 기억 장치에서의 메모리 셀 어레이, 센스 앰프, 및 검지 회로를 개략적으로 도시하는 블록도.
도 6은 본 발명의 제1 실시예의 반도체 기억 장치에서의 센스 앰프, 컬럼 디코더 및 검지 회로 각각의 일부를 상세하게 도시하는 블록도.
도 7은 본 발명의 제1 실시예의 반도체 기억 장치에서의 바이트 단위의 체커 보드 패턴의 일례를 도시하는 도면.
도 8은 본 발명의 제1 실시예의 반도체 기억 장치에서의 BIST 방법의 일례를 도시하는 타이밍차트.
도 9는 본 발명의 제1 실시예의 반도체 기억 장치의 비교예에 따른 반도체 기억 장치, 특히, 그 검지 회로의 일부를 상세하게 도시하는 블록도.
도 10은 본 발명의 제1 실시예의 반도체 기억 장치의 비교예에 따른 반도체 기억 장치, 특히, 그 검지 회로의 일부를 상세하게 도시하는 블록도.
도 11은 본 발명의 제1 실시예의 반도체 기억 장치의 변형예에 따른 반도체 기억 장치, 특히, 그 검지 회로의 일부를 상세하게 도시하는 블록도.
도 12는 본 발명의 제1 실시예의 반도체 기억 장치의 변형예에 따른 반도체 기억 장치, 특히, 그 검지 회로의 일부를 상세하게 도시하는 블록도.
도 13은 본 발명의 제1 실시예의 반도체 기억 장치에서의 비트 단위의 체커 보드 패턴의 일례를 도시하는 개략도.
도 14는 본 발명의 제2 실시예의 반도체 기억 장치에서의 차동 증폭 회로, 센스 앰프, 컬럼 디코더 및 검지 회로 각각의 일부를 도시하는 블록도.
도 15는 본 발명의 제2 실시예의 반도체 기억 장치에서의 비교 회로의 일례를 도시하는 회로도.
도 16은 본 발명의 제1 실시예의 반도체 기억 장치에서의 다이애거널 패턴의 일례를 도시하는 개략도.
도 17은 본 발명의 제2 실시예의 반도체 기억 장치에서의 비교 회로의 제1 변형예를 도시하는 회로도.
도 18은 본 발명의 제2 실시예의 반도체 기억 장치에서의 비교 회로의 제2 변형예를 도시하는 회로도.
[특허 문헌 1] 일본 특허 2647321호 공보
본 출원은, 일본 특허 출원 2006-023483(2006년 1월 31일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은 반도체 기억 장치에 관한 것으로, 특히 내장 자기 테스트(Built-In Self Test, 이하, 「BIST」라고 함.) 회로를 갖는 반도체 기억 장치에 관한 것이다.
반도체 기억 장치의 하나인 NAND 플래시 메모리에서는, 제품에 의해 512바이트 또는 2k바이트로 이루어지는 페이지를 단위로 하여 써넣기 및 읽어내기 동작을 행하고 있다. 페이지 단위의 동작을 가능하게 하기 위해, 각 비트선에 1개씩 접속된 센스 앰프는, 메모리 셀로부터 읽어내어진 데이터를 일시적으로 유지하는 데이터 레지스터를 겸하고 있다(예를 들면, 특허 문헌 1 참조).
NAND 플래시 메모리에서는, 제품의 내부에서 결정된 시퀀스에 따라서 자동적으로 메모리 셀의 불량을 검지하는 BIST 회로를 내장하고 있다. BIST 시퀀스에서는, 비트선 리크 테스트, 비트선 오픈 테스트, 데이터 소거, All "0" 데이터 써넣기 및 읽어내기, 및 All "1" 데이터 써넣기 및 읽어내기의 테스트(BIST)를 시퀀스에 따라 자동적으로 행하여, 메모리 셀 어레이부의 불량을 검지한다.
All "0" 데이터 써넣기 및 읽어내기와 All "1" 데이터 써넣기 및 읽어내기의 테스트에서는, All "0" 또는 All "1"의 테스트 패턴을 메모리 셀에 써넣은 후, 페이지 단위로 데이터를 센스 앰프에 읽어내고, 데이터가 모두 일치하지 않을 때에는 읽어내기 불량으로서 검지한다.
그러나, 종래의 BIST에서는, 기대값이 All "0" 또는 All "1"인 테스트 패턴에서밖에 불량을 검출할 수 없었다. 이 때문에, 불량의 검출 효율이 낮았다.
본원 발명의 일 양태에 따르면,
복수의 메모리 셀로 이루어지는 메모리 셀 어레이와,
"0"과 "1"을 포함하는 테스트 패턴 데이터를 상기 복수의 메모리 셀에 페이지마다 써넣고 상기 복수의 메모리 셀을 테스트하는 BIST 회로와,
상기 복수의 메모리 셀로부터 페이지마다 읽어내어진 복수의 데이터를 보유하는 센스 앰프와,
상기 센스 앰프에 보유된 상기 복수의 데이터를 일괄 검지하고, 검지 결과를 상기 BIST 회로에 출력하는 검지 회로를 구비하는 반도체 기억 장치가 제공된다.
<실시예>
다음으로, 도면을 참조하여, 본 발명의 제1 및 제2 실시예를 설명한다. 이하의 도면의 기재에서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다.
(제1 실시예)
본 발명의 제1 실시예에 따른 반도체 기억 장치는, 도 1에 도시하는 바와 같이, 복수의 메모리 셀로 이루어지는 메모리 셀 어레이(10)와, 메모리 셀 어레이(10)의 복수의 메모리 셀에 "0"과 "1"을 포함하는 테스트 패턴 데이터를 페이지 단위로 써넣고 메모리 셀 어레이(10)의 복수의 메모리 셀을 테스트하는 BIST(Built-In Self Test) 회로(60)와, 테스트 패턴이 써넣어진 복수의 메모리 셀로부터 페이지 단위로 읽어내어진 복수의 데이터를 보유하는 센스 앰프(2)와, 센스 앰프(2)에 보유된 복수의 데이터를 일괄 검지하고, 검지 결과를 BIST 회로(60)에 출력하는 검지 회로(1)를 구비하는 NAND 플래시 메모리이다.
NAND 플래시 메모리에서는, 페이지를 단위로 하여, 써넣기 및 읽어내기 동작을 행하고 있다. 1페이지는, 대표적으로는 512바이트, 제품에 따라서는 2k바이트로 이루어진다. 메모리 셀 어레이(10)는, 도 2에 도시하는 바와 같이, 메모리 셀 유닛 MU0, MU1, ……, MU(n-1)을 구비하고 있다(n은 정수). 메모리 셀 유닛 MU0은, 직렬 접속된 복수의 메모리 셀 M0 내지 M15와, 복수의 메모리 셀 M0 내지 M15의 직렬 접속의 양단에 각각 접속된 2개의 선택 트랜지스터 SG1, SG2를 구비하고 있다. 메모리 셀 M0 내지 M15의 게이트 전극은 각각 워드선 WL0 내지 WL15에 접속되어 있다. 다른 메모리 셀 유닛 MU1 내지 MU(n-1)도, 메모리 셀 유닛 MU0과 마찬가지의 구조이다.
각 메모리 셀 유닛 MU0 내지 MU(n-1)은, 각각의 선택 트랜지스터 SG2를 통하여 공통의 소스선 SL에 접속된다. 각 메모리 셀 유닛 MU0 내지 MU(n-1)은, 각각의 선택 트랜지스터 SG1을 통하여 비트선 BL1 내지 BL(n-1)에 각각 접속된다. 또한, 메모리 셀 유닛 MU0 내지 MU(n-1)의 각각의 열 방향에도 도시를 생략한 다수의 메모리 셀 유닛이 배치되어 있다. 공통인 워드선 WL1에 접속된 동일 행 방향의 복수의 메모리 셀에 의해, 예를 들면, 페이지(100)가 구성된다.
도 1에 도시하는 바와 같이, 메모리 셀 어레이(10)는, 센스 앰프(2) 및 로우 디코더(4)에 접속되어 있다. 센스 앰프(2)는, 검지 회로(1), 입력 회로(7), 차동 증폭 회로(5), 및 컬럼 디코더(3)에 접속되어 있다. 차동 증폭 회로(5)는 출력 회로(8)에 접속되어 있다. 입력 회로(7) 및 출력 회로(8)는, 입출력(I/O) 버퍼(9)에 접속되어 있다. 로우 디코더(4) 및 컬럼 디코더(3)는 어드레스 버퍼(12)에 접속되어 있다. 입력 회로(7)는, 커맨드 버퍼(11)에 접속되고, 커맨드 버퍼(11)는 제어 회로(6)에 접속되어 있다. 제어 회로(6)는, 센스 앰프(2), 컬럼 디코더(3), 로우 디코더(4) 및 승압 회로(14)가 접속되어 있다.
커맨드 버퍼(11)는, 입력 회로(7)로부터 커맨드 데이터가 입력되고 제어 회로(6)에 전달한다. 제어 회로(6)는, 커맨드 버퍼(11)로부터의 커맨드 데이터를 디코드하여 각종 제어 신호를 출력한다. 제어 회로(6)로부터 출력되는 제어 신호에 의해, 센스 앰프(2), 로우 디코더(4), I/O 버퍼(9), 컬럼 디코더(3), 어드레스 버퍼(12) 등의 동작이 제어된다. 승압 회로(14)는, 데이터의 써넣기 시 및 소거 시에 고 전압 및 중간 전압을 발생하여, 로우 디코더(4)나 메모리 셀 어레이(10)에 공급한다.
어드레스 버퍼(12)는, 입력 회로(7)로부터의 로우 어드레스 신호 및 컬럼 어 드레스 신호를 래치하여, 로우 어드레스 신호를 로우 디코더(4)에 공급하고, 컬럼 어드레스 신호를 컬럼 디코더(3)에 공급한다. 로우 디코더(4)는, 어드레스 버퍼(12)로부터의 로우 어드레스 신호에 의해, 메모리 셀 어레이(10) 내의 워드선 WL0 내지 WL15 및 선택 게이트선 SGD, SGS를 선택적으로 구동하고, 메모리 셀 어레이(10) 내의 1페이지분의 메모리 셀이 동시에 선택되도록 한다. 컬럼 디코더(3)는, 어드레스 버퍼(12)로부터의 컬럼 어드레스 신호에 의해, 비트선 BL1 내지 BL(n-1)을 선택적으로 구동한다.
BIST 회로(60)는, 예를 들면 도 3에 도시하는 바와 같이, BIST 제어 회로(61), BIST 제어 회로(61)에 각각 접속된 패턴 생성기(62), 어드레스 생성기(63), 제어 신호 생성기(64) 및 레지스터(65)를 구비한다. BIST 제어 회로(61)는, 패턴 생성기(62), 어드레스 생성기(63), 제어 신호 생성기(64) 및 레지스터(65)의 각각을 제어하여 각각으로부터 필요한 신호를 생성시킨다.
패턴 생성기(62)는, BIST에서 사용하는 테스트 패턴 TP를 생성하고, 센스 앰프(2)를 통하여 메모리 셀 어레이(10)에 출력한다. 어드레스 생성기(63)는, 테스트 패턴 TP를 써넣는 메모리 셀 어레이(10)의 어드레스를 지정하는 메모리 어드레스 데이터 AD, 및 인크리먼트 신호 INC를 생성하고, 컬럼 디코더(3) 및 로우 디코더(4)에 출력한다. 제어 신호 생성기(64)는, BIST 동작을 제어하기 위한 제어 신호 EN을 생성하고 센스 앰프(2)에 출력한다. 또한, 제어 신호 생성기(64)는, 검지 회로(1)를 제어하기 위한 선택 신호 DETECT1_e, DETECT1_o, DETECT0_e, DETECT0-o 등을 생성하고, 검지 회로(1)에 출력한다. 레지스터(65)는, 검지 회로(1)로부터의 검지 결과 RESULT를 받아들여, BIST 결과 OUT를 외부 출력 단자(66)에 출력한다.
센스 앰프(2)는, 도 4에 도시하는 바와 같이, 페이지 동작을 가능하게 하기 위해, 각 비트선 BLi, BLi +1, ……에 각각 접속된 래치 회로(20, 21, ……)를 구비한다(i는 짝수). 래치 회로(20, 21, ……)는 플립플롭으로 이루어지며, 신호 동기식의 2개의 인버터 INV1, INV2를 각각 구비한다.
메모리 셀 어레이(10)로부터의 데이터 읽어내기 시에는, 래치 회로(20, 21, ……)는 비트선 BLi, BLi +1, ……을 통하여 페이지 단위로 읽어내어지는 데이터를 일시적으로 보유한다. 여기서, 메모리 셀에 "0" 이 써넣어져 있을 때에는, 데이터 N1_n으로서 "1"이 읽어내어지고, 반전 데이터 N0_n으로서 "0" 이 읽어내어진다. 한편, 메모리 셀에 "1"이 써넣어져 있을 때에는, 데이터 N1_n으로서 "0" 이 읽어내어지고, 반전 데이터 N0_n으로서 "1"이 읽어내어진다. 센스 앰프(2)에서 보유되어 있는 데이터 중, 컬럼 디코더(3)의 출력에 따라서 선택된 데이터가 입출력선 IOSA-i, /IOSA-i, IOSA-i+1, /IOSA-i+1, ……에 읽어내어지고, 입출력선 IOSA-i, /IOSA-i, IOSA-i+1, /IOSA-i+1, ……의 데이터가 반전되어 I/O 버퍼(9)로부터 메모리 외부에 읽어내어진다. 예를 들면, 메모리 셀에 "0" 이 써넣어져 있을 때에는, 데이터 N1_n으로서 "1"이 입출력선 IOSA-i에 읽어내어지고, 입출력선 IOSA-i의 데이터 "1"이 반전되어 읽어내기 데이터 "0"으로서 메모리 외부에 읽어내어진다.
메모리 셀 어레이(10)에의 데이터 써넣기 시에는, 메모리 외부로부터 I/O 버퍼(9)를 통하여 메모리 어레이(10)에 써넣기 데이터를 공급한다. 써넣기 데이터 는, 입력 회로(7)로부터 입출력선 IOSA-i, /IOSA-i, IOSA-i+1, /IOSA-i+1, ……을 경유하여 컬럼 디코더(3)의 출력에 따라서 선택된 래치 회로(20, 21, ……)에 입력되고 일시적으로 보유되며, 그리고, 비트선 BLi, BLi +1, ……을 통하여 메모리 셀 어레이(10)에 공급된다. 데이터 읽어내기 계와 데이터 써넣기 계는 서로 별도의 계통으로서, 메모리 외부로부터 공급된 써넣기 데이터가 "0" 이면, 데이터 N1_n도 "0" 이며, 메모리 셀에 "0" 이 써넣어진다.
컬럼 디코더(3)는, 래치 회로(20, 21, ……) 각각의 2개의 노드와 입출력선 IOSA-i, /IOSA-i, IOSA-i+1, /IOSA-i+1, …… 사이에 접속된 전송 트랜지스터 Q31, Q32를 구비한다. 전송 트랜지스터 Q31, Q32는, 어드레스 버퍼(12)로부터의 컬럼 선택 신호 CSLn에 따라서, 래치 회로(20, 21, ……)로부터의 데이터 N1_n 및 반전 데이터 N0_n을 입출력선 IOSA-i, /IOSA-i, IOSA-i+1, /IOSA-i+1, ……에 전송한다.
검지 회로(1)는, 센스 앰프(2)에 읽어내어진 데이터를 페이지 단위로 일괄 검지한다. 검지 회로(1)는, 도 5에 도시하는 바와 같이, 바이트 단위의 짝수 컬럼 어드레스 C0, C2, C4, ……의 비트선에 접속한 짝수 컬럼 선택부(10e, 11e, 12e, ……)와, 홀수 컬럼 어드레스 C1, C3, C5, ……의 비트선에 접속된 홀수 컬럼 선택부(10o, 11o, 12o, ……)와, 짝수 컬럼 선택부(10e, 11e, 12e, ……) 및 홀수 컬럼 선택부(10o, 11o, 12o, ……)의 노드가 병렬 접속(와이어드 OR 접속)된 1개의 배선 DSENSE에 접속된 NOT 게이트(인버터)(101)와, 인버터(101)에 접속된 검지 결과 보유 회로(102)를 구비한다.
짝수 컬럼 선택부(10e)는, 도 4에 도시하는 바와 같이, 짝수의 비트선 BLi에 센스 앰프(2)를 통하여 접속된 짝수 비트선 선택부(101e), 및 홀수의 비트선 BLi +1에 센스 앰프(2)를 통하여 접속된 홀수 비트선 선택부(101o)를 구비한다. 짝수 비트선 선택부(101e)는, 트랜지스터 Qe1 내지 Qe4를 구비한다. 트랜지스터 Qe1은, 배선 DSENSE에 일단이 접속되고, BIST 회로(60)로부터의 선택 신호 DETECT1_e에 의해 제어된다. 트랜지스터 Qe2는, 래치 회로(20)의 한 쪽의 노드에 게이트가 접속되고, 트랜지스터 Qe1의 타단에 일단이 접속되며 또한 타단이 접지되어 있다. 트랜지스터 Qe3은, 배선 DSENSE에 일단이 접속되고, BIST 회로(60)로부터의 선택 신호 DETECT0_e에 의해 제어된다. 트랜지스터 Qe4는, 래치 회로(20)의 다른 쪽의 노드에 게이트가 접속되고, 트랜지스터 Qe3의 타단에 일단이 접속되며 또한 타단이 접지되어 있다. 홀수 비트선 선택부(101o)는, 짝수 비트선 선택부(101e)의 트랜지스터 Qe1 내지 Qe4와 마찬가지인 트랜지스터 Qo1 내지 Qo4를 구비하고 있고, 트랜지스터 Qo1 내지 Qo4는 짝수 비트선 선택부(101e)의 트랜지스터 Qe1 내지 Qe4와 마찬가지로 접속되어 있다. 즉, 트랜지스터 Qo1은, 배선 DSENSE에 일단이 접속되고, BIST 회로(60)로부터의 선택 신호 DETECT1_e에 의해 제어된다. 트랜지스터 Qo2는, 래치 회로(21)의 한 쪽의 노드에 게이트가 접속되고, 트랜지스터 Qo1의 타단에 일단이 접속되며 또한 타단이 접지되어 있다. 트랜지스터 Qo3은, 배선 DSENSE에 일단이 접속되고, BIST 회로(60)로부터의 선택 신호 DETECT0_e에 의해 제어된다. 트랜지스터 Qo4는, 래치 회로(21)의 다른 쪽의 노드에 게이트가 접속되고, 트랜지스 터 Qo3의 타단에 일단이 접속되며 또한 타단이 접지되어 있다.
짝수 컬럼 선택부(10e)의 짝수 비트선 선택부(101e) 및 홀수 비트선 선택부(101o)는, 선택 신호 DETECT1_e에 따라서, 데이터 N1_n을 선택적으로 읽어내고, 또한, 선택 신호 DETECT0_e에 따라서, 반전 데이터 N0_n을 선택적으로 읽어낸다. 짝수 컬럼 어드레스 C0, C2, C4, ……의 메모리 셀로부터 기대값을 "1"로 하여 데이터를 읽어내는 경우에는, 선택 신호 DETECT1_e를 인에이블로 한다. 또한, 짝수 컬럼 어드레스 C0, C2, C4, ……의 메모리 셀로부터 기대값을 "0"으로 하여 데이터를 읽어내는 경우에는, 선택 신호 DETECT0_e를 인에이블로 한다.
한편, 홀수 컬럼 선택부(10o)는, 도 6에 도시하는 바와 같이, 짝수의 비트선 BLi+j에 센스 앰프(2)를 통하여 접속된 짝수 비트선 선택부(102e), 및 홀수의 비트선 BLi+j+1에 센스 앰프(2)를 통하여 접속된 홀수 비트선 선택부(102o)를 구비한다(j는 짝수). 짝수 비트선 선택부(102e)는, 트랜지스터 Qe5 내지 Qe8을 구비한다. 트랜지스터 Qe5는, 배선 DSENSE에 일단이 접속되고, BIST 회로(60)로부터의 선택 신호 DETECT1_o에 의해 제어된다. 트랜지스터 Qe6은, 래치 회로(20)의 노드에 게이트가 접속되고, 트랜지스터 Qe5의 타단에 일단이 접속되며 또한 타단이 접지되어 있다. 트랜지스터 Qe7은, 배선 DSENSE에 일단이 접속되고, BIST 회로(60)로부터의 선택 신호 DETECT0_o에 의해 제어된다. 트랜지스터 Qe8은, 래치 회로(20)의 다른 쪽의 노드에 게이트가 접속되고, 트랜지스터 Qe7의 타단에 일단이 접속되며 또한 타단이 접지되어 있다. 홀수 비트선 선택부(102o)는, 짝수 비트선 선택부(102e)의 트랜지스터 Qe5 내지 Qe8과 마찬가지인 트랜지스터 Qo5 내지 Qo8을 구비하고 있고, 트랜지스터 Qo5 내지 Qo8은, 짝수 비트선 선택부(102e)의 트랜지스터 Qe5 내지 Qe8과 마찬가지로 접속되어 있다. 즉, 트랜지스터 Qo5는, 배선 DSENSE에 일단이 접속되고, BIST 회로(60)로부터의 선택 신호 DETECT1_o에 의해 제어된다. 트랜지스터 Qo6은, 래치 회로(21)의 노드에 게이트가 접속되고, 트랜지스터 Qo5의 타단에 일단이 접속되며 또한 타단이 접지되어 있다. 트랜지스터 Qo7은, 배선 DSENSE에 일단이 접속되고, BIST 회로(60)로부터의 선택 신호 DETECT0_o에 의해 제어된다. 트랜지스터 Qo8은, 래치 회로(21)의 다른 쪽의 노드에 게이트가 접속되고, 트랜지스터 Qo7의 타단에 일단이 접속되며 또한 타단이 접지되어 있다.
홀수 컬럼 선택부(10o)의 짝수 비트선 선택부(102e) 및 홀수 비트선 선택부(102o)는, 선택 신호 DETECT1_o에 따라서, 데이터 N1_n을 선택적으로 읽어내고, 또한, 선택 신호 DETECT0_o에 따라서, 반전 데이터 N0_n을 선택적으로 읽어낸다. 홀수 컬럼 어드레스 C1, C3, C5, ……의 메모리 셀로부터 기대값을 "1"로 하여 데이터를 읽어내는 경우에는, 선택 신호 DETECT1_o를 인에이블로 한다. 홀수 컬럼 어드레스 C1, C3, C5, ……의 메모리 셀로부터 기대값을 "0"으로 하여 데이터를 읽어내는 경우에는, 선택 신호 DETECT0_o를 인에이블로 한다.
또한, 도 4에 짝수 컬럼 선택부(10e), 도 6에 홀수 컬럼 선택부(10o)의 일례를 각각 도시하였지만, 도 5에 도시한 짝수 컬럼 선택부(11e, 12e, ……) 및 홀수 컬럼 선택부(11o, 12o, ……)도 각각 마찬가지의 구성이다.
인버터(101)는, 페이지 내의 데이터가 모두 일치하고 있으면 읽어내기 정상 (패스)이라고 판정하고, 일치하지 않는 경우에는 읽어내기 불량(페일)이라고 판정하여, 패스 또는 페일을 나타내는 검지 결과 RESULT를 출력한다. 검지 결과 보유 회로(102)는, 외부로부터의 입력 클럭 신호 CLOCK에 동기하여, 인버터(101)로부터의 검지 결과 RESULT를 유지하고, 도 1에 도시한 BIST 회로(60)에 출력한다.
도 4에 도시한 짝수 컬럼 선택부(10e)의 짝수 비트선 선택부(101e) 및 홀수 비트선 선택부(101o)와, 도 6에 도시한 홀수 컬럼 선택부(10o)의 짝수 비트선 선택부(102e) 및 홀수 비트선 선택부(102o)는, 선택 신호 DETECT1_e, DETECT0_e 및 선택 신호 DETECT1_o, DETECT0_o에 각각 기초하여, 상호 상이한 데이터 N1_n 및 반전 데이터 N0_n을 각각 선택할 수 있다. 이 때문에, 동일 페이지의 홀수 컬럼 어드레스 C1, C3, C5, ……과 짝수 컬럼 어드레스 C0, C2, C4, ……에서 테스트 패턴이 "0" 과 "1"로 상이한 경우에도, 상호 상이한 데이터 N1_n 및 반전 데이터 N0_n을 선택할 수 있다.
따라서, BIST에서 사용하는 테스트 패턴으로서는, 도 7에 일례를 도시하는 바와 같은 체커 보드 패턴이 사용 가능하다. 체커 보드 패턴은, 불량의 검지 능력을 높이기 위해, 물리적으로 인접한 메모리 셀이나 비트선 혹은 워드선의 간섭을 체크하기 위한 패턴이다. 횡축은 컬럼 어드레스 C0 내지 C5를 나타내고, 종축은 페이지 P0 내지 P5를 나타내며, 테스트 패턴은 16진수로 표기되어 있다. 바이트 단위로 데이터가 반전하도록, 동일 페이지 P0 내지 P5의 짝수 컬럼 어드레스 C0, C2, C4의 바이트 내에는 "FF(11111111)"이 써넣어지고, 홀수 컬럼 어드레스 C1, C3, C5의 바이트 내에는 "00(00000000)"이 써넣어진다. 또한, 동일 컬럼 어드레스 C0 내지 C5에서 페이지 P1 내지 P5마다 데이터가 반전되어 있다.
다음으로, 본 발명의 제1 실시예에 따른 불량 검지 방법(BIST 방법)을, 도 8의 타이밍차트를 참조하여 설명한다.
시각 T10에서는, 도 3에 도시한 패턴 생성기(62)에 의해, 도 7에 도시한 테스트 패턴 TP를 생성하고, 입출력선 IOSA-i, /IOSA-i, IOSA-i+1, /IOSA-i+1, ……를 통하여, 메모리 셀 어레이(10)의 메모리 셀에 페이지 단위로, 테스트 패턴 TP로서, 짝수 컬럼 어드레스 C0, C2, C4, ……의 메모리 셀에 "FF(11111111)"이 써넣어지고, 홀수 컬럼의 메모리 셀에 "00(00000000)"이 써넣어져 있는 것으로 한다.
시각 T11 내지 T12에서, 프리차지 신호 /PRECHARGE가 인가되어 트랜지스터 Q10이 도통하고, 배선 DSENSE가 프리차지된다. 시각 T13 내지 T14에서, 제어 신호 EN이 입력되어 도 4 및 도 6에 도시한 트랜지스터 Q21, Q22, ……가 도통하고, 테스트 패턴 TP에 따른 메모리 셀 어레이(10)로부터의 데이터가 페이지 단위로 센스 앰프(2)에 읽어내어진다. 읽어내어진 데이터는, 비트선 BLi, BLi +1, ……를 통하여 래치 회로(20, 21, ……)에 일시 보유된다.
짝수 컬럼 어드레스 C0, C2, C4, ……의 메모리 셀로부터 기대값을 "1"로 하여 데이터를 읽어내는 경우에는, 선택 신호 DETECT1_e를 인에이블로 한다. 도 4에 도시한 짝수 컬럼 선택부(10e)에서, 짝수 비트선 선택부(101e) 및 홀수 비트선 선택부(101o)는, 선택 신호 DETECT1_e에 기초하여, 래치 회로(20, 21, ……)로부터 데이터 N1_n을 선택적으로 읽어낸다. 또한, 짝수 컬럼 어드레스 C0, C2, C4, …… 메모리 셀로부터 기대값을 "0"으로 하여 데이터를 읽어내는 경우에는, 선택 신호 DETECT0_e를 인에이블로 하면 된다.
기대값을 "1"로 하여 선택 신호 DETECT1_e를 인에이블로 하였을 때, 테스트 대상의 메모리 셀의 써넣기 및 읽어내기가 정상으로 행하여지고, 메모리 셀로부터 읽어낸 데이터가 기대값과 동일하면, 읽어내어진 데이터 N1_n은 "0"이다. 데이터 N1_n이 "0"이기 때문에, 트랜지스터 Qe2가 온 동작하지 않고, 프리차지된 배선 DSENSE의 전압이 하이("H") 레벨로 유지된다.
한편, 기대값을 "1"로 하여 선택 신호 DETECT1_e를 인에이블로 하였을 때, 테스트 대상의 메모리 셀의 써넣기 및 읽어내기가 정상으로 행하여지지 않고, 메모리 셀로부터 읽어낸 데이터가 기대값과 상이하면, 읽어내어진 데이터 N1_n은 "1"로 된다. 데이터 N1_n이 "1"이기 때문에, 트랜지스터 Qe2가 온 동작하고, 프리차지된 배선 DSENSE의 전압이 로우("L") 레벨로 끌어당겨진다.
또한, 홀수 컬럼 어드레스 C1, C3, C5, …… 메모리 셀로부터 기대값을 "0"으로 하여 데이터를 읽어내는 경우에는, 선택 신호 DETECT0_o를 인에이블로 한다. 도 6에 도시한 홀수 컬럼 선택부(10o)에서, 짝수 비트선 선택부(102e) 및 홀수 비트선 선택부(102o)는, 선택 신호 DETECT0_o에 기초하여, 래치 회로(20, 21, ……)로부터 반전 데이터 N0_n을 선택적으로 읽어낸다. 또한, 홀수 컬럼 어드레스 C1, C3, C5, ……의 메모리 셀로부터 기대값을 "1"로 하여 데이터를 읽어내는 경우에는, 선택 신호 DETECT1_o를 인에이블로 하면 된다.
기대값을 "0"으로 하여 선택 신호 DETECT0_o를 인에이블로 하였을 때, 테스 트 대상의 메모리 셀의 써넣기 및 읽어내기가 정상으로 행하여지고, 메모리 셀로부터 읽어낸 데이터가 기대값과 동일하면, 읽어내어진 반전 데이터 N0_n은 "0"이다. 데이터 N1_n이 "0"이기 때문에, 트랜지스터 Qe8이 온 동작하지 않고, 프리차지된 배선 DSENSE의 전압이 "H" 레벨로 유지된다.
한편, 기대값을 "0"으로 하여 선택 신호 DETECT0_o를 인에이블로 하였을 때, 테스트 대상의 메모리 셀의 써넣기 및 읽어내기가 정상으로 행하여지지 않고, 메모리 셀로부터 읽어낸 데이터가 기대값과 상이하면, 읽어내어진 반전 데이터 N0_n은 "1"로 된다. 반전 데이터 N1_n이 "1"이기 때문에, 트랜지스터 Qe8이 온 동작하고, 프리차지된 배선 DSENSE의 전압이 "L" 레벨로 끌어당겨진다.
여기서, 복수의 짝수 컬럼 선택부(10e, 11e, 12e, ……) 및 홀수 컬럼 선택부(10o, 11o, 12o, ……)의 각각의 짝수 비트선 선택부(101e, 102e, …‥), 및 홀수 비트선 선택부(101o, 102o, ……)가, 배선 DSENSE에 병렬 접속되어 있기 때문에, 읽어내어진 데이터 중 1개라도 기대값과 상이하면, 배선 DSENSE의 전위는 "L" 레벨로 된다.
시각 T15 내지 T16에서, 외부 클럭 신호 CLOCK가 검지 결과 보유 회로(102)에 입력된다. 시각 T16에서, 인버터(101)는, 배선 DSENSE의 전위가 "H" 레벨을 유지하고 있으면, 읽어내기가 정상인 것을 나타내는 "L" 레벨을 검지 결과 RESULT로서 출력하고, 배선 DSENSE의 전위가 "L" 레벨이면, 읽어내기 불량을 나타내는 "H" 레벨을 검지 결과 RESULT로서 출력한다.
검지 결과 보유 회로(102)는, 외부로부터 입력되는 LOCK에 동기하여, 인버터(101)로부터의 검지 결과 RESULT를 보유하고, 출력한다. 도 3에 도시한 BIST 회로(60)의 레지스터(65)는, 검지 결과 RESULT를 받아들여, BIST 결과 OUT를 외부로 출력한다.
또한, BIST에서는, 외부로부터의 입력 클럭 신호 CLOCK에 따라서 동작이 반복되고, 페이지 단위로 순차적으로 테스트 패턴의 써넣기 및 읽어내기 데이터의 검출 및 판정이 행하여진다. 짝수 컬럼 어드레스 C0, C2, C4, ……의 메모리 셀에 "00(00000000)"이 써넣어지고, 홀수 컬럼 어드레스 C1, C3, C5, ……의 메모리 셀에 "FF(11111111)"이 써넣어져 있는 경우에서는, 선택 신호 DETECT0_e, DETECT1_o를 인에이블로 하면 된다.
여기서, 본 발명의 제1 실시예의 비교예를 설명한다. 이 비교예에서, 검지 회로(1)는, 도 9에 도시하는 바와 같이, 짝수 컬럼 선택부(10e)에서, 짝수 비트선 선택부(101e) 및 홀수 비트선 선택부(101o)가 2개의 선택 신호 DETECT1, DETECT0에 의해 제어되는 점이, 도 4에 도시한 짝수 컬럼 선택부(10e)와 상이하다. 또한, 도 10에 도시하는 바와 같이, 홀수 컬럼 선택부(10o)에서, 짝수 비트선 선택부(102e) 및 홀수 비트선 선택부(102o)가 2개의 선택 신호 DETECT1, DETECT0에 의해 제어되는 점이, 도 6에 도시한 홀수 컬럼 선택부(10o)와 상이하다. 즉, 이 비교예에서는, 짝수 컬럼 선택부(10e)도 홀수 컬럼 선택부(10o)도, 짝수 비트선 선택부 및 홀수 비트선 선택부가 선택 신호 DETECT1, DETECT0에 의해 제어된다.
즉, 도 9 및 도 10에 도시한 비교예에서는, 짝수 컬럼 선택부(10e)와 도시를 생략한 홀수 컬럼 선택부(10o)가 동일한 선택 신호 DETECT1, DETECT0에 의해 제어되므로, 짝수 컬럼 선택부(10e)와 홀수 컬럼 선택부(10o)에서 동일한 데이터 N1-n 또는 반전 데이터 N0_n밖에 선택할 수 없다. 이 때문에, All "0" 또는 All "1"의 테스트 패턴밖에 사용할 수 없다.
이에 대하여, 본 발명의 제1 실시예에 따르면, 짝수 컬럼 선택부(10e, 11e, 12e, ……)와 홀수 컬럼 선택부(10o, 11o, 12o, ……)가, 각각의 선택 신호 DETECT1_e, DETECT0_e 및 선택 신호 DETECT1_o, DETECT0_o에 의해 각각 제어된다. 이 때문에, 짝수 컬럼 선택부(10e, 11e, 12e, ……)와 홀수 컬럼 선택부(10o, 11o, 12o, ……)에서 상이한 데이터 N1_n 및 반전 데이터 N0_n을 선택할 수 있다. 이 때문에, All "1" 또는 All "0" 의 테스트 패턴을 이용할 뿐만 아니라, 도 7에 도시하는 바와 같은 체커 보드 패턴 등의, 페이지 단위 내에서 상이한 테스트 패턴을 이용하여, 복수의 데이터를 일괄 검지할 수 있다. 이 때문에, All "0" 또는 "1"의 테스트 패턴을 이용하여 BIST를 행할 때보다도, 고장의 검출 효율이 높은 테스트를 행하는 것이 가능하게 된다.
또한, 컬럼 디코더(3)에서 컬럼 선택 신호 CSLn, CSLm을 선택적으로 인에이블로 함으로써, 복수의 데이터를 선택적으로 검지하여도 된다. 이 결과, 페이지 내의 메모리 셀의 일부에 대하여 선택적으로 고장 검출하는 것도 가능하게 된다.
(변형예)
본 발명의 제1 실시예의 변형예에서, 도 11에 도시하는 바와 같이, 도 4 및 도 6에 도시한 검지 회로(1)의 다른 일례가 도시되어 있고, 이 검지 회로(1)에서, 짝수 컬럼 선택부(10e)는, 짝수 비트선 BLi에 접속된 짝수 비트선 선택부(101e)와, 홀수 비트선 BLi +1에 접속된 홀수 비트선 선택부(101o)를 구비한다. 여기서, 동일 바이트 내에서, 짝수 비트선 선택부(101e)가 선택 신호 DETECT1_e, DETECT0_e에 의해 제어되며, 홀수 비트선 선택부(101o)가 선택 신호 DETECT1_o, DETECT0_o에 의해 제어되는 점이, 도 4에 도시한 짝수 컬럼 선택부(10e)와 상이하다. 홀수 컬럼 선택부(10o)도, 도 11에 도시한 짝수 컬럼 선택부(10e)와 마찬가지의 구성이다.
짝수 비트선 선택부(101e)는, 선택 신호 DETECT1_e에 따라서, 데이터 N1_n을 선택적으로 읽어내고, 또한, 선택 신호 DETECT0_e에 따라서, 반전 데이터 N0-n을 선택적으로 읽어낸다. 짝수 비트선 BLi의 메모리 셀로부터 기대값을 "1"로 하여 데이터를 읽어내는 경우에는, 선택 신호 DETECT1_e를 인에이블로 하고, 짝수 비트선 BLi의 메모리 셀로부터 기대값을 "0"으로 하여 데이터를 읽어내는 경우에는, 선택 신호 DETECT0_e를 인에이블로 한다.
홀수 비트선 선택부(101o)는, 선택 신호 DETECT1_o에 따라서, 데이터 N1_n을 선택적으로 읽어내고, 또한, 선택 신호 DETECT0_o에 따라서, 반전 데이터 N0-n을 선택적으로 읽어낸다. 홀수 비트선 BLi +1의 메모리 셀로부터 기대값을 "1"로 하여 데이터를 읽어내는 경우에는, 선택 신호 DETECT1_o를 인에이블로 하고, 홀수 비트선 BLi +1의 메모리 셀로부터 기대값을 "0"으로 하여 데이터를 읽어내는 경우에는, 선택 신호 DETECT0_o를 인에이블로 한다.
홀수 컬럼 선택부(10o)도, 도 11에 도시한 짝수 컬럼 선택부(10e)와 마찬가지의 구성이며, 도 12에 도시하는 바와 같이, 도 6에 도시한 검지 회로(1)의 다른 일례가 도시되어 있고, 이 검지 회로(1)에서, 홀수 컬럼 선택부(10o)는, 짝수 비트선 BLi +j에 접속된 짝수 비트선 선택부(102e)와, 홀수 비트선 BLi +j+1에 접속된 홀수 비트선 선택부(102o)를 구비한다. 여기에서, 동일 바이트 내에서, 짝수 비트선 선택부(102e)가 선택 신호 DETECT1_e, DETECT0_e에 의해 제어되며, 홀수 비트선 선택부(102o)가 선택 신호 DETECT1_o, DETECT0_o에 의해 제어되는 점이, 도 6에 도시한 홀수 컬럼 선택부(10o)와 상이하다.
짝수 비트선 선택부(102e)는, 선택 신호 DETECT1_e에 따라서, 데이터 N1_n을 선택적으로 읽어내고, 또한, 선택 신호 DETECT0_e에 따라서, 반전 데이터 N0-n을 선택적으로 읽어낸다. 짝수 비트선 BLi +j의 메모리 셀로부터 기대값을 "1"로 하여 데이터를 읽어내는 경우에는, 선택 신호 DETECT1_e를 인에이블로 하고, 짝수 비트선 BLi +j의 메모리 셀로부터 기대값을 "0"으로 하여 데이터를 읽어내는 경우에는, 선택 신호 DETECT0_e를 인에이블로 한다.
홀수 비트선 선택부(102o)는, 선택 신호 DETECT1_o에 따라서, 데이터 N1_n을 선택적으로 읽어내고, 또한, 선택 신호 DETECT0_o에 따라서, 반전 데이터 N0-n을 선택적으로 읽어낸다. 홀수 비트선 BLi +j+1의 메모리 셀로부터 기대값을 "1"로 하여 데이터를 읽어내는 경우에는, 선택 신호 DETECT1_o를 인에이블로 하고, 홀수 비트 선 BLi +j+1의 메모리 셀로부터 기대값을 "0"으로 하여 데이터를 읽어내는 경우에는, 선택 신호 DETECT0_o를 인에이블로 한다.
이와 같이, 동일 바이트 내에서도 상이한 데이터 N1_n 및 반전 데이터 N0_n을 선택할 수 있다. 이 때문에, 인접하는 비트끼리 상이한 테스트 패턴을 사용하여도, 복수의 데이터를 일괄 검지할 수 있다. 따라서, 도 13에 도시하는 바와 같은 비트 단위의 체커 보드 패턴을 테스트 패턴으로서 사용할 수 있다.
도 13에서, 횡축은 컬럼 어드레스 C0 내지 C5를 나타내고, 종축은 페이지 P0 내지 P5를 나타내며, 테스트 패턴은 16진수로 표기되어 있다. 도 13에 도시한 체커 보드 패턴에서는, 동일 페이지 P0 내지 P5 내에서 비트 단위로 데이터가 반전되어 있다. 또한, 동일 컬럼 어드레스 C0 내지 C5에서 페이지 P1 내지 P5마다 데이터가 반전되어 있다. 예를 들면, 페이지 P0, P2, P4에서, 전체 컬럼 어드레스 C0 내지 C5의 바이트의 각각에는 "AA(10101010)"이 써넣어지고, 페이지 P1, P3, P5에서, 전체 컬럼 어드레스 C0 내지 C5의 바이트의 각각에는 "55(01010101)"이 써넣어진다.
본 발명의 제1 실시예의 이 변형예에 따르면, 도 13에 도시한 비트 단위의 체커 보드 패턴 등의, 바이트 내에서 인접하는 비트간에서 상이한, 테스트 패턴을 사용할 수 있어, 인접하는 비트선의 간섭에 기인하는 불량을 효율적으로 테스트할 수 있다.
(제2 실시예)
본 발명의 제2 실시예에 따른 반도체 기억 장치는, 도 14에 도시하는 바와 같이, 차동 증폭 회로(5)의 출력 측에 검지 회로(1)를 구비한다. 차동 증폭 회로(5)는, 입력 회로(7)로부터의 입출력선 IOSA-i, /IOSA-i, IOSA-i+1, /IOSA-i+1에 접속되어 있는 복수의 차동 증폭기(50 내지 57)를 구비한다. 복수의 차동 증폭기(50 내지 57)는, 읽어내어진 데이터 N1_n과 반전 데이터 N0_n의 전압차를 증폭하여 IOI 신호선 I/O-0 내지 I/O-7로부터 출력한다.
출력 회로(8)는, 차동 증폭기(50 내지 57)의 각각에 IOI 신호선 I/O-0 내지 I/O-7을 통하여 접속된 복수의 출력부(80 내지 87)를 구비한다. 출력부(80 내지 87)는, 외부로부터 입력되는 클럭 /RE에 동기하여 IOI 신호선 I/O-0 내지 I/O-7로부터의 데이터를 보유하고, 보유하고 있던 데이터를 I/O 버퍼(9)에 출력한다.
검지 회로(1)는, IOI 신호선 I/O-0 내지 I/O-7로부터의 데이터를 일괄 검지한다. 검지 회로(1)는, 복수의 차동 증폭기(50 내지 57)의 출력 측에 IOI 신호선 I/O-0 내지 I/O-7을 통하여 접속된 비교 회로(15)와, 비교 회로(15)에 접속된 비교 결과 보유 회로(16)를 구비한다. 비교 회로(15)는, 인크리먼트 신호 INC에 동기하여 IOI 신호선 I/O-0 내지 I/O-7로부터의 데이터를 비교하여 비교 결과를 출력한다. 비교 회로(15)는, 도 15에 도시하는 바와 같이, 바이트 내의 8개의 IOI 신호선에 접속된 배타적 논리합(EXOR) 게이트(151)와, EXOR 게이트(151)에 접속된 논리합(OR) 게이트(152)를 구비한다. EXOR 게이트(151)는, 바이트 내의 데이터가 모두 일치하고 있을 때에는 비교 결과(검지 결과) RESULT로서 읽어내기 정상(패스)을 나타내는 "H" 레벨을 출력하고, 일치하지 않을 때에는 비교 결과 RESULT로서 읽어내기 불량(페일)을 나타내는 "L" 레벨을 출력한다. OR 게이트(152)는, 인크리먼트 신호 INC에 동기하여 EXOR 게이트(151)로부터의 비교 결과 RESULT를 출력한다.
도 14의 반도체 기억 장치에서의 비교 결과 보유 회로(16)는, 인크리먼트 신호 INC에 동기하여 비교 결과를 순차적으로 받아들이고, 받아들인 비교 결과를 BIST 회로(60)에 전달한다.
다른 구성은, 도 1에 도시한 반도체 기억 장치와 실질적으로 마찬가지이므로, 중복된 설명을 생략한다. 또한, 도 14에는 1바이트에 대응하는 1개의 검지 회로(1)를 도시하였지만, 실제로는, 각 바이트에 대응하는 복수의 검지 회로를 구비하고 있으면 된다.
본 발명의 제2 실시예에서는, 테스트 패턴으로서, 도 16에 도시하는 바와 같은 다이애거널 패턴을 사용 가능하다. 횡축은 컬럼 어드레스 C0 내지 C5를 나타내고, 종축은 페이지 P0 내지 P5를 나타내며, 16진수로 표기하고 있다. 다이애거널 패턴은, 어드레싱이 올바르게 행하여지고 있는 것을 확인하기 위한 패턴이다.
다음으로, 본 발명의 제2 실시예에 따른 일괄 검지 방법(BIST 방법)을 설명한다. 도 3에 도시한 패턴 생성기(62)로부터, 입출력선 IOSA-i, /IOSA-i, IOSA-i+1, /IOSA-i+1을 통하여 도 16에 도시한 다이애거널 패턴이 페이지 단위로 써넣어져 있는 것으로 한다. 제2 실시예에서는, 인크리먼트 신호 INC에 동기하여, 컬럼 어드레스를 인크리먼트하면서, 래치 회로(20, 21, ……)로부터 데이터 N1_n 또는 반전 데이터 N0_n이 IOI 신호선 I/O-0 내지 I/O-7에 읽어내어진다. 제어 신호 EN 을 게이트에 인가하여 트랜지스터 Q21, Q22를 도통하고, 비트선 BLi, BLi +1, ……을 통하여 데이터가 센스 앰프(2)에 읽어내어진다. 읽어내어진 데이터는, 래치 회로(20, 21, ……)에 보유된다. 어드레스 버퍼(12)로부터 컬럼 선택 신호 CSLn을 게이트에 입력하여 트랜지스터 Q31, Q32이 도통하고, 래치 회로(20, 21, ……)에 의해 보유된 데이터 N1_n 및 반전 데이터 N0_1이 입출력선 IOSA-i, /IOSA-i, IOSA-i+1, /IOSA-i+1에 전달된다.
차동 증폭기(50 내지 57)는, 데이터 N1_n과 반전 데이터 N0_n의 전위차를 증폭하여 IOI 신호선 I/O-0 내지 I/O-7에 출력한다. EXOR 게이트(151)는, 바이트 단위의 IOI 신호선 I/O-0 내지 I/O-7로부터 데이터를 입력하여, 바이트 내의 데이터가 모두 일치할 때에는 읽어내기 정상(패스)이라고 판정하고, 비교 결과로서 "L" 레벨을 출력한다. 한편, 일치하지 않을 때에는, 읽어내기 불량(페일)이라고 판정하고, 비교 결과로서 "H" 레벨을 출력한다. OR 게이트(152)는, 인크리먼트 신호 INC에 동기하여, 비교 결과 RESULT를 출력한다. 비교 결과 RESULT는 BIST 회로(60)에 입력되어, 외부에 출력된다.
본 발명의 제2 실시예에 따르면, 체커 보드 패턴뿐만 아니라, 바이트 내의 데이터가 동일하면, 다이애거널 패턴이나, 나아가서는 컬럼 어드레스와 페이지 어드레스와는 관계가 없는 랜덤 패턴이어도, BIST 회로(60)에서 불량을 검지할 수 있다.
(제1 변형예)
제2 실시예의 반도체 기억 장치에서의 도 15에 도시한 비교 회로(15)의 제1 변형예로서, 도 17에 도시하는 바와 같이, 바이트의 전반 비트의 데이터I/O-0 내지 I/O-3과 후반 비트의 데이터 I/O-4 내지 I/O-7에 각각 접속된 EXOR 게이트(151x, 151y)와, EXOR 게이트(151x, 151y)에 각각 접속된 OR 게이트(152x, 152y)로 이루어지는 것으로 하여도 된다.
EXOR 게이트(151x)는, 바이트의 전반 비트의 데이터가 모두 일치하면 "H" 레벨을 출력하고, 일치하지 않으면 "L" 레벨을 출력한다. OR 게이트(152x)는, 인크리먼트 신호 INC에 동기하여, EXOR 게이트(151x)로부터의 비교 결과 RESULT1을 출력한다.
EXOR 게이트(151y)는, 바이트의 후반 비트의 데이터가 일치하면 "H" 레벨을 출력하고, 일치하지 않으면 "L" 레벨을 출력한다. OR 게이트(152y)는, 인크리먼트 신호 INC에 동기하여 EXOR 게이트(151y)로부터의 비교 결과 RESULT2를 출력한다.
도 17에 도시한 비교 회로(15)를 이용하면, 동일 바이트 내의 전반의 비트의 데이터와 후반의 비트의 데이터를 개별로 일괄 검지하므로, 테스트 패턴을 바이트 내의 전반 비트분과 후반 비트분으로 나누어 설정할 수 있다. 이 때문에, 테스트의 자유도를 높이고, 불량의 검출 효율을 향상시킬 수 있다.
(제2 변형예)
제2 실시예의 반도체 기억 장치에서의 도 15에 도시한 비교 회로(15)의 제2 변형예로서, 도 18에 도시하는 바와 같이, 바이트 내의 홀수 I/O-1, 3, 5, 7 및 짝수 I/O-0, 2, 4, 6에 접속된 EXOR 게이트(151x, 151y)와, EXOR 게이트(151x, 151y) 에 각각 접속된 OR 게이트로 이루어지는 것으로 하여도 된다.
EXOR 게이트(151x)는, 동일 바이트의 짝수 비트의 데이터가 모두 일치하면 "H" 레벨을 출력하고, 일치하지 않으면 "L" 레벨을 출력한다. OR 게이트(152x)는, 인크리먼트 신호 INC에 동기하여, EXOR 게이트(151x)로부터의 비교 결과 RESULT1을 출력한다.
EXOR 게이트(151y)는, 동일 바이트의 홀수 비트의 데이터가 모두 "0"으로 일치하면 "H" 레벨을 출력하고, 일치하지 않으면 "L" 레벨을 출력한다. OR 게이트(152y)는, 인크리먼트 신호 INC에 동기하여, EXOR 게이트(151y)로부터의 비교 결과 RESULT2를 출력한다.
도 18에 도시한 비교 회로를 이용하면, 동일 바이트 내의 짝수 비트와 홀수 비트에서 개별로 데이터를 일괄 검지할 수 있으므로, 테스트 패턴을 바이트 내의 짝수 비트분과 홀수 비트분으로 나누어 설정할 수 있다. 이 때문에, 테스트의 자유도를 높여, 불량의 검출 효율을 향상시킬 수 있다.
이상과 같이, 본 발명은 제1 및 제2 실시예에 의해 기재하였지만, 이들 실시예에 한정되는 것은 아니다. 예를 들면, BIST에서 사용하는 테스트 패턴은 외부에서 자동 테스트 패턴 생성 회로(ATPG) 등에 의해 생성하여도 된다. 또한, 반도체 기억 장치가 외부로부터의 입력 클럭 신호 CLOCK를 받는 대신에 클럭을 생성하는 클럭 생성 회로를 구비하고 있어도 된다. 또한, 검지 회로(1)가 페이지 단위로 복수의 데이터를 일괄 검지하는 예를 나타내었지만, 복수개의 검지 회로를 이용하여 바이트 단위로 검지하여도 된다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 이룰 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.
본 발명에 따르면, 컬럼 디코더(3)에서 컬럼 선택 신호 CSLn, CSLm을 선택적으로 인에이블로 함으로써, 복수의 데이터를 선택적으로 검지하여도 된다. 이 결과, 페이지 내의 메모리 셀의 일부에 대하여 선택적으로 고장 검출하는 것도 가능하게 된다.
또한 도 13에 도시한 비트 단위의 체커 보드 패턴 등의, 바이트 내에서 인접하는 비트간에서 상이한, 테스트 패턴을 사용할 수 있어, 인접하는 비트선의 간섭에 기인하는 불량을 효율적으로 테스트할 수 있다.
또한, 체커 보드 패턴뿐만 아니라, 바이트 내의 데이터가 동일하면, 다이애거널 패턴이나, 나아가서는 컬럼 어드레스와 페이지 어드레스와는 관계가 없는 랜덤 패턴이어도, BIST 회로에서 불량을 검지할 수 있다.
또한, 동일 바이트 내의 전반의 비트의 데이터와 후반의 비트의 데이터를 개별로 일괄 검지하므로, 테스트 패턴을 바이트 내의 전반 비트분과 후반 비트분으로 나누어 설정할 수 있다. 이 때문에, 테스트의 자유도를 높여, 불량의 검출 효율을 향상시킬 수 있다.

Claims (15)

  1. 복수의 메모리 셀로 이루어지는 메모리 셀 어레이와,
    "0"과 "1"을 포함하는 테스트 패턴 데이터를 상기 복수의 메모리 셀에 페이지 단위로 써넣고 상기 복수의 메모리 셀을 테스트하는 BIST 회로와,
    상기 복수의 메모리 셀로부터 페이지 단위로 읽어내어진 복수의 데이터를 보유하는 센스 앰프와,
    상기 센스 앰프에 보유된 상기 복수의 데이터를 일괄 검지하고, 검지 결과를 상기 BIST 회로에 출력하는 검지 회로
    를 구비하고,
    상기 검지 회로는,
    상기 센스 앰프에 접속되고, 상기 메모리 셀 어레이의 짝수 컬럼 어드레스의 바이트 단위의 상기 데이터를 선택하는 짝수 컬럼 선택부와,
    상기 센스 앰프에 접속되고, 상기 메모리 셀 어레이의 홀수 컬럼 어드레스의 바이트 단위의 상기 데이터의 반전 데이터를 선택하는 홀수 컬럼 선택부와,
    상기 짝수 컬럼 선택부 및 상기 홀수 컬럼 선택부가 병렬 접속되고, 상기 짝수 컬럼 어드레스의 바이트 단위의 데이터, 및 상기 홀수 컬럼 어드레스의 바이트 단위의 데이터를 일괄 검지하는 인버터
    를 구비하는 반도체 기억 장치.
  2. 복수의 메모리 셀로 이루어지는 메모리 셀 어레이와,
    "0"과 "1"을 포함하는 테스트 패턴 데이터를 상기 복수의 메모리 셀에 페이지 단위로 써넣고 상기 복수의 메모리 셀을 테스트하는 BIST 회로와,
    상기 복수의 메모리 셀로부터 페이지 단위로 읽어내어진 복수의 데이터를 보유하는 센스 앰프와,
    상기 센스 앰프에 보유된 상기 복수의 데이터를 일괄 검지하고, 검지 결과를 상기 BIST 회로에 출력하는 검지 회로와,
    컬럼 디코더와,
    차동 증폭 회로
    를 구비하고,
    상기 센스 앰프는, 개개의 비트선마다 설치되고, 각각 병렬 접속된 2개의 인버터로 이루어지는 복수의 래치 회로를 구비하며,
    상기 컬럼 디코더는, 개개의 비트선마다 설치되고, 각각 게이트가 상호 접속된 제1 및 제2 전송 트랜지스터로 이루어지는 복수의 디코더 회로를 구비하고, 개개의 디코더 회로의 제1 전송 트랜지스터의 일단은 대응하는 래치 회로의 제1 노드에 접속되고, 제2 전송 트랜지스터의 일단은 상기 대응하는 래치 회로의 제2 노드에 접속되어 있고,
    상기 차동 증폭 회로는, 개개의 비트선마다 설치되고, 각각 제1 및 제2 입력단이 대응하는 디코더 회로의 상기 제1 전송 트랜지스터의 타단 및 상기 제2 전송 트랜지스터의 타단에 접속되고, 상기 대응하는 래치 회로의 제1 노드의 데이터와 제2 노드의 데이터의 전압차를 증폭하여 출력하는 복수의 차동 증폭 회로를 구비하고,
    상기 검지 회로는, 상기 복수의 차동 증폭 회로로부터 출력된 1바이트의 복수의 데이터를 비교하고, 상기 비교 결과를 출력하는 비교 회로를 구비하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 검지 회로는, 상기 복수의 데이터를 페이지 단위 또는 바이트 단위로 일괄 검지하는 반도체 기억 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 검지 회로는, 바이트 단위의 상기 데이터를 상호 비교하는 비교 회로를 구비하는 반도체 기억 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 BIST 회로는, 상기 검지 회로의 검지 결과를 받고, 상기 복수의 데이터가 모두 일치하지 않는 경우 불량이라고 판정하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 센스 앰프는, 개개의 비트선마다 설치되고, 각각 병렬 접속된 2개의 인버터로 이루어지는 복수의 래치 회로를 구비하고,
    상기 검지 회로의 상기 짝수 컬럼 선택부는, 제1 짝수 비트선에 대응하여 설치된 제1 래치 회로의 제1 노드에 접속되고, 제1 검출 제어 신호에 의해 제어되어 제1 래치 회로의 제1 노드의 데이터를 상기 검지 회로에 출력하는 트랜지스터 회로 및 상기 제1 래치 회로의 제2 노드에 접속되고, 제2 검출 제어 신호에 의해 제어되어 상기 제1 래치 회로의 제2 노드의 데이터를 상기 검지 회로에 출력하는 트랜지스터 회로로 이루어지는 짝수 비트선 선택부와, 제1 홀수 비트선에 대응하여 설치된 제2 래치 회로의 제1 노드에 접속되고, 상기 제1 검출 제어 신호에 의해 제어되어 제2 래치 회로의 제1 노드의 데이터를 상기 검지 회로에 출력하는 트랜지스터 회로 및 상기 제2 래치 회로의 제2 노드에 접속되고, 상기 제2 검출 제어 신호에 의해 제어되어 상기 제2 래치 회로의 제2 노드의 데이터를 상기 검지 회로에 출력하는 트랜지스터 회로로 이루어지는 홀수 비트선 선택부를 구비하고,
    상기 검지 회로의 상기 홀수 컬럼 선택부는, 제2 짝수 비트선에 대응하여 설치된 제3 래치 회로의 제1 노드에 접속되고, 제3 검출 제어 신호에 의해 제어되어 제3 래치 회로의 제1 노드의 데이터를 상기 검지 회로에 출력하는 트랜지스터 회로 및 상기 제3 래치 회로의 제2 노드에 접속되고, 제4 검출 제어 신호에 의해 제어되어 상기 제3 래치 회로의 제2 노드의 데이터를 상기 검지 회로에 출력하는 트랜지스터 회로로 이루어지는 짝수 비트선 선택부와, 제2 홀수 비트선에 대응하여 설치된 제4 래치 회로의 제1 노드에 접속되고, 상기 제3 검출 제어 신호에 의해 제어되어 제4 래치 회로의 제1 노드의 데이터를 상기 검지 회로에 출력하는 트랜지스터 회로 및 상기 제4 래치 회로의 제2 노드에 접속되고, 상기 제4 검출 제어 신호에 의해 제어되어 상기 제4 래치 회로의 제2 노드의 데이터를 상기 검지 회로에 출력하는 트랜지스터 회로로 이루어지는 홀수 비트선 선택부를 구비하는 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 센스 앰프는, 개개의 비트선마다 설치되고, 각각 병렬 접속된 2개의 인버터로 이루어지는 복수의 래치 회로를 구비하고,
    상기 검지 회로의 상기 짝수 컬럼 선택부는, 제1 짝수 비트선에 대응하여 설치된 제1 래치 회로의 제1 노드에 접속되고, 제1 검출 제어 신호에 의해 제어되어 제1 래치 회로의 제1 노드의 데이터를 상기 검지 회로에 출력하는 트랜지스터 회로 및 상기 제1 래치 회로의 제2 노드에 접속되고, 제2 검출 제어 신호에 의해 제어되어 상기 제1 래치 회로의 제2 노드의 데이터를 상기 검지 회로에 출력하는 트랜지스터 회로로 이루어지는 짝수 비트선 선택부와, 제1 홀수 비트선에 대응하여 설치된 제2 래치 회로의 제1 노드에 접속되고, 제3 검출 제어 신호에 의해 제어되어 제2 래치 회로의 제1 노드의 데이터를 상기 검지 회로에 출력하는 트랜지스터 회로 및 상기 제2 래치 회로의 제2 노드에 접속되고, 제4 검출 제어 신호에 의해 제어되어 상기 제2 래치 회로의 제2 노드의 데이터를 상기 검지 회로에 출력하는 트랜지스터 회로로 이루어지는 홀수 비트선 선택부를 구비하며,
    상기 검지 회로의 상기 홀수 컬럼 선택부는, 제2 짝수 비트선에 대응하여 설치된 제3 래치 회로의 제1 노드에 접속되고, 상기 제1 검출 제어 신호에 의해 제어되어 제3 래치 회로의 제1 노드의 데이터를 상기 검지 회로에 출력하는 트랜지스터 회로 및 상기 제3 래치 회로의 제2 노드에 접속되고, 상기 제2 검출 제어 신호에 의해 제어되어 상기 제3 래치 회로의 제2 노드의 데이터를 상기 검지 회로에 출력하는 트랜지스터 회로로 이루어지는 짝수 비트선 선택부와, 제2 홀수 비트선에 대응하여 설치된 제4 래치 회로의 제1 노드에 접속되고, 상기 제3 검출 제어 신호에 의해 제어되어 제4 래치 회로의 제1 노드의 데이터를 상기 검지 회로에 출력하는 트랜지스터 회로 및 상기 제4 래치 회로의 제2 노드에 접속되고, 상기 제4 검출 제어 신호에 의해 제어되어 상기 제4 래치 회로의 제2 노드의 데이터를 상기 검지 회로에 출력하는 트랜지스터 회로로 이루어지는 홀수 비트선 선택부를 구비하는 반도체 기억 장치.
  8. 제2항에 있어서,
    상기 비교 회로는, 상기 복수의 차동 증폭용 회로로부터 출력된 1바이트의 복수의 데이터를 받고, 상기 검지 결과를 출력하는 배타적 논리합 회로로부터 이루어지는 반도체 기억 장치.
  9. 제2항에 있어서,
    상기 비교 회로는, 상기 복수의 차동 증폭용 회로로부터 출력된 1바이트의 복수의 데이터 중의 전반 비트의 데이터를 비교하고, 제1 검지 결과를 출력하는 제1 비교 회로와, 상기 복수의 차동 증폭용 회로로부터 출력된 상기 1바이트의 복수의 데이터 중의 후반 비트의 데이터를 비교하고, 제2 검지 결과를 출력하는 제2 비교용 회로를 구비하는 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 제1 비교 회로는, 상기 복수의 차동 증폭용 회로로부터 출력된 1바이트의 복수의 데이터 중의 전반 비트의 데이터를 받고, 상기 제1 검지 결과를 출력하는 제1 배타적 논리합 회로로 이루어지며, 상기 제2 비교 회로는, 상기 복수의 차동 증폭용 회로로부터 출력된 상기 1바이트의 복수의 데이터 중의 후반 비트의 데이터를 받고, 상기 제2 검지 결과를 출력하는 제2 배타적 논리합 회로로 이루어지는 반도체 기억 장치.
  11. 제2항에 있어서,
    상기 비교 회로는, 상기 복수의 차동 증폭용 회로로부터 출력된 1바이트의 복수의 데이터 중의 짝수 비트의 데이터를 비교하고, 제1 검지 결과를 출력하는 제1 비교 회로와, 상기 복수의 차동 증폭용 회로로부터 출력된 상기 1바이트의 복수의 데이터 중의 홀수 비트의 데이터를 비교하고, 제2 검지 결과를 출력하는 제2 비교용 회로를 구비하는 반도체 기억 장치.
  12. 제11항에 있어서,
    상기 제1 비교 회로는, 상기 복수의 차동 증폭용 회로로부터 출력된 1바이트의 복수의 데이터 중의 짝수 비트의 데이터를 받고, 상기 제1 검지 결과를 출력하는 제1 배타적 논리합 회로로 이루어지며, 상기 제2 비교 회로는, 상기 복수의 차동 증폭용 회로로부터 출력된 상기 1바이트의 복수의 데이터 중 홀수 비트의 데이터를 받고, 상기 제2 검지 결과를 출력하는 제2 배타적 논리합 회로로 이루어지는 반도체 기억 장치.
  13. 제1항 또는 제2항에 있어서,
    상기 테스트 패턴은 체커 보드 패턴을 포함하는 반도체 기억 장치.
  14. 제1항 또는 제2항에 있어서,
    상기 반도체 기억 장치는 NAND 플래시 메모리인 반도체 기억 장치.
  15. 삭제
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