JP2000030483A - 大規模メモリ用ｂｉｓｔ回路 - Google Patents

大規模メモリ用ｂｉｓｔ回路

Info

Publication number
JP2000030483A
JP2000030483A JP10200867A JP20086798A JP2000030483A JP 2000030483 A JP2000030483 A JP 2000030483A JP 10200867 A JP10200867 A JP 10200867A JP 20086798 A JP20086798 A JP 20086798A JP 2000030483 A JP2000030483 A JP 2000030483A
Authority
JP
Japan
Prior art keywords
memory cell
register
test
test pattern
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10200867A
Other languages
English (en)
Inventor
Takenori Okitaka
毅則 沖▲たか▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP10200867A priority Critical patent/JP2000030483A/ja
Priority to TW087121860A priority patent/TW396539B/zh
Priority to US09/225,346 priority patent/US6343366B1/en
Priority to KR1019990006823A priority patent/KR100320829B1/ko
Publication of JP2000030483A publication Critical patent/JP2000030483A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】 内蔵メモリのテストを行う場合、テストデー
タ入出力用の端子を設け、かつ多くの端子を備えた高価
な外部テスタを必要とするため製造コストが高価になる
という課題があった。 【解決手段】 コンパレータ３からの比較結果が不良メ
モリセルの存在を示す場合、不良メモリセルの代わりに
使用される冗長メモリセルに関する修復コードを生成し
格納する修復コード生成／レジスタ７と、ＧＯ／ＮＧレ
ジスタ４および修復コード生成／レジスタ７内のデータ
を選択的に外部へ出力するセレクタ６、または修復コー
ドを基に不良メモリセルを修復する自己修復回路８を備
えたものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＤＲＡＭ、ＳＲ
ＡＭ、Ｆｌａｓｈメモリ等の大規模メモリを備えたＬＳ
Ｉ内に組み込まれ使用される大規模メモリ用自己テスト
（ＢＩＳＴ）回路に関するものである。
【０００２】
【従来の技術】図５は、大規模メモリを備えた従来のＬ
ＳＩを示すブロック図であり、図において、５１はＤＲ
ＡＭ、ＳＲＡＭ、Ｆｌａｓｈメモリ等のメモリセルアレ
イ、５２は、例えばＣＰＵ（図示せず）の制御の基で、
メモリセルアレイ５１からデータを読み出し所定の機能
を実行する内部回路、５３および５４は、通常動作時
は、内部回路５２とメモリセルアレイ５１との間のデー
タ転送を行うため、内部回路５２とメモリセルアレイ５
１との間を接続し、メモリセルアレイ５１の動作テスト
時は、制御信号入力端子およびテストデータ入力端子と
メモリセルアレイ５１との間を接続し、ＬＳＩの外部か
ら供給される制御データおよびテストデータをメモリセ
ルアレイ５１へ供給し、またテスト結果をメモリセルア
レイ５１からテストデータ出力端子を介して外部のテス
タへ送信するようにパスを切り替えるセレクタである。
【０００３】図５に示す従来のＬＳＩ内に組み込まれて
いるメモリセルアレイ５１の動作テスト時には、制御信
号入力端子、テストデータ入力端子、テストデータ出力
端子、セレクタ５３および５４を介して外部のテスタ
（図示せず）と接続され、メモリセルアレイ５１の動作
テストが実行される。
【０００４】次に動作について説明する。メモリセルア
レイ５１の動作テスト時には、ＬＳＩの外部にあるテス
タから制御信号入力端子を介して、セレクタ５３，５４
へ動作テストの開始を指示する制御信号が入力される。
これにより、メモリセルアレイ５１の動作は、外部テス
タにより制御される。
【０００５】次に、外部テスタから出力された制御信号
をセレクタ５３および５４が入力すると、メモリセルア
レイ５１と内部回路５２との間の接続を切り離し、テス
トデータ入力端子およびテストデータ出力端子を介し
て、メモリセルアレイ５１と外部テスタとを接続する。
【０００６】次に、外部テスタで生成され出力されたテ
ストデータが、テスト入力端子を介してメモリセルアレ
イ５１内へ入力される。その後、メモリセルアレイ５１
からテストデータが、テストデータ出力端子を介して、
外部テスタへ送信される。外部テスタは、メモリセルア
レイ５１から出力されてきたテストデータを検査し、メ
モリセルアレイ５１の動作が正しいか否かを判断する。
【０００７】
【発明が解決しようとする課題】ＤＲＡＭ、ＳＲＡＭ、
Ｆｌａｓｈメモリ等のメモリセルアレイ５１、即ち、Ｌ
ＳＩに内蔵された大規模のメモリセルアレイを備えた従
来のＬＳＩは以上のように構成されているので、内蔵の
メモリセルアレイ５１のＡＴ−Ｓｐｅｅｄメモリテスト
等の動作テストを実施する場合、通常動作時に使用する
端子とは別に、テスト専用の複数個のテストデータ入力
端子およびテストデータ出力端子等を設ける必要があっ
た。例えば、メモリセルアレイの動作テストのために数
十本、あるいは数百本のテスト専用の入出力端子が別途
必要とされ、これにより、ＬＳＩの端子数が増加し、そ
の分内部回路等に使用される回路面積が減少し、また製
造コストが増大するという課題があった。
【０００８】また、外部テスタは一般に高価な装置であ
り、テスト用の端子数が増加すればするほど外部テスタ
の価格も増加し、その結果、製造コストがさらに増大す
るという課題があった。
【０００９】さらに動作テスト時では、メモリセルアレ
イ５１の信頼性をテストするために高い周波数のクロッ
ク信号を用いてメモリセルアレイを動作させる必要があ
り、このため高速のクロック信号を出力する機能を持つ
外部テスタが必要となり、外部テスタの価格が増加し、
結果として製造コストが増大するという課題があった。
【００１０】また、メモリセルアレイ５１の他に、内部
回路５２等のロジック回路をテストするためには、さら
に高価なメモリ／ロジック兼用テスタを必要とし、ある
いは、メモリセルアレイ５１用の外部テスタおよびロジ
ック回路用の外部テスタが必要とされ、その結果、製造
コストがさらに増大するという課題があった。
【００１１】この発明は上記のような課題を解決するた
めになされたもので、ＤＲＡＭ、ＳＲＡＭ、Ｆｌａｓｈ
メモリ等の大規模メモリを備えたＬＳＩにおいて、ＬＳ
Ｉ内部に組み込まれ、テストデータを生成し、テスト結
果を比較し、不良のメモリセルを検出して自己修復可能
なメモリセルアレイの動作をテストする大規模メモリ用
の自己テスト（ＢＩＳＴ）回路を得ることを目的とす
る。
【００１２】
【課題を解決するための手段】この発明に係る大規模メ
モリ用ＢＩＳＴ回路は、複数のメモリセルからなるメモ
リセルアレイの動作テストを管理するＢＩＳＴコントロ
ーラと、テストパターン生成用のマイクロコードを内蔵
し、前記ＢＩＳＴコントローラからの指示に基づいて前
記マイクロコードを実行し、テストパターンおよび期待
値を生成し出力するテストパターン生成器と、前記テス
トパターン生成器で生成された前記期待値と前記テスト
パターンを読み込んだ前記複数のメモリセルから出力さ
れるデータとの比較を行うコンパレータと、前記コンパ
レータによる比較結果に基づいて、前記複数のメモリセ
ルの動作テストの結果が正常か異常かを示す情報を格納
するＧＯ／ＮＧレジスタと、前記コンパレータでの比較
結果が前記メモリセルの動作異常を示す場合、前記メモ
リセルに関するビット線およびワード線の情報を格納す
るエラー情報レジスタと、前記ＧＯ／ＮＧレジスタおよ
び前記エラー情報レジスタ内に格納されている情報を選
択的に外部へ出力するセレクタとを備えるものであり、
これによりテスト用の入出力端子数を低減し、効率よく
内蔵メモリセルアレイの動作テストを実行し、かつＬＳ
Ｉの製造コストを低減するものである。
【００１３】この発明に係る大規模メモリ用ＢＩＳＴ回
路は、エラー情報レジスタの代わりに設けられ、コンパ
レータから出力される比較結果がメモリセルの動作異常
を示す場合、異常と判定された前記メモリセルの代わり
に用いられる、メモリセルアレイ内に予め組み込まれて
いる冗長メモリセルの情報に関する修復コードを生成し
格納する修復コード生成／レジスタをさらに備え、セレ
クタは、前記修復コード生成／レジスタおよびＧＯ／Ｎ
Ｇレジスタ内に格納されている前記メモリセルの情報を
選択的に外部へ出力することで、テスト用の入出力端子
数を低減して効率よく内蔵メモリセルアレイの動作テス
トを実行し、不良メモリセルの使用を回避するためのデ
ータを供給し、かつＬＳＩの製造コストを低減するもの
である。
【００１４】この発明に係る大規模メモリ用ＢＩＳＴ回
路は、複数のメモリセルからなるメモリセルアレイの動
作テストを管理するＢＩＳＴコントローラと、テストパ
ターン生成用のマイクロコードを内蔵し、前記ＢＩＳＴ
コントローラからの指示に基づいて前記マイクロコード
を実行し、テストパターンおよび期待値を生成し出力す
るテストパターン生成器と、前記テストパターン生成器
で生成された前記期待値と前記テストパターンを入力し
た複数のメモリセルから出力されるデータとの比較を行
うコンパレータと、前記コンパレータによる比較結果に
基づいて、前記複数のメモリセルの動作テストの結果が
正常か異常かを示す情報を格納し外部へ出力するＧＯ／
ＮＧレジスタと、前記コンパレータでの比較結果が前記
メモリセルの動作異常を示す場合、異常である前記メモ
リセルの代わりに用いられる、前記メモリセルアレイ内
に予め組み込まれている冗長メモリセルに関する修復コ
ードを生成し格納する修復コード生成／レジスタと、前
記修復コード生成／レジスタ内に格納された前記修復コ
ードを読み出し、異常と判定された前記メモリセルの代
わりに前記冗長メモリセルを活性化させ前記メモリセル
の修復を行う自己修復回路とを備えるものであり、テス
ト用の入出力端子数を低減して効率よく内蔵メモリセル
アレイの動作テストを実行し、不良メモリセルの修復に
関するデータを生成し、効率よく不良のメモリセルの使
用を回避し代わりに冗長メモリセルを使用し、かつＬＳ
Ｉの製造コストを低減するものである。
【００１５】この発明に係る大規模メモリ用ＢＩＳＴ回
路は、外部から供給されるクロック信号を入力し、入力
した前記クロック信号を基に所定周波数のクロック信号
を生成し、生成した前記所定周波数のクロック信号をＢ
ＩＳＴコントローラへ供給し、低速のクロック信号を出
力する外部テスタを用いた場合であっても、メモリセル
アレイに対するＡｔ−Ｓｐｅｅｄメモリテストを実行可
能とするものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
大規模メモリ用自己テスト（ＢＩＳＴ）回路を示すブロ
ック図であり、ＬＳＩ等に組み込まれることで、ＤＲＡ
Ｍ、ＳＲＡＭ、Ｆｌａｓｈメモリ等の大規模の内蔵メモ
リの動作テストを行うものである。図において、１は自
己テスト動作を制御する自己テスト（ＢＩＳＴ）コント
ローラである。２は、テストパターン生成用のマイクロ
コードを内蔵し、マイクロコードを実行することで制御
信号およびデータからなるテストパターンおよび期待値
を生成し、ＬＳＩに内蔵されているＤＲＡＭ、ＳＲＡ
Ｍ、Ｆｌａｓｈメモリ等のメモリセルアレイ５１へ生成
したテストパターンを出力し、生成した期待値を後述す
るコンパレータ３へ出力するテストパターン生成器であ
る。
【００１７】３はテストパターン生成器２で生成したテ
ストパターンの期待値と、メモリセルアレイ５１から出
力されるデータとの比較を行うコンパレータ、４はコン
パレータ３での比較結果に基づいて、メモリセルアレイ
５１の動作テストが正常か異常かを示すデータを格納す
るＧＯ／ＮＧレジスタである。５はコンパレータ３での
比較結果に基づいて、メモリセルアレイ５１の動作が異
常である場合、エラーデータの存在するビット線、ワー
ド線の情報を格納するエラー情報レジスタ５である。６
はＧＯ／ＮＧレジスタ４およびエラー情報レジスタ５に
格納されているデータを選択して、外部へ出力するセレ
クタである。
【００１８】次に動作について説明する。ＢＩＳＴコン
トローラ１は、クロック信号および自己テスト動作を制
御する制御信号を入力すると、テストパターン生成器
２、コンパレータ３、ＧＯ／ＮＧレジスタ４、およびエ
ラー情報レジスタ５へ制御信号を出力し、これらを自己
テスト動作モードに設定する。
【００１９】テストパターン生成器２は、ＢＩＳＴコン
トローラ１から自己テスト動作モードを示す制御信号を
入力すると、予めプログラムされ内蔵されているテスト
パターン生成用のマイクロコードを実行し、制御信号お
よびデータから構成されるテストパターンおよび期待値
を生成する。次に、テストパターン生成器２は、生成し
たテストパターンをメモリセルアレイ５１へ書き込み、
また、生成した期待値をコンパレータ３へ出力する。そ
の後、コンパレータ３は、メモリセルアレイ５１内に書
き込まれたテストパターンを読み出し、テストパターン
生成器２から出力された期待値と比較し、メモリセルア
レイ５１が正しく動作しているか否かを検査する。
【００２０】比較の結果、メモリセルアレイ５１から読
み出されたテストパターンと期待値とが一致した場合、
コンパレータ３は、メモリセルアレイ５１の動作が正常
であることを示すデータをＧＯ／ＮＧレジスタ４へ出力
する。また、比較の結果、メモリセルアレイ５１から読
み出されたテストパターンと期待値とが一致しない場
合、即ち、両者の間に一カ所でも一致しないデータがあ
った場合、コンパレータ３は、メモリセルアレイ５１の
動作が異常であることを示すデータをＧＯ／ＮＧレジス
タ４へ出力し、さらに一致しなかったデータである異常
ビット、即ち不良メモリセルに関するビット線およびワ
ード線に関するデータを、エラー情報レジスタ５内に出
力する。
【００２１】次に、セレクタ６は、ＢＩＳＴコントロー
ラ１の制御のもとで、あるいは、外部のテスタ（図示せ
ず）によりＧＯ／ＮＧレジスタ４内のデータを選択し出
力する。ＧＯ／ＮＧレジスタ４内に格納されているデー
タが、メモリセルアレイ５１の動作異常を示している場
合、外部のテスタはセレクタ６に指示を出し、エラー情
報レジスタ５へ接続を切替え、エラー情報レジスタ５内
に格納されているデータを外部へ出力する。
【００２２】以上のように、この実施の形態１によれ
ば、ＬＳＩの内部に大規模メモリ用ＢＩＳＴ回路を組み
込むことで、テストパターン生成器２によりテストパタ
ーンを自己生成し、メモリセルアレイ５１の動作テスト
を実行してメモリセルアレイ５１の動作を自己診断し、
テスト結果および不良のメモリセルに関するビット線や
ワード線を含む情報をＧＯ／ＮＧレジスタ４およびエラ
ー情報レジスタ５内に格納し、格納した情報をテスト結
果データとして選択的に外部へ読み出し、その結果、冗
長メモリセルを用いて不良メモリセルの使用を回避する
ことが可能なので、従来のように高価な外部テスタを用
いる必要もなく簡易ロジックテスタ等を使用可能であ
り、またテスト用の入出力端子数を低減できるので、Ｌ
ＳＩの製造コストを低減でき、ＧＯ／ＮＧレジスタ４や
エラー情報レジスタ５内に格納されたエラー情報を選択
的に読み出して利用可能である。
【００２３】実施の形態２．図２は、この発明の実施の
形態２による大規模メモリ用自己テスト（ＢＩＳＴ）回
路を示すブロック図であり、ＬＳＩ等に組み込まれるこ
とで、ＤＲＡＭ、ＳＲＡＭ、Ｆｌａｓｈメモリ等の大規
模の内蔵メモリの動作テストを行うものである。図にお
いて、７は修復コード生成／レジスタであり、コンパレ
ータ３による期待値とメモリセルアレイ５１から読み出
したテストデータとの比較の結果、異常ビット、即ち不
良のメモリセルが存在する場合、不良メモリセルに関す
るビット線、ワード線に関する情報等を基に、不良メモ
リセルを回避するための修復コードを生成し、かつその
修復コードを格納する。尚、その他の構成要素は、実施
の形態１の大規模メモリ用ＢＩＳＴ回路のものと同様な
ので、同一符号を用いて、ここではそれらの説明を省略
する。
【００２４】次に動作について説明する。ＢＩＳＴコン
トローラ１は、クロック信号および自己テスト動作を制
御する制御信号を入力すると、テストパターン生成器
２、コンパレータ３、ＧＯ／ＮＧレジスタ４、および修
復コード生成／レジスタ７へ制御信号を出力し、これら
を自己テスト動作モードに設定する。
【００２５】テストパターン生成器２は、ＢＩＳＴコン
トローラ１から自己テスト動作モードを示す制御信号を
入力すると、予めプログラムされ内蔵されているマイク
ロコードを実行し、制御信号およびデータから構成され
るテストパターンおよび期待値を生成する。次に、テス
トパターン生成器２は、生成したテストパターンをメモ
リセルアレイ５１へ書き込み、また、生成した期待値を
コンパレータ３へ出力する。その後、コンパレータ３
は、メモリセルアレイ５１内に書き込まれたテストパタ
ーンを読み出し、テストパターン生成器２から出力され
た期待値と比較し、メモリセルアレイ５１内の各メモリ
セルの動作を検査する。
【００２６】比較の結果、メモリセルアレイ５１から読
み出されたテストパターンと期待値とが一致した場合、
コンパレータ３は、メモリセルアレイ５１の動作が正常
であることを示すデータをＧＯ／ＮＧレジスタ４へ出力
する。また、比較の結果、メモリセルアレイ５１から読
み出されたテストパターンと期待値とが一致しない場
合、即ち、両者のデータ間で１カ所でも一致しないデー
タがあった場合、コンパレータ３は、メモリセルアレイ
５１の動作が異常であることを示すデータをＧＯ／ＮＧ
レジスタ４へ書き込み、さらに一致しなかったデータの
示す異常ビット、即ち、不良メモリセルに関するビット
線およびワード線に関するデータを修復コード生成／レ
ジスタ７へ出力する。
【００２７】次に、修復コード生成／レジスタ７は、コ
ンパレータ３から送信されてきた比較結果に基づいて、
不良メモリセルの代わりとして、メモリセルアレイ５１
内に予め組み込まれている冗長メモリセルを使用するた
めの修復コードを生成し格納する。
【００２８】次に、セレクタ６は、ＢＩＳＴコントロー
ラ１の制御のもとで、あるいは、外部テスタ（図示せ
ず）により、ＧＯ／ＮＧレジスタ４内のデータまたは修
復コード生成／レジスタ７内の修復コード等のデータを
選択し、外部へ出力する。外部のテスタは、ＧＯ／ＮＧ
レジスタ４内に格納されているデータがメモリセルアレ
イ５１の動作は正常であることを示している場合、次の
動作に移行し、もし、メモリセルアレイ５１の動作が異
常であることを示している場合、エラー情報レジスタ５
内に格納されているデータ、あるいは、修復コード生成
／レジスタ７内の修復コードを入手する。そして、この
不良メモリセルに関する修復コードに基づいて、冗長メ
モリセルのヒューズ等をレーザ光線で焼き切り冗長メモ
リセルを活性化させ、即ち使用可能にさせ、不良メモリ
セルの使用を回避する。
【００２９】以上のように、この実施の形態２によれ
ば、ＬＳＩの内部に大規模メモリ用ＢＩＳＴ回路を組み
込むことで、メモリセルアレイ５１の動作テストを実行
しメモリセルアレイ５１の動作を自己診断でき、さらに
不良メモリセルに関する修復コードを生成することがで
きる。即ち、メモリセルアレイ５１の動作テストの結果
をコンパレータ３で比較検査し、ＢＩＳＴコントローラ
１または外部テスタ等の制御の基で、ＧＯ／ＮＧレジス
タ４、修復コード生成／レジスタ７から、不良メモリセ
ルに関する修復コード等の各種データを選択的に読み出
すことが可能なので、従来のように高価な外部テスタを
用いる必要もなく簡易ロジックテスタ等を使用可能であ
り、またテスト用の入出力端子数を低減できるので、Ｌ
ＳＩの製造コストを低減できる。
【００３０】実施の形態３．図３は、この発明の実施の
形態３による大規模メモリ用自己テスト（ＢＩＳＴ）回
路を示すブロック図であり、ＬＳＩ等に組み込まれるこ
とで、ＤＲＡＭ、ＳＲＡＭ、Ｆｌａｓｈメモリ等の大規
模の内蔵メモリの動作テストを行い、不良メモリセルを
冗長メモリセルに置き換え、不良メモリセルの使用を回
避させるものである。図において、８は修復コード生成
／レジスタ７内に格納された修復コードを用いて、メモ
リセルアレイ５１内の異常ビット、即ち、不良メモリセ
ルを冗長メモリセルに置き換え、不良メモリセルの使用
を回避する自己修復回路である。尚、その他の構成要素
は、実施の形態２の大規模メモリ用ＢＩＳＴ回路のもの
と同様なので、同一符号を用いて、ここではそれらの説
明を省略する。
【００３１】次に動作について説明する。先ず、ＢＩＳ
Ｔコントローラ１は、クロック信号および自己テスト動
作を制御する制御信号を、例えば外部テスタ（図示せ
ず）から入力すると、テストパターン生成器２、コンパ
レータ３、ＧＯ／ＮＧレジスタ４、修復コード生成／レ
ジスタ７、および自己修復回路８へ制御信号を出力し、
これらを自己テスト動作モードに設定する。
【００３２】テストパターン生成器２は、ＢＩＳＴコン
トローラ１から自己テスト動作モードを示す制御信号を
入力すると、予めプログラムされ内蔵されているマイク
ロコードを実行し、制御信号およびデータから構成され
るテストパターンおよび期待値を生成する。次に、テス
トパターン生成器２は、生成したテストパターンをメモ
リセルアレイ５１へ書き込み、また、生成した期待値を
コンパレータ３へ出力する。その後、コンパレータ３
は、メモリセルアレイ５１内に書き込まれたテストパタ
ーンを読み出し、テストパターン生成器２から出力され
た期待値と比較し、メモリセルアレイ５１が正しく動作
しているか否かを検査する。
【００３３】比較の結果、メモリセルアレイ５１から読
み出されたテストパターンと期待値とが一致した場合、
コンパレータ３は、メモリセルアレイ５１の動作が正常
であることを示すデータをＧＯ／ＮＧレジスタ４へ出力
する。また、比較の結果、メモリセルアレイ５１から読
み出されたテストパターンと期待値とが一致しない場
合、即ち、両者の間に１カ所でも一致しないデータがあ
った場合、コンパレータ３は、メモリセルアレイ５１の
動作が異常であることを示すデータをＧＯ／ＮＧレジス
タ４へ出力し、さらに、一致しなかったデータに係わる
異常ビット、即ち不良メモリセルに関するビット線（不
良ビット）およびワード線のデータを修復コード生成／
レジスタ７および自己修復回路８へ出力する。
【００３４】コンパレータ３から出力された比較結果に
基づいて、修復コード生成／レジスタ７は、不良メモリ
セルの代わりに、メモリセルアレイ５１内に予め組み込
まれている冗長メモリを使用するためのデータを示す修
復コードを生成し格納する。
【００３５】もし、ＧＯ／ＮＧレジスタ４内に格納され
ているデータが、メモリセルアレイ５１の動作が異常で
あることを示している場合、ＢＩＳＴコントローラ１
は、修復コード生成／レジスタ７および自己修復回路８
へトリガ信号を送信する。このトリガ信号は、外部装置
から修復コード生成／レジスタ７および自己修復回路８
へ供給するように構成してもよい。
【００３６】修復コード生成／レジスタ７は、ＢＩＳＴ
コントローラ１からまたは外部テスタからトリガ信号を
受信すると、不良メモリセルに関する修復コードを自己
修復回路８へ出力する。自己修復回路８は、ＢＩＳＴコ
ントローラ１からのトリガ信号を受信すると、修復コー
ド生成／レジスタ７から送信された修復コードを取り込
み、この不良メモリセルに関する修復コードに基づい
て、例えば、冗長メモリのヒューズ等をレーザ光線で焼
き切る指示を出力し、不良メモリセルの代わりに冗長メ
モリを用いて、不良メモリの使用を回避する。
【００３７】以上のように、この実施の形態３によれ
ば、ＬＳＩの内部に大規模メモリ用ＢＩＳＴ回路を組み
込むことで、メモリセルアレイ５１の動作テストを実行
し、テスト結果を自己診断し、修復コードを生成し、さ
らにこの修復コードを用いて、不良のメモリセルを冗長
メモリセルにて置き換え、不良メモリセルの使用を回避
することができる。即ち、メモリセルアレイ５１での動
作テストの結果をＧＯ／ＮＧレジスタ４、エラー情報レ
ジスタ５、修復コード生成／レジスタ７内から読み出
し、読み出された不良メモリセルに関する修復データ等
を基に、自己修復回路８が、メモリセルアレイ５１内の
不良メモリセルを冗長メモリセルに置き換えることが可
能なので、従来のように高価な外部テスタを用いる必要
もなく簡易ロジックテスタ等を使用可能であり、またテ
スト用の入出力端子数を設ける必要もないのでＬＳＩの
製造コストを低減できる。
【００３８】実施の形態４．図４は、この発明の実施の
形態４による大規模メモリ用自己テスト（ＢＩＳＴ）回
路を示すブロック図であり、ＬＳＩ等に組み込まれるこ
とでＤＲＡＭ、ＳＲＡＭ、Ｆｌａｓｈメモリ等の大規模
の内蔵メモリに対してＡｔ−Ｓｐｅｅｄメモリテストを
行い、不良のメモリセルが発見されたら、冗長メモリセ
ルを用いて置き換え、不良メモリセルの使用を回避する
ものである。図において、９はＰｈａｓｅ Ｌｏｃｋｅ
ｄ Ｌｏｏｐ（ＰＬＬ）であり、外部のテスタから供給
されるクロック信号を入力して、高速のクロック信号を
生成するものである。尚、その他の構成要素は、実施の
形態３の大規模メモリ用ＢＩＳＴ回路のものと同様なの
で、同一符号を用いて、ここではそれらの説明を省略す
る。
【００３９】次に動作について説明する。先ず、ＰＬＬ
９は、外部のテスタから供給されるクロック信号を入力
すると、入力したクロック信号を逓倍してメモリセルア
レイ５１の動作テストに必要な周波数のクロック信号を
生成し、生成したクロック信号をＢＩＳＴコントローラ
１へ供給する。
【００４０】次に、ＢＩＳＴコントローラ１は、ＰＬＬ
９で生成されたクロック信号および自己テスト動作を制
御する制御信号を入力すると、テストパターン生成器
２、コンパレータ３、ＧＯ／ＮＧレジスタ４、修復コー
ド生成／レジスタ７、および自己修復回路８へ制御信号
を出力し、自己テスト動作モードに設定する。
【００４１】テストパターン生成器２は、ＢＩＳＴコン
トローラ１から自己テスト動作モードを示す制御信号を
入力すると、予めプログラムされ内蔵されているマイク
ロコードを実行し、制御信号およびデータから構成され
るテストパターンおよび期待値を生成する。次に、テス
トパターン生成器２は、生成したテストパターンをメモ
リセルアレイ５１へ書き込み、さらに、生成した期待値
をコンパレータ３へ出力する。その後、コンパレータ３
は、メモリセルアレイ５１内に書き込まれたテストパタ
ーンを読み出し、テストパターン生成器２から出力され
た期待値と比較し、メモリセルアレイ５１が正しく動作
しているか否かを検査する。
【００４２】比較の結果、メモリセルアレイ５１から読
み出されたテストパターンと期待値とが一致した場合、
コンパレータ３は、メモリセルアレイ５１の動作が正常
であることを示すデータをＧＯ／ＮＧレジスタ４へ出力
する。また、比較の結果、メモリセルアレイ５１から読
み出されたテストパターンと期待値とが一致しない場
合、即ち、両者の間に１カ所でも一致しないデータがあ
った場合、コンパレータ３は、メモリセルアレイ５１の
動作が異常であることを示すデータをＧＯ／ＮＧレジス
タ４へ出力し、さらに、一致しなかった不良データに関
するビット線（不良ビット）およびワード線のデータを
修復コード生成／レジスタ７および自己修復回路８へ出
力する。
【００４３】また、コンパレータ３の比較結果に基づい
て、修復コード生成／レジスタ７は、不良ビットの代わ
りに、メモリセルアレイ５１内の冗長メモリを使用する
ための修復コードを生成し格納する。
【００４４】次に、ＧＯ／ＮＧレジスタ４内に格納され
ているデータがメモリセルアレイ５１の動作が正常であ
ることを示している場合、次の動作に移行する。もし、
ＧＯ／ＮＧレジスタ４内に格納されているデータがメモ
リセルアレイ５１の動作が異常であることを示している
場合、ＢＩＳＴコントローラ１は、修復コード生成／レ
ジスタ７および自己修復回路８へトリガ信号を送信す
る。このトリガ信号は、外部のテスタから修復コード生
成／レジスタ７および自己修復回路８へ供給する構成で
あってもよい。
【００４５】修復コード生成／レジスタ７は、ＢＩＳＴ
コントローラ１からのトリガ信号を受信すると、修復コ
ードを自己修復回路８へ出力する。自己修復回路８は、
ＢＩＳＴコントローラ１からのトリガ信号を受信する
と、修復コード生成／レジスタ７から送信された修復コ
ードを取り込み、この不良ビットの修復コードに基づい
て、例えば、冗長メモリのヒューズ等をレーザ光線で焼
き切り、冗長メモリを用いて不良ビットを使用しないよ
うにして、不良メモリセルの使用を回避する。
【００４６】ＰＬＬ９が生成する所定周波数のクロック
信号は、ＰＬＬ９を設計する段階で設定しておいてもよ
いし、また、例えば、外部テスタから供給される制御信
号に基づいて、生成されるクロック信号の周波数をプロ
グラマブルに変化させてもよい。
【００４７】尚、上記した実施の形態４の大規模メモリ
用ＢＩＳＴ回路では、図３に示す実施の形態３の大規模
メモリ用ＢＩＳＴ回路内にＰＬＬ９を組み込んだ場合に
ついて説明したが、図１および図２に示した実施の形態
１および２の大規模メモリ用ＢＩＳＴ回路にも同様に組
み込むことができ、かつ同様の効果を得ることができ
る。しかし、その構成および動作は、上記した実施の形
態４の説明と同様なので、ここでは説明を省略する。
【００４８】以上のように、この実施の形態４によれ
ば、実施の形態３の構成に加えて、所定周波数を生成す
るＰＬＬ９を組み込んだので、メモリセルアレイ５１の
動作テストに必要な所定周波数のクロック信号を生成で
き、メモリセルアレイ５１のＡＴ−Ｓｐｅｅｄメモリテ
ストを実行できる。従って、低速のクロック信号を供給
する安価な外部テスタ、例えば、簡易ロジックテスタ等
を使用可能であり、実施の形態３で説明した大規模メモ
リ用ＢＩＳＴ回路で得られる効果に加えて、従来のよう
に高速の周波数のクロック信号を供給する高価な外部テ
スタを用いる必要もなく、ＬＳＩの製造コストをさらに
低減できる。
【００４９】
【発明の効果】以上のように、この発明によれば、コン
パレータによる比較結果に基づいて、ＧＯ／ＮＧレジス
タが、複数のメモリセルの動作テストの結果が正常か異
常かを示す情報を格納し、コンパレータでの比較結果が
メモリセルの動作異常を示す場合、エラー情報レジスタ
が、メモリセルに関するビット線およびワード線の情報
を格納し、セレクタによりＧＯ／ＮＧレジスタおよびエ
ラー情報レジスタ内に格納されている動作テスト結果お
よび不良メモリに関する情報を、選択的に外部へ出力す
るように構成したので、従来のように端子数の多い高価
な外部テスタを用いる必要もなく、またテスト用の入出
力端子数を低減することができ、ＬＳＩの製造コストを
低減できるという効果がある。
【００５０】この発明によれば、コンパレータによる比
較の結果、メモリセルの動作が異常と判定された場合、
修復コード生成／レジスタがこの不良メモリセルの代わ
りに用いられる冗長メモリセルの情報を基に修復コード
を生成し格納し、セレクタを介して、修復コード生成／
レジスタおよびＧＯ／ＮＧレジスタ内に格納されている
不良メモリセルの情報を選択的に外部へ出力できるよう
に構成したので、従来のように高価な外部テスタを用い
る必要もなく、またテスト用の入出力端子数を低減する
ことができ、ＬＳＩの製造コストを低減できるという効
果がある。
【００５１】この発明によれば、コンパレータによる比
較結果がメモリセルの動作異常を示す場合、修復コード
生成／レジスタがこのメモリセルの代わりに使用される
冗長メモリセルに関する修復コードを生成し格納し、こ
の修復コードに基づいて、自己修復回路が冗長メモリセ
ルを活性化させ不良メモリセルの修復を行うように構成
したので、従来のように高価な外部テスタを用いる必要
もなく、またテスト用の入出力端子数を設ける必要もな
いのでＬＳＩの製造コストを低減できるという効果があ
る。
【００５２】この発明によれば、ＰＬＬが外部から供給
されるクロック信号を入力し、所定周波数のクロック信
号を生成し、生成した所定周波数のクロック信号をＢＩ
ＳＴコントローラへ供給するように構成したので、低速
のクロック信号を供給する安価な外部テスタを用いて、
メモリセルアレイのＡｔ−Ｓｐｅｅｄメモリテストを実
行することができ、ＬＳＩの製造コストをさらに低減で
きるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による大規模メモリ
用ＢＩＳＴ回路を示すブロック図である。
【図２】 この発明の実施の形態２による大規模メモリ
用ＢＩＳＴ回路を示すブロック図である。
【図３】 この発明の実施の形態３による大規模メモリ
用ＢＩＳＴ回路を示すブロック図である。
【図４】 この発明の実施の形態４による大規模メモリ
用ＢＩＳＴ回路を示すブロック図である。
【図５】 大規模メモリを組み込んだ従来のＬＳＩを示
すブロック図である。
【符号の説明】
１ ＢＩＳＴコントローラ、２ テストパターン生成
器、３ コンパレータ、４ ＧＯ／ＮＧレジスタ、５
エラー情報レジスタ、６ セレクタ、７ 修復コード生
成／レジスタ、８ 自己修復回路、５１ メモリセルア
レイ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｆターム(参考） 5B015 JJ35 KB36 KB52 KB82 KB91 5B024 AA03 AA07 AA15 BA29 CA15 CA27 EA03 EA04 5F038 AV15 BE05 DF01 DF04 DF05 DF16 DT02 DT07 DT08 DT10 DT14 DT15 DT17 DT18 DT19 DT20 EZ20 5L106 AA01 AA02 AA10 CC01 CC14 DD21 DD22 DD24 DD25 DD26 GG03

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルからなるメモリセルア
    レイの動作テストを管理するＢＩＳＴコントローラと、
    テストパターン生成用のマイクロコードを内蔵し、前記
    ＢＩＳＴコントローラからの指示に基づいて前記マイク
    ロコードを実行し、テストパターンおよび期待値を生成
    し出力するテストパターン生成器と、前記テストパター
    ン生成器で生成された前記期待値と前記テストパターン
    を読み込んだ前記複数のメモリセルから出力されるデー
    タとの比較を行うコンパレータと、前記コンパレータに
    よる比較結果に基づいて、前記複数のメモリセルの動作
    テストの結果が正常か異常かを示す情報を格納するＧＯ
    ／ＮＧレジスタと、前記コンパレータでの比較結果が前
    記メモリセルの動作異常を示す場合、前記メモリセルに
    関するビット線およびワード線の情報を格納するエラー
    情報レジスタと、前記ＧＯ／ＮＧレジスタおよび前記エ
    ラー情報レジスタ内に格納されている情報を選択的に外
    部へ出力するセレクタとを備え、前記メモリセルアレイ
    を内蔵したＬＳＩに組み込まれ使用される大規模メモリ
    用ＢＩＳＴ回路。
  2. 【請求項２】 エラー情報レジスタの代わりに設けら
    れ、コンパレータから出力される比較結果がメモリセル
    の動作異常を示す場合、異常と判定された前記メモリセ
    ルの代わりに使用される冗長メモリセルの情報に関する
    修復コードを生成し格納する修復コード生成／レジスタ
    をさらに備え、セレクタは、前記修復コード生成／レジ
    スタおよびＧＯ／ＮＧレジスタ内に格納されている前記
    メモリセルの情報を選択的に外部へ出力することを特徴
    とする請求項１記載の大規模メモリ用ＢＩＳＴ回路。
  3. 【請求項３】 複数のメモリセルからなるメモリセルア
    レイの動作テストを管理するＢＩＳＴコントローラと、
    テストパターン生成用のマイクロコードを内蔵し、前記
    ＢＩＳＴコントローラからの指示に基づいて前記マイク
    ロコードを実行し、テストパターンおよび期待値を生成
    し出力するテストパターン生成器と、前記テストパター
    ン生成器で生成された前記期待値と前記テストパターン
    を入力した複数のメモリセルから出力されるデータとの
    比較を行うコンパレータと、前記コンパレータによる比
    較結果に基づいて、前記複数のメモリセルの動作テスト
    の結果が正常か異常かを示す情報を格納し外部へ出力す
    るＧＯ／ＮＧレジスタと、前記コンパレータでの比較結
    果が前記メモリセルの動作異常を示す場合、異常である
    前記メモリセルの代わりに使用される冗長メモリセルに
    関する修復コードを生成し格納する修復コード生成／レ
    ジスタと、前記修復コード生成／レジスタ内に格納され
    た前記修復コードを読み出し、異常と判定された前記メ
    モリセルの代わりに前記冗長メモリセルを活性化させ前
    記メモリセルの修復を行う自己修復回路とを備え、前記
    メモリセルアレイを内蔵したＬＳＩに組み込まれ使用さ
    れる大規模メモリ用ＢＩＳＴ回路。
  4. 【請求項４】 外部から供給されるクロック信号を入力
    し、入力した前記クロック信号を基に所定周波数のクロ
    ック信号を生成し、生成した前記所定周波数のクロック
    信号をＢＩＳＴコントローラへ供給するすることを特徴
    とする請求項１から請求項３のうちのいずれか１項記載
    の大規模メモリ用ＢＩＳＴ回路。
JP10200867A 1998-07-15 1998-07-15 大規模メモリ用ｂｉｓｔ回路 Pending JP2000030483A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP10200867A JP2000030483A (ja) 1998-07-15 1998-07-15 大規模メモリ用ｂｉｓｔ回路
TW087121860A TW396539B (en) 1998-07-15 1998-12-30 The BIST circuit apply for LSI memory system
US09/225,346 US6343366B1 (en) 1998-07-15 1999-01-05 BIST circuit for LSI memory
KR1019990006823A KR100320829B1 (ko) 1998-07-15 1999-03-03 대규모 메모리용 ｂｉｓｔ 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10200867A JP2000030483A (ja) 1998-07-15 1998-07-15 大規模メモリ用ｂｉｓｔ回路

Publications (1)

Publication Number Publication Date
JP2000030483A true JP2000030483A (ja) 2000-01-28

Family

ID=16431554

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10200867A Pending JP2000030483A (ja) 1998-07-15 1998-07-15 大規模メモリ用ｂｉｓｔ回路

Country Status (4)

Country Link
US (1) US6343366B1 (ja)
JP (1) JP2000030483A (ja)
KR (1) KR100320829B1 (ja)
TW (1) TW396539B (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001056038A1 (fr) * 2000-01-28 2001-08-02 Hitachi, Ltd. Systeme a semi-conducteur
JP2002196047A (ja) * 2000-12-27 2002-07-10 Nec Corp Ｂｉｓｔ回路内蔵半導体集積回路装置およびテスト方法
WO2002086907A1 (en) * 2001-04-25 2002-10-31 Koninklijke Philips Electronics N.V. Integrated circuit with self-test device for an embedded non-volatile memory and related test method
KR100375998B1 (ko) * 2000-11-17 2003-03-15 (주)실리콘세븐 자동 테스트 및 리페어 기능을 내장하는 반도체 메모리장치 및 그 방법
KR100388976B1 (ko) * 2001-06-22 2003-06-25 엘지전자 주식회사 메모리용 비아이에스티 회로
JP2006012234A (ja) * 2004-06-23 2006-01-12 Toshiba Corp メモリテスト回路およびメモリテスト方法
US7171592B2 (en) 2002-03-18 2007-01-30 Fujitsu Limited Self-testing circuit in semiconductor memory device
KR100745403B1 (ko) * 2005-08-25 2007-08-02 삼성전자주식회사 반도체 메모리 장치 및 그 셀프 테스트 방법
JP2007207319A (ja) * 2006-01-31 2007-08-16 Toshiba Corp 半導体記憶装置
KR100825068B1 (ko) 2006-07-28 2008-04-24 (주)토마토엘에스아이 램 테스트 및 고장처리 시스템

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000099557A (ja) * 1998-09-25 2000-04-07 Hitachi Ltd 半導体集積回路装置、及びその製造方法、及び記憶媒体
US6874110B1 (en) * 2000-05-11 2005-03-29 Stretch, Inc. Apparatus and method for self testing programmable logic arrays
US6643807B1 (en) * 2000-08-01 2003-11-04 International Business Machines Corporation Array-built-in-self-test (ABIST) for efficient, fast, bitmapping of large embedded arrays in manufacturing test
US6829737B1 (en) 2000-08-30 2004-12-07 Micron Technology, Inc. Method and system for storing device test information on a semiconductor device using on-device logic for determination of test results
US6658610B1 (en) * 2000-09-25 2003-12-02 International Business Machines Corporation Compilable address magnitude comparator for memory array self-testing
KR100384777B1 (ko) * 2000-12-19 2003-05-22 주식회사 하이닉스반도체 메모리 카드용 내장 셀프 테스트 회로
JP4786805B2 (ja) * 2001-02-16 2011-10-05 シャープ株式会社 半導体装置
JP2002267721A (ja) * 2001-03-09 2002-09-18 Mitsubishi Electric Corp Ｃｐｕ内蔵ｒａｍ混載ｌｓｉのテスト装置および方法
US20020194558A1 (en) * 2001-04-10 2002-12-19 Laung-Terng Wang Method and system to optimize test cost and disable defects for scan and BIST memories
KR100471057B1 (ko) 2001-07-10 2005-03-08 삼성전자주식회사 휴대용 컴퓨터 및 휴대용 컴퓨터의 화면 재생 방법
DE10137332B4 (de) * 2001-07-31 2014-11-06 Qimonda Ag Verfahren und Anordnung zur Ausgabe von Fehlerinformationen aus Halbleitereinrichtungen
JP4373111B2 (ja) * 2002-03-14 2009-11-25 パナソニック株式会社 テスト回路
US6879530B2 (en) * 2002-07-18 2005-04-12 Micron Technology, Inc. Apparatus for dynamically repairing a semiconductor memory
US6943575B2 (en) * 2002-07-29 2005-09-13 Micron Technology, Inc. Method, circuit and system for determining burn-in reliability from wafer level burn-in
JP3544203B2 (ja) * 2002-08-30 2004-07-21 沖電気工業株式会社 テスト回路、そのテスト回路を内蔵した半導体集積回路装置、及びそのテスト方法
US6978411B2 (en) * 2002-10-08 2005-12-20 Faraday Technology Corp. Memory test system for peak power reduction
US20040123181A1 (en) * 2002-12-20 2004-06-24 Moon Nathan I. Self-repair of memory arrays using preallocated redundancy (PAR) architecture
JP3961478B2 (ja) * 2002-12-27 2007-08-22 オムロン株式会社 プログラマブルコントローラ用ユニット及びメモリ自動復旧方法
DE60336047D1 (de) * 2003-05-22 2011-03-31 Infineon Technologies Ag Verfahren und Schaltung zur verzögerungsfreien Speicherung von Fehlern zur Selbstreparatur von eingebetteten RAM-Speichern
US6922649B2 (en) * 2003-11-25 2005-07-26 International Business Machines Corporation Multiple on-chip test runs and repairs for memories
US7210085B2 (en) * 2003-12-02 2007-04-24 International Business Machines Corporation Method and apparatus for test and repair of marginally functional SRAM cells
US7304875B1 (en) 2003-12-17 2007-12-04 Integrated Device Technology. Inc. Content addressable memory (CAM) devices that support background BIST and BISR operations and methods of operating same
US7631236B2 (en) * 2004-01-29 2009-12-08 International Business Machines Corporation Hybrid built-in self test (BIST) architecture for embedded memory arrays and an associated method
US7401281B2 (en) * 2004-01-29 2008-07-15 International Business Machines Corporation Remote BIST high speed test and redundancy calculation
KR100641706B1 (ko) * 2004-11-03 2006-11-03 주식회사 하이닉스반도체 온칩 셀프 테스트 회로 및 신호 왜곡 셀프 테스트 방법
EP1583009A1 (en) * 2004-03-30 2005-10-05 Interuniversitair Micro-Elektronica Centrum Method and apparatus for designing and manufacturing electronic circuits subject to process variations
GB0407070D0 (en) * 2004-03-30 2004-05-05 Imec Inter Uni Micro Electr A method for designing digital circuits, especially suited for deep submicron technologies
JP4044075B2 (ja) * 2004-06-14 2008-02-06 株式会社東芝 半導体集積回路の試験回路及び試験方法
US7272758B2 (en) 2004-08-31 2007-09-18 Micron Technology, Inc. Defective memory block identification in a memory device
JP2006107590A (ja) * 2004-10-04 2006-04-20 Nec Electronics Corp 半導体集積回路装置及びそのテスト方法
US8621304B2 (en) * 2004-10-07 2013-12-31 Hewlett-Packard Development Company, L.P. Built-in self-test system and method for an integrated circuit
US7275190B2 (en) * 2004-11-08 2007-09-25 Micron Technology, Inc. Memory block quality identification in a memory device
US7672803B1 (en) * 2004-12-07 2010-03-02 Spansion Llc Input of test conditions and output generation for built-in self test
US8635659B2 (en) * 2005-06-24 2014-01-21 At&T Intellectual Property I, L.P. Audio receiver modular card and method thereof
US8365218B2 (en) 2005-06-24 2013-01-29 At&T Intellectual Property I, L.P. Networked television and method thereof
JP4686350B2 (ja) * 2005-12-09 2011-05-25 株式会社東芝 不揮発性半導体記憶装置及びその自己テスト方法
US7490280B2 (en) * 2006-02-28 2009-02-10 International Business Machines Corporation Microcontroller for logic built-in self test (LBIST)
US7665003B2 (en) * 2006-12-15 2010-02-16 Qualcomm Incorporated Method and device for testing memory
JP2008159089A (ja) * 2006-12-20 2008-07-10 Toshiba Corp 自己試験回路装置およびその自己試験方法
US20080209294A1 (en) * 2007-02-26 2008-08-28 Hakan Brink Built-in self testing of a flash memory
US7676709B2 (en) * 2007-03-23 2010-03-09 Texas Instruments Incorporated Self-test output for high-density BIST
US7827445B2 (en) * 2007-12-19 2010-11-02 International Business Machines Corporation Fault injection in dynamic random access memory modules for performing built-in self-tests
CN101763901B (zh) * 2008-12-23 2014-02-12 上海芯豪微电子有限公司 在片自测试自修复方法
WO2010066207A1 (zh) * 2008-12-12 2010-06-17 上海芯豪微电子有限公司 在片自测试自修复方法
TWI397080B (zh) 2009-03-12 2013-05-21 Realtek Semiconductor Corp 記憶體裝置及其相關測試方法
CN101937722B (zh) * 2009-06-30 2013-06-05 瑞昱半导体股份有限公司 存储器装置及其相关测试方法
US8064279B2 (en) * 2009-07-14 2011-11-22 Texas Instruments Incorporated Structure and method for screening SRAMS
KR101911059B1 (ko) 2011-10-18 2018-10-24 삼성전자주식회사 Ｕｆｓ 인터페이스의 테스트 방법 및 이의 테스트 방법으로 테스트를 수행하는 메모리 장치
KR20150029213A (ko) * 2013-09-09 2015-03-18 삼성전자주식회사 다양한 테스트 패턴을 획득하는 자체 테스트 회로를 포함하는 시스템 온 칩 및 그것의 자체 테스트 방법
JP2016134188A (ja) * 2015-01-22 2016-07-25 株式会社東芝 半導体集積回路
US10395748B2 (en) 2016-06-15 2019-08-27 Micron Technology, Inc. Shared error detection and correction memory
CN106556793B (zh) * 2016-11-09 2019-05-31 上海东软载波微电子有限公司 芯片测试系统及测试方法
KR20210109085A (ko) 2020-02-26 2021-09-06 삼성전자주식회사 메모리 장치에 대한 테스트 방법, 메모리 장치를 테스트하는 테스트 장치의 동작 방법, 및 셀프-테스트 기능을 구비한 메모리 장치
US11835991B2 (en) * 2021-03-22 2023-12-05 Stmicroelectronics International N.V. Self-test controller, and associated method
CN115312110A (zh) * 2021-05-08 2022-11-08 瑞昱半导体股份有限公司 芯片验证系统及其验证方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4757503A (en) * 1985-01-18 1988-07-12 The University Of Michigan Self-testing dynamic ram
US5383195A (en) * 1992-10-19 1995-01-17 Motorola, Inc. BIST circuit with halt signal
US5506959A (en) * 1994-08-04 1996-04-09 Telecommunication Research Laboratories Method and apparatus for testing electronic memories for the presence of multiple cell coupling faults
JP3516748B2 (ja) * 1994-11-24 2004-04-05 株式会社アドバンテスト 半導体メモリ試験装置
US5577050A (en) 1994-12-28 1996-11-19 Lsi Logic Corporation Method and apparatus for configurable build-in self-repairing of ASIC memories design
US6014752A (en) * 1995-01-27 2000-01-11 Sun Mircosystems, Inc. Method and apparatus for fully controllable integrated circuit internal clock
US5535164A (en) * 1995-03-03 1996-07-09 International Business Machines Corporation BIST tester for multiple memories
US5661729A (en) 1995-04-28 1997-08-26 Song Corporation Semiconductor memory having built-in self-test circuit
KR100234504B1 (ko) * 1995-09-18 1999-12-15 포만 제프리 엘 선택된 고장에 대한 고장정보를 포착하는 집적회로의 테스트 방법 및 내장된 자기 테스트 장치
JPH09306198A (ja) * 1996-02-07 1997-11-28 Lsi Logic Corp 冗長列及び入／出力線を備えたａｓｉｃメモリを修復するための方法
JP3673027B2 (ja) * 1996-09-05 2005-07-20 沖電気工業株式会社 テスト対象の半導体記憶回路を備えた半導体記憶装置
CA2219847C (en) * 1996-11-20 2000-10-03 Logicvision, Inc. Method and apparatus for scan testing digital circuits
US5961653A (en) * 1997-02-19 1999-10-05 International Business Machines Corporation Processor based BIST for an embedded memory
US5987632A (en) * 1997-05-07 1999-11-16 Lsi Logic Corporation Method of testing memory operations employing self-repair circuitry and permanently disabling memory locations
US5920515A (en) * 1997-09-26 1999-07-06 Advanced Micro Devices, Inc. Register-based redundancy circuit and method for built-in self-repair in a semiconductor memory device
US6085334A (en) * 1998-04-17 2000-07-04 Motorola, Inc. Method and apparatus for testing an integrated memory device

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001056038A1 (fr) * 2000-01-28 2001-08-02 Hitachi, Ltd. Systeme a semi-conducteur
KR100375998B1 (ko) * 2000-11-17 2003-03-15 (주)실리콘세븐 자동 테스트 및 리페어 기능을 내장하는 반도체 메모리장치 및 그 방법
JP2002196047A (ja) * 2000-12-27 2002-07-10 Nec Corp Ｂｉｓｔ回路内蔵半導体集積回路装置およびテスト方法
WO2002086907A1 (en) * 2001-04-25 2002-10-31 Koninklijke Philips Electronics N.V. Integrated circuit with self-test device for an embedded non-volatile memory and related test method
CN100442395C (zh) * 2001-04-25 2008-12-10 Nxp股份有限公司 具有自测试器件的集成电路及相关测试方法
KR100388976B1 (ko) * 2001-06-22 2003-06-25 엘지전자 주식회사 메모리용 비아이에스티 회로
US7171592B2 (en) 2002-03-18 2007-01-30 Fujitsu Limited Self-testing circuit in semiconductor memory device
JP2006012234A (ja) * 2004-06-23 2006-01-12 Toshiba Corp メモリテスト回路およびメモリテスト方法
KR100745403B1 (ko) * 2005-08-25 2007-08-02 삼성전자주식회사 반도체 메모리 장치 및 그 셀프 테스트 방법
JP2007207319A (ja) * 2006-01-31 2007-08-16 Toshiba Corp 半導体記憶装置
KR100825068B1 (ko) 2006-07-28 2008-04-24 (주)토마토엘에스아이 램 테스트 및 고장처리 시스템

Also Published As

Publication number Publication date
KR20000011182A (ko) 2000-02-25
US6343366B1 (en) 2002-01-29
TW396539B (en) 2000-07-01
KR100320829B1 (ko) 2002-01-17

Similar Documents

Publication Publication Date Title
JP2000030483A (ja) 大規模メモリ用ｂｉｓｔ回路
US7721163B2 (en) JTAG controlled self-repair after packaging
JP3588246B2 (ja) プロセッサ・ベースの組込み自己検査マクロ及び集積回路チップ
US6246618B1 (en) Semiconductor integrated circuit capable of testing and substituting defective memories and method thereof
JP3274332B2 (ja) コントローラ・大容量メモリ混載型半導体集積回路装置およびそのテスト方法およびその使用方法、並びに半導体集積回路装置およびそのテスト方法
US6757204B2 (en) Circuit device having a fuse
JP2002025292A (ja) 半導体集積回路
JP2002109899A (ja) 半導体記憶装置およびそれを備える半導体集積回路装置
JP2010123159A (ja) 半導体集積回路
US5668819A (en) Mask control device for LSI tester
JP2000276367A (ja) データ書込装置、データ書込方法、及び試験装置
US20060268633A1 (en) Semiconductor device
US7688657B2 (en) Apparatus and method for generating test signals after a test mode is completed
JP2001297598A (ja) 半導体集積回路装置、及び半導体集積回路装置の自己テスト方法
JP2001035187A (ja) 半導体装置およびその冗長救済方法
KR20020068768A (ko) 내장 메모리를 위한 빌트 인 셀프 리페어 회로를 구비하는반도체 장치
US6976198B1 (en) Self-repairing integrated circuit and method of operating the same
JPH11176194A (ja) 半導体試験装置
JP2004069642A (ja) 半導体集積回路装置
JP2906417B2 (ja) マイクロコンピュータの試験方式
JP2002157897A (ja) 半導体試験治工具、半導体試験システム、及び半導体試験方法
JP2002297408A (ja) 半導体集積回路およびその構築方法
JP2001184900A (ja) 半導体装置のテスト回路
JP2000019218A (ja) バーンインボード、バーンイン試験装置、バーンイン試験方法、及び、バーンイン試験プログラムを記憶した記憶媒体
US20040052149A1 (en) Integrated microcontroller module and method for checking the functionality of an integrated memory of the microcontroller module

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050404

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20060123

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20071101

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080115

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080520