CN106556793B - 芯片测试系统及测试方法 - Google Patents

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Abstract

一种芯片测试系统及测试方法，所述芯片内部设置有控制器、Flash存储器、SRAM以及BIST电路，所述测试方法包括：所述控制器从所述Flash存储器中读取适于对所述SRAM进行测试的配置信息，所述配置信息由测试机写入的，所述测试机与所述芯片耦接；所述控制器将所述配置信息写入至与所述BIST电路对应的专用寄存器中；所述控制器向所述专用寄存器写入测试触发信息，所述BIST电路在读取到所述测试触发信息时，自动对所述SRAM进行测试；所述控制器接收所述BIST电路发送的测试结果，对所述测试结果进行运算处理，并将所述运算处理对应的运算结果发送至所述测试机。采用上述方案，可以提高芯片测试的效率。

Description

芯片测试系统及测试方法
技术领域
本发明涉及芯片设计领域，尤其涉及一种芯片测试系统及测试方法。
背景技术
目前，在芯片设计时，通常采用自建内测试(Built-In Self Test，BIST)电路，对嵌入式静态随机存取存储器(Static Radom Access Memory，SRAM)进行测试。现有的采用BIST电路对SRAM进行测试的主要测试流程如下：在进行测试时，BIST电路自动生成测试向量和SRAM的控制信号、地址信号、数据信号、指令信号等测试参数，并发送至SRAM以对SRAM进行测试；接收SRAM的响应数据并与预期结果进行比较，从而实现对嵌入式SRAM的故障检测。
然而，现有的BIST方法对嵌入式SRAM等待测试单元进行测试时，整个测试流程均依赖于BIST电路自身来实现，存在测试效率较低的问题。
发明内容
本发明解决的技术问题是如何提高芯片的测试效率。
为解决上述技术问题，本发明实施例提供一种芯片测试方法，所述芯片内部设置有控制器、Flash存储器、SRAM以及BIST电路，所述测试方法包括：所述控制器从所述Flash存储器中读取适于对所述SRAM进行测试的配置信息，所述配置信息由测试机写入，所述测试机与所述芯片耦接；所述控制器将所述配置信息写入至与所述BIST电路对应的专用寄存器中；所述控制器向所述专用寄存器写入测试触发信息，所述BIST电路在读取到所述测试触发信息时，自动对所述SRAM进行测试；所述控制器接收所述BIST电路发送的测试结果，对所述测试结果进行运算处理，并将所述运算处理对应的运算结果发送至所述测试机。
可选的，所述运算处理为与运算处理，或，或运算处理。
可选的，所述控制器在向所述专用寄存器写入所述测试触发信息之前，还包括：所述控制器生成第一时钟信号并发送至所述BIST电路，使得所述BIST电路根据所述第一时钟信号生成第二时钟信号，并根据所述第二时钟信号的频率对所述SRAM进行测试。
可选的，所述配置信息包括：读/写操作指令、写入至每一个SRAM的所有存储单元的数据、每一个SRAM的所有存储单元的地址、每一个SRAM对应的时钟信号以及对每一个SRAM测试时的测试时间信息。
可选的，所述芯片内部还设置有非SRAM的待测试单元，所述测试方法还包括：所述控制器从所述Flash存储器中读取适于对所述待测试单元进行测试的配置信息，所述对所述待测试单元进行测试的配置信息由所述测试机写入；所述控制器根据所述对所述待测试单元进行测试的配置信息，对所述待测试单元进行测试；所述控制器将所述待测试单元的测试结果发送至所述测试机。
可选的，所述非SRAM的待测试单元包括以下至少一种：乘法器、除法器、模数转换器、PWM生成装置、定时器、计数器、晶振单元、低电压检测单元、低压差线性稳压单元以及参考电压生成单元。
本发明实施例还提供了一种芯片测试系统，所述芯片内部设置有控制器、Flash存储器、SRAM以及BIST电路，包括：与所述芯片耦接的测试机，所述测试机，与所述Flash存储器以及所述控制器耦接，适于向所述Flash存储器写入适于对所述SRAM进行测试的配置信息，以及接收所述控制器发送的运算结果；所述Flash存储器，与所述控制器耦接，适于存储所述对所述SRAM进行测试的配置信息；所述控制器，与所述Flash存储器以及所述BIST电路耦接，适于从所述Flash存储器中读取所述对所述SRAM进行测试的配置信息，并将所述对所述SRAM进行测试的配置信息写入至所述BIST电路对应的专用寄存器，以及向所述专用寄存器中写入测试触发信息；接收所述BIST电路发送的测试结果并进行运算处理，将运算结果发送至所述测试机；所述BIST电路，适于读取所述专用寄存器中的信息，并当读取到所述测试触发信息时，自动对所述SRAM进行测试，并将测试结果发送至所述控制器。
可选的，所述控制器，适于执行以下任一种操作：对接收到的所述BIST电路发送的多个测试结果进行与运算，并将与运算结果发送至所述测试机；或，对接收到的所述BIST电路发送的多个测试结果进行或运算，并将或运算结果发送至所述测试机。
可选的，所述控制器，还适于生成第一时钟信号并发送至所述BIST电路；所述BIST电路，还适于根据所述第一时钟信号生成第二时钟信号，并根据所述第二时钟信号的频率对所述SRAM进行测试。
可选的，所述对所述SRAM进行测试的配置信息包括：读/写操作指令、写入至每一个SRAM的所有存储单元的数据、每一个SRAM的所有存储单元的地址、每一个SRAM对应的时钟信号以及对每一个SRAM测试时的测试时间信息。
可选的，所述芯片内部还设置有非SRAM的待测试单元；所述测试机，还适于向所述Flash存储器写入对所述待测试单元进行测试的配置信息，以及接收所述控制器发送的所述待测试单元的测试结果；所述控制器，还适于从所述Flash存储器中读取适于对所述待测试单元进行测试的配置信息，所述对所述待测试单元进行测试的配置信息由所述测试机写入；根据所述对所述待测试单元进行测试的配置信息，对所述待测试单元进行测试；将所述待测试单元的测试结果发送至所述测试机。
可选的，所述芯片测试系统还包括：BIST电路测试装置，适于对所述BIST电路进行测试，以判断所述BIST电路工作是否出现异常。
可选的，所述BIST电路测试装置，包括：n个选通器以及n个扫描触发器，其中：第1个选通器的第一输入端输入扫描数据，第二输入端输入所述BIST电路的输出信号，扫描使能信号输入端适于输入扫描使能信号；当所述扫描使能信号输入端接收到所述扫描使能信号为高电平时，所述第1个选通器输出所述扫描数据；当所述扫描使能信号输入端接收到所述扫描使能信号为低电平时，所述第1个选通器输出所述BIST电路的输出信号；第i个选通器的第一输入端与第i-1个扫描触发器的第一输出端耦接，第二输入端输入所述BIST电路的输出信号，扫描使能信号输入端适于输入扫描使能信号；当所述扫描使能信号输入端接收到所述扫描使能信号为高电平时，所述第i个选通器输出所述第i-1个扫描触发器的第一输出端输出的信号；当所述扫描使能信号输入端接收到所述扫描使能信号为低电平时，所述第i个选通器输出所述BIST电路的输出信号；第j个扫描触发器的输入端与第j-1个选通器的输出端耦接，第二输出端与所述BIST电路耦接；第n个扫描触发器的输入端与第n-1个选通器的输出端耦接，第一输出端输出经过处理的扫描数据，第二输出端与所述BIST电路耦接；1＜i≤n，1＜j＜n。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
通过测试机生成适于对SRAM进行测试的配置信息，并将对SRAM进行测试的配置信息写入至Flash存储器。通过从Flash存储器中读取配置信息并写入至BIST电路对应的专用寄存器，使得BIST电路根据专用寄存器中存储的配置信息对SRAM进行测试，而不是仅依赖BIST电路自身生成SRAM对应的配置信息并对SRAM进行测试，故可以提高芯片测试效率。
进一步，通过预先设置SRAM对应的测试时间信息，使得BIST电路可以对多个SRAM进行并行测试，从而可以提高芯片测试速度，进而可以提高芯片测试效率。
进一步，通过BIST电路测试装置对BIST电路进行测试，以判断BIST电路的工作是否正常，可以提高测试结果的可靠性。
此外，控制器内部生成第一时钟信号，BIST电路根据第一时钟信号生成第二时钟信号，以第二时钟信号的频率对SRAM进行测试。由于控制器可以对第一时钟信号进行倍频，得到频率较高的第二时钟信号，从而可以实现高速测试。同时，测试机无需产生频率较高的第二时钟信号，可以降低测试成本。
附图说明
图1是本发明实施例中的一种芯片测试系统的结构示意图；
图2是本发明实施例中的一种SRAM的测试时序图；
图3是本发明实施例中的一种BIST电路测试装置的结构示意图；
图4是本发明实施例中的一种芯片测试方法的流程图。
具体实施方式
现有的采用BIST电路对SRAM进行测试的主要测试流程如下：在进行测试时，BIST电路自动生成测试向量和SRAM的控制信号、地址信号、数据信号、指令信号等测试参数，并发送至SRAM以对SRAM进行测试；接收SRAM的响应数据并与预期结果进行比较，从而实现对嵌入式SRAM的故障检测。然而，现有的BIST方法对嵌入式SRAM等待测试单元进行测试时，整个测试流程均依赖于BIST电路自身来实现，存在测试效率较低的问题。
在本发明实施例中，通过测试机生成适于对SRAM进行测试的配置信息，并将对SRAM进行测试的配置信息写入至Flash存储器。通过从Flash存储器中读取配置信息并写入至BIST电路对应的专用寄存器，使得BIST电路根据专用寄存器中存储的配置信息对SRAM进行测试，而不是仅依赖BIST电路自身生成SRAM对应的配置信息并对SRAM进行测试，可以提高芯片测试效率。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图1，给出了本发明实施例中的一种芯片测试系统，包括：测试机11以及芯片12，其中，芯片12的内部设置有Flash存储器121、控制器122、BIST电路123以及SRAM124等。
在具体实施中，在对芯片12内部的SRAM124进行测试之前，测试机11可以根据SRAM124的个数，预先生成与SRAM124对应的配置信息。测试机11在生成与SRAM124对应的配置信息后，可以将与SRAM124对应的配置信息写入至Flash存储器121中。
在实际应用中，芯片12内部可以设置有输入输出(Input Output，IO)接口125。测试机11可以通过芯片12内部的IO接口125与Flash存储器121以及控制器122耦接，从而实现与Flash存储器121以及控制器122的通信。
在本发明实施例中，测试机11可以通过IO接口125中的数据接口DATA及时钟接口ISP_CLK与Flash存储器121进行通信。在测试机11与Flash存储器121通信的过程中，测试机11将适于对SRAM124进行测试的配置信息写入至Flash存储器121中。
在适于对SRAM124进行测试的配置信息中，可以预先设置对SRAM124进行测试的测试时间信息，测试时间信息用于指示对SRAM124进行测试的时刻。每一个SRAM124可以对应一个测试时间信息，且不同的SRAM124对应的测试时间信息可以各不相同。
在具体实施中，适于对SRAM124进行测试的配置信息可以包括：读/写操作指令、写入至每一个SRAM的所有存储单元的数据、每一个SRAM的所有存储单元的地址、每一个SRAM对应的时钟信号以及对每一个SRAM进行测试时的测试时间信息。
测试机11在向Flash存储器121中写入适于对SRAM124进行测试的配置信息后，可以对写入至Flash存储器121中的数据进行校验。测试机11可以读取Flash存储器121中已经写入的数据，并与自身存储的适于对SRAM124进行测试的配置信息进行比较。当二者相同时，则判定写入至Flash存储器121的数据通过校验；当二者不同时，则判定写入至Flash存储器121的数据未通过校验，测试机可以发出告警指示。当写入至Flash存储器121的数据通过校验之后，测试机11向控制器122反馈校验成功信号。控制器122在接收到校验成功信号后，即可获知Flash存储器121中已写入配置信息。
控制器122在获知Flash存储器121中已经写入配置信息后，从Flash存储器121中读取配置信息，并将读取出的配置信息写入至BIST电路123对应的专用寄存器127中。
在实际应用中，测试机11写入至Flash存储器121中的配置信息可以是可执行程序格式，Flash存储器121与控制器122之间通过程序总线连接。因此，控制器122可以运行可执行程序格式的配置信息。控制器122在运算可执行程序格式的配置信息时，可以将配置信息中的数据写入至BIST电路123对应的专用寄存器127中。此时，BIST电路123对应的专用寄存器127中写入了适于对SRAM124进行测试的配置信息。
在本发明实施例中，专用寄存器127可以是指芯片12内独立于BIST电路123之外的寄存器。在该独立的寄存器中，预先划定一块专用的存储空间，用来存储适于对SRAM124进行测试的配置信息。控制器122在完成向专用寄存器127写入配置信息之后，还可以向专用寄存器127写入测试触发信息。测试触发信息可以为使能信号。
在实际应用中，控制器122可以通过数据总线与专用寄存器127进行通信，通过数据总线将配置信息和/或测试触发信息写入至专用寄存器127。需要说明的是，控制器122还可以通过数据总线向专用寄存器127发送控制信号、写数据信号、读数据信号等，以对专用寄存器127进行控制操作。
BIST电路123可以从专用寄存器127中读取控制器122写入的适于对SRAM124进行测试的配置信息。BIST电路123在从专用寄存器127中读取到控制器122写入的测试触发信号时，根据配置信息中每一个SRAM124对应的测试时间信息，依次对各SRAM124进行测试。
例如，SRAM124的个数可以为n个，依次为SRAM1、SRAM2、……、SRAMn，预先设置SRAM1对应的测试时间信息为时刻t1，SRAM2对应的测试时间信息为时刻t2，依次类推，SRAMn对应的测试时间信息为tn。则在t1时刻，BIST电路123对SRAM1进行测试；在时刻t2，BIST电路123对SRAM2进行测试；在时刻tn，BIST电路123对SRAMn进行测试。
在具体实施中，在对每一个SRAM进行测试时，都需要一定的测试时长。在对一个SRAM进行测试的过程中，可以同时并行地对其他的SRAM进行测试。也就是说，BIST电路123可以同时并行地对多个SRAM进行测试，从而可以提高测试效率。针对不同的SRAM，各自对应的测试时长可能各不相同。在本发明实施例中，SRAM的测试时长与自身的容量正相关，也即SRAM的容量越大，对应的测试时长越长；SRAM的容量越小，对应的测试时长越短。
参照图2，给出了本发明实施例中的一种SRAM的测试时序图。图2中，SRAM1对应的测试时间信息为时刻t1，对SRAM1进行测试所需的时长为t1’；SRAM2对应的测试时间信息为时刻t2，对SRAM2进行测试所需的时长为t2’；SRAM3对应的测试时间信息为时刻t3，对SRAM3进行测试所需的时长为t3’。SRAM1的容量最小，SRAM2的容量次之，SRAM3的容量最大，因此，t1’＜t2’＜t3’。
在时刻t1，BIST电路123对SRAM1开始进行测试；在时刻t2，BIST电路123对SRAM2开始进行测试；在时刻t3，BIST电路123对SRAM3进行测试。BIST电路123在对SRAM1进行测试的过程中，还可以同时对SRAM2以及SRAM3进行测试，从而提高了测试效率。
BIST电路123在对多个SRAM进行并行测试时，存在不同的SRAM所需的测试时长不同的情况。当BIST电路123完成一个SRAM的测试后，可以将该SRAM对应的测试结果发送至控制器122。也就是说，在测试过程中，控制器122可以在不同的时间段接收BIST电路123发送的多个SRAM对应的测试结果。
例如，每一个SRAM的容量可能不同，因此，BIST电路123对每一个SRAM进行测试所需的时长各不相同。BIST电路123在完成对一个SRAM进行测试后，即可将该SRAM对应的测试结果发送至控制器122。在BIST电路123对所有的SRAM测试完成之后，控制器122可以接收到对所有的SRAM对应的测试结果。
在具体实施中，控制器122在接收到SRAM124对应的测试结果后，可以对SRAM124对应的测试结果进行运算，并将运算结果发送至测试机11。
在本发明实施例中，控制器122可以对SRAM124对应的测试结果进行与运算，将得到的与运算结果发送至测试机11。控制器122也可以对SRAM124对应的测试结果进行或运算，将得到的或运算结果发送至测试机11。可以理解的是，在本发明其他实施例中，控制器122还可以对SRAM124对应的测试结果进行其他类型的运算，此处不做赘述。
在具体实施中，运算结果可以为逻辑运算值的形式，也可以为中断信号的形式。例如，运算结果可以为逻辑结果运算值0或逻辑运算值1。
在本发明实施例中，控制器122可以通过IO接口125中的标志位1接口和标志位2接口与测试机11进行通信，通过标志位1接口向测试机11发送测试完成信息，通过标志位2接口向测试机11发送运算结果。
测试机11在接收到控制器122发送的测试完成信息以及运算结果后，可以根据运算结果来判断SRAM124是否出现故障。例如，可以设定逻辑运算值1为出现故障，逻辑运算值0为正常。又如，测试机11在接收到测试完成信息时，也接收到中断信号，则判定出现故障；若没有接收到中断信号，则判定正常。
例如，测试机11接收到控制器122发送的测试完成信息以及逻辑运算值1，则可以判定SRAM124出现故障。
在具体实施中，可以在控制器122内部设置时钟电路，通过控制器122内部的时钟电路生成第一时钟信号。之后，控制器122将生成的第一时钟信号发送至BIST电路123。BIST电路123在接收到第一时钟信号后，可以对第一时钟信号进行倍频、移相等操作，得到第二时钟信号，之后，BIST电路123根据第二时钟信号的频率对SRAM124进行测试。
由于BIST电路123在接收到控制器122发送的第一时钟信号后可以对第一时钟信号进行倍频操作，并得到频率较高的第二时钟信号，从而可以对SRAM124进行高速测试。与现有的测试机生成时钟信号来控制BIST电路123进行测试相比，由于测试机与BIST电路通常通过SPI接口连接，受限于SPI接口可通过信号的频率，测试机生成的时钟信号的频率通常较低。因此，本发明实施例中的方案可以有效提高BIST电路的测试速度和效率。同时，本发明实施例中，无需测试机生成较高频率的时钟信号，降低对测试机性能的要求，故可以节约测试成本。
在本发明实施例中，BIST电路123与SRAM124之间的接口信号可以包括时钟信号接口、写数据信号接口、读数据信号接口、地址信号接口、片选信号接口和写使能信号接口。
BIST电路123可以通过时钟信号接口，向SRAM124发送第二时钟信号。BIST电路123可以通过写数据信号接口、地址信号接口以及写使能信号接口，将对SRAM124进行测试的配置信息中的写入至每一个SRAM的所有存储单元的数据写入至SRAM124中。BIST电路123可以通过读数据信号接口以及读数据信号接口，从SRAM124对应存储单元的地址中读取数据。
当SRAM的个数为多个时，第二时钟信号、片选信号和写使能信号可以在多个SRAM之间复用。地址信号以及写数据信号、读数据信号可以根据SRAM所需数据和地址位宽进行分配。
在具体实施中，在芯片12的内部，还可以设置有其他非SRAM的待测试单元126，待测试单元126可以为以下待测单元的一种或多种，包括：乘法器、除法器、模数转换器(ADC)、PWM生成装置、定时器、计数器、低压差线性稳压(LDO)单元、低电压检测(LVD)单元、参考电压(VREF)生成单元等。采用本发明上述实施例中提供的芯片测试系统，还可以对上述非SRAM的待测试单元126进行测试。
针对不同类型的待测试单元126，测试机11可以根据待测试单元126的类型和功能等，来分别对不同类型的待测试单元126设置一一对应的配置信息。
例如，待测试单元126包括LDO单元以及LVD单元，则适于对待测试单元126进行测试的配置信息包括：对LDO单元进行测试的配置信息以及对LVD单元进行测试的配置信息。
测试机11在完成对待测试单元126进行测试的配置信息后，可以将对待测试单元126进行测试的配置信息写入至Flash存储器121中。控制器122可以从Flash存储器121中读取适于对待测试单元126进行测试的配置信息。
与对SRAM124进行测试时所不同的是，在对待测试单元126进行测试时，无需使用BIST电路123对待测试单元126进行测试，而是由控制器122直接对待测试单元126进行测试。
待测试单元126可以包括多种不同类型的单元，此时，控制器122可以串行的对多种待测试单元126进行测试，也即在完成对一种待测试单元的测试后，才对另一种待测试单元进行测试。在完成对一种待测试单元的测试后，控制器122可以接收到该待测试单元对应的测试结果。在对多种待测试单元进行测试时，控制器122可以接收到多个测试结果，可以根据待测试单元126的类型，将多个测试结果进行分类。
例如，待测试单元126包括LDO单元以及LVD单元。则控制器122在接收到LDO单元以及LVD单元对应的测试结果后，可以将所有的测试结果分类成：所有LDO单元对应的测试结果以及所有LVD单元对应的测试结果。
当待测试单元126的种类为多种时，控制器122可以在不同的时刻，通过相同的输出接口将不同种类的待测试单元126的测试结果发送至测试机11。测试机11根据控制器122发送的待测试单元对应的测试结果，即可获知哪种类型的待测试单元出现故障。
例如，在时刻T1，通过输出接口1和输出接口2，输出LDO单元对应的测试结果；在时刻T2，通过输出接口1和输出接口2，输出LVD单元对应的测试结果。测试机11在时刻T1接收到LDO单元对应的测试结果后，发现LDO单元对应的测试结果出错，则可以进行报错，以提醒测试人员当前进行测试的芯片内部的LDO单元存在故障。
在实际应用中，通常是采用芯片12内部的BIST电路123对SRAM124进行测试，通常默认BIST电路123没有出现故障，能够正常进行测试工作。然而，有可能存在BIST电路123自身存在故障的可能性。当BIST电路123存在故障时，若采用BIST电路123对SRAM124进行测试，则可能会得到错误的结果。
在具体实施中，为避免因BIST电路123自身存在故障而导致测试结果出现错误的情况发生，可以在芯片12内部设置BIST电路测试装置。通过BIST电路测试装置对BIST电路123进行测试，以判断BIST电路123是否能够正常工作，从而可以避免因BIST电路123出现故障而导致的测试结果出错的情况发生。
在本发明实施例中，提供了一种BIST电路测试装置，BIST电路测试装置包括n个选通器以及n个扫描触发器，其中：
第1个选通器的第一输入端输入扫描数据，第二输入端输入BIST电路的输出信号，扫描使能信号输入端适于输入扫描使能信号；当扫描使能信号输入端接收到扫描使能信号为高电平时，第1个选通器输出扫描数据；当扫描使能信号输入端接收到扫描使能信号为低电平时，第1个选通器输出BIST电路的输出信号；
第i个选通器的第一输入端与第i-1个扫描触发器的第一输出端耦接，第二输入端输入BIST电路的输出信号，扫描使能信号输入端适于接收扫描使能信号。当扫描使能信号输入端接收到扫描使能信号为高电平时，第i个选通器的输出为第i-1个扫描触发器的第一输出端输出的信号；当扫描使能信号输入端接收到扫描使能信号为低电平时，第i个选通器的输出为其第二输入端输入的BIST电路的输出信号；
第j个扫描触发器的输入端与第j-1个选通器的输出端耦接，第二输出端与BIST电路耦接；
第n个扫描触发器的输入端与第n-1个选通器的输出端耦接，第一输出端输出经过处理的扫描数据，第二输出端与BIST电路耦接；1＜i≤n，1＜j＜n。
参照图3，给出了本发明一实施例中的一种BIST电路测试装置的结构示意图。
当i＝1时，第1个选通器，也即选通器1的第一输入端输入的是扫描数据DATA_IN，第二输入端输入的是BIST电路123的输出信号。当选通器1的扫描使能信号输入端输入扫描使能信号EN为1(高电平)时，选通器1输出扫描数据DATA_IN，作为扫描触发器1的输入信号。
当i＝2时，第2个选通器，也即选通器2的第一输入端与扫描触发器1的第一输出端耦接，第二输入端与BIST电路123耦接。当选通器2的扫描使能信号输入端输入扫描使能信号EN为1(高电平)时，选通器2输出扫描触发器1的第一输出端输出的信号。当选通器2的扫描使能信号输入端输入扫描使能信号EN为0(低电平)时，选通器2输出BIST电路123的输出信号。
当i＝n时，第n个扫描触发器，也即扫描触发器n的第一输出端输出经过n个选通器和n个扫描触发器处理之后的扫描数据DATA_OUT，第二输出端与BIST电路123耦接。每一个扫描触发器的时钟信号输入都为扫描时钟信号SCAN_CLK。需要说明的是，扫描时钟信号SCAN_CLK与本发明上述实施例提及的第一时钟信号以及第二时钟信号并不相同。
将输入至选通器1的扫描数据DATA_IN与扫描触发器n第一输出端输出的扫描数据DATA_OUT进行比对，即可获知BIST电路123的工作状态是否出现异常。
参照图4，给出了本发明实施例中的一种芯片测试方法，以下结合图1进行说明。
步骤S401，从所述Flash存储器中读取适于对所述SRAM进行测试的配置信息。
在具体实施中，Flash存储器中的适于对SRAM进行测试的配置信息可以是测试机写入的。测试机可以预先配置好上述配置信息，并通过芯片内部的IO接口与芯片内部的Flash存储器进行通信，从而将配置好的对SRAM进行测试的配置信息写入至Flash存储器中。控制器可以从Flash存储器中读取适于对SRAM进行测试的配置信息，并执行步骤S402。
步骤S402，将所述对所述SRAM进行测试的配置信息写入至与所述BIST电路对应的专用寄存器中。
在具体实施中，控制器在从Flash存储器中读取到对SRAM进行测试的配置信息后，可以将对SRAM进行测试的配置信息写入至预先设定的BIST电路对应的专用寄存器中。专用寄存器可以是指芯片内独立于BIST电路之外的寄存器。在该独立的寄存器中，预先划定一块专用的存储空间，用来存储适于对SRAM进行测试的配置信息。
步骤S403，向所述专用寄存器写入测试触发信息。
在具体实施中，控制器在完成向专用寄存器写入适于对SRAM进行测试的配置信息之后，可以向专用寄存器中写入测试触发信息。
BIST电路可以实时读取专用寄存器中写入的数据。当BIST电路从专用寄存器中读取到测试触发信息时，即可自动根据读取到的适于对SRAM进行测试的配置信息，对SRAM进行测试。BIST电路在完成对SRAM的测试后，将SRAM对应的测试结果发送至控制器。
步骤S404，控制器接收所述BIST电路发送的测试结果，对所述测试结果进行运算处理，并将所述运算处理对应的运算结果发送至所述测试机。
在具体实施中，控制器可以对SRAM对应的测试结果进行与运算，将得到的与运算结果发送至测试机；控制器也可以对SRAM对应的测试结果进行或运算，将得到的或运算结果发送至测试机。可以理解的是，在本发明其他实施例中，控制器还可以对SRAM对应的测试结果进行其他类型的运算，此处不做赘述。
测试机在接收到运算结果后，即可获知当前进行测试的SRAM是否出现故障。
在具体实施中，芯片内部还可以设置有非SRAM的待测试单元。针对不同类型的待测试单元，测试机可以根据待测试单元的类型和功能等，来分别对不同类型的待测试单元设置一一对应的配置信息。
测试机在完成对待测试单元进行测试的配置信息后，可以将对待测试单元进行测试的配置信息写入至Flash存储器中。控制器可以从Flash存储器中读取适于对待测试单元进行测试的配置信息，直接对待测试单元进行测试。
控制器在接收到待测试单元对应的测试结果后，将待测试单元对应的测试结果发送至测试机。测试机根据控制器发送的待测试单元对应的测试结果，即可获知哪种类型的待测试单元出现故障。
针对非SRAM的待测试单元的测试流程可以参照本发明上述实施例中的描述，此处不做赘述。
由此可见，通过测试机生成适于对SRAM进行测试的配置信息，并将配置信息写入至Flash存储器。通过从Flash存储器中读取适于对SRAM进行测试的配置信息并写入至BIST电路对应的专用寄存器，使得BIST电路根据专用寄存器中存储的适于对SRAM进行测试的配置信息对SRAM进行测试，而不是仅依赖BIST电路自身生成SRAM对应的配置信息并对SRAM进行测试，可以提高芯片测试效率。
在本发明实施例中，具体的芯片测试流程可以参照本发明上述实施例中对芯片测试系统的描述，此处不做赘述。
本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指示相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：ROM、RAM、磁盘或光盘等。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种芯片测试方法，所述芯片内部设置有控制器、Flash存储器、SRAM以及BIST电路，其特征在于，所述测试方法包括：
所述控制器从所述Flash存储器中读取适于对所述SRAM进行测试的配置信息，所述配置信息由测试机写入，所述测试机与所述芯片耦接；
所述控制器将所述配置信息写入至与所述BIST电路对应的专用寄存器中；
所述控制器向所述专用寄存器写入测试触发信息，所述BIST电路在读取到所述测试触发信息时，自动对所述SRAM进行测试；
所述控制器接收所述BIST电路发送的测试结果，对所述测试结果进行运算处理，并将所述运算处理对应的运算结果发送至所述测试机。
2.如权利要求1所述的芯片测试方法，其特征在于，所述运算处理为与运算处理，或，或运算处理。
3.如权利要求1所述的芯片测试方法，其特征在于，所述控制器在向所述专用寄存器写入所述测试触发信息之前，还包括：所述控制器生成第一时钟信号并发送至所述BIST电路，使得所述BIST电路根据所述第一时钟信号生成第二时钟信号，并根据所述第二时钟信号的频率对所述SRAM进行测试。
4.如权利要求1所述的芯片测试方法，其特征在于，所述配置信息包括：读/写操作指令、写入至每一个SRAM的所有存储单元的数据、每一个SRAM的所有存储单元的地址、每一个SRAM对应的时钟信号以及对每一个SRAM测试时的测试时间信息。
5.如权利要求1所述的芯片测试方法，其特征在于，所述芯片内部还设置有非SRAM的待测试单元，所述测试方法还包括：
所述控制器从所述Flash存储器中读取适于对所述待测试单元进行测试的配置信息，所述对所述待测试单元进行测试的配置信息由所述测试机写入；
所述控制器根据所述对所述待测试单元进行测试的配置信息，对所述待测试单元进行测试；
所述控制器将所述待测试单元的测试结果发送至所述测试机。
6.如权利要求5所述的芯片测试方法，其特征在于，所述非SRAM的待测试单元包括以下至少一种：乘法器、除法器、模数转换器、PWM生成装置、定时器、计数器、晶振单元、低电压检测单元、低压差线性稳压单元以及参考电压生成单元。
7.一种芯片测试系统，所述芯片内部设置有控制器、Flash存储器、SRAM以及BIST电路，其特征在于，包括：与所述芯片耦接的测试机，
所述测试机，与所述Flash存储器以及所述控制器耦接，适于向所述Flash存储器写入适于对所述SRAM进行测试的配置信息，以及接收所述控制器发送的运算结果；
所述Flash存储器，与所述控制器耦接，适于存储所述对所述SRAM进行测试的配置信息；
所述控制器，与所述Flash存储器以及所述BIST电路耦接，适于从所述Flash存储器中读取所述对所述SRAM进行测试的配置信息，并将所述对所述SRAM进行测试的配置信息写入至所述BIST电路对应的专用寄存器，以及向所述专用寄存器中写入测试触发信息；接收所述BIST电路发送的测试结果并进行运算处理，将运算结果发送至所述测试机；
所述BIST电路，适于读取所述专用寄存器中的信息，并当读取到所述测试触发信息时，自动对所述SRAM进行测试，并将测试结果发送至所述控制器。
8.如权利要求7所述的芯片测试系统，其特征在于，所述控制器，适于执行以下任一种操作：对接收到的所述BIST电路发送的多个测试结果进行与运算，并将与运算结果发送至所述测试机；或，对接收到的所述BIST电路发送的多个测试结果进行或运算，并将或运算结果发送至所述测试机。
9.如权利要求7所述的芯片测试系统，其特征在于，所述控制器，还适于生成第一时钟信号并发送至所述BIST电路；所述BIST电路，还适于根据所述第一时钟信号生成第二时钟信号，并根据所述第二时钟信号的频率对所述SRAM进行测试。
10.如权利要求7所述的芯片测试系统，其特征在于，所述对所述SRAM进行测试的配置信息包括：读/写操作指令、写入至每一个SRAM的所有存储单元的数据、每一个SRAM的所有存储单元的地址、每一个SRAM对应的时钟信号以及对每一个SRAM测试时的测试时间信息；
所述BIST电路，适于根据所述测试时间信息，依次对每一个SRAM进行测试，并将测试结果发送至所述控制器。
11.如权利要求7所述的芯片测试系统，其特征在于，所述芯片内部还设置有非SRAM的待测试单元；
所述测试机，还适于向所述Flash存储器写入对所述待测试单元进行测试的配置信息，以及接收所述控制器发送的所述待测试单元的测试结果；
所述控制器，还适于从所述Flash存储器中读取适于对所述待测试单元进行测试的配置信息，所述对所述待测试单元进行测试的配置信息由所述测试机写入；根据所述对所述待测试单元进行测试的配置信息，对所述待测试单元进行测试；将所述待测试单元的测试结果发送至所述测试机。
12.如权利要求7所述的芯片测试系统，其特征在于，还包括：BIST电路测试装置，适于对所述BIST电路进行测试，以判断所述BIST电路工作是否出现异常。
13.如权利要求12所述的芯片测试系统，其特征在于，所述BIST电路测试装置，包括：n个选通器以及n个扫描触发器，其中：
第1个选通器的第一输入端输入扫描数据，第二输入端输入所述BIST电路的输出信号，扫描使能信号输入端适于输入扫描使能信号；当所述扫描使能信号输入端接收到所述扫描使能信号为高电平时，所述第1个选通器输出所述扫描数据；当所述扫描使能信号输入端接收到所述扫描使能信号为低电平时，所述第1个选通器输出所述BIST电路的输出信号；
第i个选通器的第一输入端与第i-1个扫描触发器的第一输出端耦接，第二输入端输入所述BIST电路的输出信号，扫描使能信号输入端适于输入扫描使能信号；当所述扫描使能信号输入端接收到所述扫描使能信号为高电平时，所述第i个选通器输出所述第i-1个扫描触发器的第一输出端输出的信号；当所述扫描使能信号输入端接收到所述扫描使能信号为低电平时时，所述第i个选通器输出所述BIST电路的输出信号；
第j个扫描触发器的输入端与第j-1个选通器的输出端耦接，第二输出端与所述BIST电路耦接；
第n个扫描触发器的输入端与第n-1个选通器的输出端耦接，第一输出端输出经过处理的扫描数据，第二输出端与所述BIST电路耦接；1＜i≤n，1＜j＜n。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190026233A (ko) * 2017-09-04 2019-03-13 에스케이하이닉스 주식회사 패키지모듈 및 칩들의 동작을 테스트하는 방법
KR102553267B1 (ko) * 2018-05-17 2023-07-07 삼성전자 주식회사 멀티-채널 패키지, 및 그 패키지를 테스트하는 테스트 장치 및 테스트 방법
CN111289884A (zh) * 2018-12-27 2020-06-16 展讯通信（上海）有限公司 一种存储器电压测试的测试装置、芯片及方法
CN109884517B (zh) * 2019-03-21 2021-04-30 浪潮商用机器有限公司 一种待测芯片及测试系统
CN110554298B (zh) * 2019-08-27 2022-03-22 江苏芯盛智能科技有限公司 芯片和芯片测试方法
CN110993013A (zh) * 2019-11-13 2020-04-10 深圳佰维存储科技股份有限公司 eMMC量产测试方法及装置
CN113393887B (zh) 2020-03-11 2022-04-12 长鑫存储技术有限公司 存储器的测试方法及相关设备
CN111983426B (zh) * 2020-08-07 2023-01-17 上海健康医学院 一种用于在测试模式下实现芯片低功耗测量的方法及系统
CN113009316A (zh) * 2021-02-20 2021-06-22 上海燧原科技有限公司 接口转换电路、多芯片互联系统及其测试方法
CN113533942B (zh) * 2021-09-15 2021-11-30 上海矽久微电子有限公司 芯片测试系统及方法
CN113791338B (zh) * 2021-11-17 2022-03-15 北京中科海芯科技有限公司 芯片测试方法和装置
CN117334241A (zh) * 2022-06-23 2024-01-02 长鑫存储技术有限公司 测试方法、测试结构及存储器
CN115389915B (zh) * 2022-10-27 2023-03-17 北京东远润兴科技有限公司 电路健康监测管理系统、监测方法及存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1462451A (zh) * 2001-04-25 2003-12-17 皇家菲利浦电子有限公司 具有用于嵌入式非易失性存储器的自测试器件的集成电路及相关测试方法
CN1690724A (zh) * 2004-04-23 2005-11-02 冲电气工业株式会社 测试半导体器件的电路和方法
EP1624464A1 (en) * 2004-08-05 2006-02-08 STMicroelectronics S.r.l. Built-in self diagnosis device for a random access memory and method of diagnosing a random access memory
CN103871479A (zh) * 2012-12-10 2014-06-18 德州仪器公司 嵌入式存储器测试系统

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000030483A (ja) * 1998-07-15 2000-01-28 Mitsubishi Electric Corp 大規模メモリ用ｂｉｓｔ回路
JP3544203B2 (ja) * 2002-08-30 2004-07-21 沖電気工業株式会社 テスト回路、そのテスト回路を内蔵した半導体集積回路装置、及びそのテスト方法
US20050034040A1 (en) * 2003-08-07 2005-02-10 Broadcom Corporation System and method for self-adaptive redundancy choice logic
CN102540050A (zh) * 2010-12-20 2012-07-04 安凯(广州)微电子技术有限公司 一种测试芯片的方法及装置
CN103310852B (zh) * 2013-05-13 2015-11-04 桂林电子科技大学 基于ieee 1500标准兼容sram/rom的mbist控制器结构系统

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1462451A (zh) * 2001-04-25 2003-12-17 皇家菲利浦电子有限公司 具有用于嵌入式非易失性存储器的自测试器件的集成电路及相关测试方法
CN1690724A (zh) * 2004-04-23 2005-11-02 冲电气工业株式会社 测试半导体器件的电路和方法
EP1624464A1 (en) * 2004-08-05 2006-02-08 STMicroelectronics S.r.l. Built-in self diagnosis device for a random access memory and method of diagnosing a random access memory
CN103871479A (zh) * 2012-12-10 2014-06-18 德州仪器公司 嵌入式存储器测试系统

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