CN102540050A - 一种测试芯片的方法及装置 - Google Patents

Abstract

本发明提供了一种测试芯片的方法及装置，所述包括：在每个被测IC芯片内设置用于测试芯片正常逻辑功能的内建自测BIST电路；所述方法还包括：被测IC芯片通过数据转换逻辑电路接收来自主控IC芯片的自测试指令，进入自测模式；被测IC芯片中的内建自测电路通过数据转换逻辑电路接收来自主控IC芯片的测试数据指令，对所述被测IC芯片中的逻辑功能进行测试，返回测试结果；其中，所述数据转换逻辑电路将来自主控IC芯片的指令转换为串行信号后发送给被控IC芯片，将来自被控IC芯片的信号转换为并行信号后发送给主控IC芯片。应用本发明，降低了对出货前芯片的测试成本，提高测试效率。

Description

一种测试芯片的方法及装置

技术领域

本发明涉及芯片测试技术领域，特别涉及一种测试芯片的方法及装置。

背景技术

芯片验证及测试对于芯片的量产是非常重要的环节，对每颗芯片在出货前都要进行功能性测试，以保证出货芯片的良率，而这个测试过程也直接影响了芯片的成本。

传统的芯片验证测试方法包括了中间对晶圆的数字逻辑部分的测试，简称CP，终端的数字和模拟测试，简称终端测试(FT，Final Test)测试或者操纵台测试(BBT，Bench Board Test)软件测试。FT测试需要专门的芯片测试厂家来完成，这样，需要支付FT厂家每颗芯片的测试费用，而这笔费用也是比较昂贵的；而采用BBT软件对芯片进行测试时，需要一套完整的在芯片处于正常运行模式的软件系统，通过软件的方式遍历所有的芯片模块，来测试芯片是否正常，这样存在的问题是，测试时间较长，而较长的测试时间，同样影响了芯片的成本，另外测试中有些判断模块功能的标准不够严谨。

可见，现有的对出货前的芯片进行测试的成本很高，测试周期长，效率低。

发明内容

本发明实施例提供一种测试芯片的方法及装置，以降低对出货前芯片的测试成本，提高测试效率。

本发明实施例提供了一种测试芯片的方法，包括：在每个被测集成电路IC芯片内设置用于测试芯片正常逻辑功能的内建自测BIST电路；所述方法还包括：

被测IC芯片通过数据转换逻辑电路接收来自主控IC芯片的自测试控制信号，进入自测模式；

被测IC芯片中的内建自测电路通过数据转换逻辑电路接收来自主控IC芯片的测试数据指令及测试数据，对所述被测IC芯片中的各模块逻辑功能进行测试，返回测试结果；

其中，所述数据转换逻辑电路，将来自主控IC芯片的测试数据指令及测试数据转换为串行信号后发送给被控IC芯片，将来自被控IC芯片的信号转换为并行信号后发送给主控IC芯片。

其中，所述数据转换逻辑电路为复杂可编程逻辑器件CPLD或者现场可编程门阵列FPGA。

其中，所述被测IC芯片中的逻辑功能包括以下之一或任意组合：芯片内部的存储区memory区域、以及芯片内部的模拟知识产权；

其中，所述芯片内部的存储区区域包括片内的只读存储器rom和可变存储器ram存储区；所述模拟知识产权包括：通用串行总线物理层模块bist test，数字转模拟信号模块dac，模拟转数字模块adc bist test，以及锁相环。

其中，被测IC芯片通过数据转换逻辑电路接收来自主控IC芯片的控制信号包括：使得内建自测电路状态的复位，以及令内建自测电路进入自测模式的控制信号。

其中，所述方法还包括：主控IC芯片将接收到的被测芯片的自测试的测试结果进行分析处理，并将分析处理结果反馈给测试人员。

本发明实施例还提供了一种测试芯片的装置，包括：主控IC芯片，设置有用于测试芯片正常逻辑功能的内建自测电路BIST的被测IC芯片，以及设置在所述主控IC芯片和被控IC芯片之间的数据转换逻辑电路，其中，

所述主控IC芯片，用于向被测试芯片发送逻辑状态控制信号和测试指令以及测试数据，并接收被测试IC芯片的自测试结果信息；

所述被测IC芯片，用于通过数据转换逻辑电路接收来自主控IC芯片的自测试控制信号，进入自测模式，通过数据转换逻辑电路接收来自主控IC芯片的测试数据指令及测试数据，对所述被测IC芯片中的各模块逻辑功能进行测试，返回测试结果信息；

所述数据转换逻辑电路，用于将来自主控IC芯片的测试数据指令及测试数据转换为串行信号后发送给被控IC芯片，将来自被控IC芯片的信号转换为并行信号后发送给主控IC芯片。

其中，所述数据转换逻辑电路为复杂可编程逻辑器件CPLD或者是FPGA。

其中，所述被测IC芯片中的逻辑功能包括以下之一或任意员组合：芯片内部的存储区memory区域、以及芯片内部的模拟知识产权；

其中，所述芯片内部的存储区区域包括片内的只读存储器rom和可变存储器ram存储区；所述模拟知识产权包括：通用串行总线物理层模块bist test，数字转模拟信号模块dac，模拟转数字模块adc bist test，以及锁相环。

其中，被测IC芯片通过数据转换逻辑电路接收来自主控IC芯片的控制信号包括：使得内建自测电路状态的复位，以及令内建自测电路进入自测模式的控制信号。

其中，所述主控IC芯片，还用于将接收到的被测芯片的自测试的测试结果进行分析处理，并将分析处理结果反馈给测试人员。

可见，应用本发明实施例提供的测试芯片的方法及装置，无需大型机台，无需芯片正常运行大规模测试程序即可完成的芯片测试方法，解决了测试复杂度较高，工作量较大的问题，降低了对出货前芯片的测试成本，提高测试效率。同时在芯片运行在正常模式时，自测逻辑不会影响芯片的正常工作。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是根据本发明实施例的一种测试芯片的方法流程图；

图2是根据本发明实施例的让被控IC芯片进入自测模式的流程图；

图3是根据发明实施例的被测IC芯片进行自测试的流程图；

图4是根据本发明实施例的主控IC芯片和数据转换逻辑电路器件之间的电气信号连接关系示意图；

图5是根据本发明实施例的数据转换逻辑电路与被测IC芯片中的BIST逻辑电路之间的电气信号连接关系示意图；

图6是根据本发明实施例的自测试串行传输的数据帧结构示意图；

图7是根据本发明实施例的测试芯片的装置结构示意图；

图8是根据本发明实施例的自测试模式选择方式示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供了一套从集成电路(IC，integrate circuit)内部自测试控制逻辑到外部控制逻辑共同完成的测试系统，解决了测试复杂度较高，工作量较大的问题，可以完成芯片出货之前的批量测试，提高出货的良率，降低芯片测试成本，同时芯片运行在正常模式时，自测逻辑不会影响芯片的正常工作。

本发明实施例通过外部控制指令的方式，进行芯片内部逻辑的自测试方法，这种方法无需大型机台，无需芯片正常运行大规模测试程序即可完成的芯片测试方法。

下面对本发明实施例做详细说明。

在芯片设计阶段，将内建自测(BIST，Build-in Self Test)电路和芯片的正常功能逻辑电路一起放置到芯片中，该BIST电路用于测试芯片的功能逻辑电路是否能正常工作。该BIST中可以包括多个模块，以对被测IC芯片的不同功能进行测试，由于被测IC芯片的逻辑功能并不完全相同，因而，针对不同被测IC芯片的BIST所包含的模块也不完全一样，具体需要什么样的BIST完全可以根据实际被测IC芯片的功能以及需要测试的功能来决定，本文并不对BIST的具体内容做限定，只要能满足测试需要即可。

参见图1，其是根据本发明实施例的一种测试芯片的方法流程图，本实施例中，在每个被测IC芯片内设置用于测试芯片正常逻辑功能的内建自测(BIST，Build-in Self Test)电路；对于图1所示实施例可以具体包括：

步骤101，被测IC芯片通过数据转换逻辑电路接收来自主控IC芯片的自测试控制信号，进入自测模式；

其中，被测IC芯片通过数据转换逻辑电路接收来自主控IC芯片的自测试控制信号包括：使得内建自测电路状态的复位，以及令内建自测电路进入自测模式的控制信号；

具体的，在整个测试系统(包括主控IC芯片、被测IC芯片以及数据转换逻辑电路)供电之后，主控IC芯片首先发出复位(reset)信号给数据转换逻辑电路，用于对被测IC芯片的BIST电路进行状态复位，然后发送BIST模式进入请求(test__mode_enter_req)信号给数据转换逻辑电路，让其控制被测IC芯片进入自测模式即BIST测试模式；

步骤102，被测IC芯片中的内建自测电路通过数据转换逻辑电路接收来自主控IC芯片的测试数据指令，对被测IC芯片中的逻辑功能进行测试，例如，对模拟知识产权(IP，Intellectual Property))以及芯片内部的存储区(memory)区域进行自测试；其中，模拟IP包括：通用串行总线物理层(usb phy)模块bisttest，数字转模拟信号模块dac，模拟转数字模块adc bist test，以及锁相环(pll，phase lock loop)；芯片内部的存储区区域包括片内的只读存储器(rom，read onlymemory)和可变存储器(ram，random access memory)存储区；

其中，数据转换逻辑电路将来自主控IC芯片的测试数据指令及测试数据按照图6的数据帧格式转换为串行信号后发送给被控IC芯片，将来自被控IC芯片的串行的信号转换为并行信号后发送给主控IC芯片。

需要说明的是，上述数据转换逻辑电路在接收到复位信号后，对自身也做复位操作，之后再将复位信号发送给被测IC芯片，以进一步保证整个测试电路和被测试芯片的电路状态以及相关的信号正确性。

需要说明的是，上述数据转换逻辑电路可以由复杂可编程逻辑器件(CPLD或者现场可编程门阵列(FPGA)来实现，具体的可以使用超高速集成电路硬件描述语言(VHDL，Very-High-Speed Integrated Circuit HardwareDescriptionLanguage)或者(Verilog HDL，Verilog Integrated Circuit HardwareDescriptionLanguage)进行编写，综合仿真后烧录到CPLD或者FPGA里面。作为一个数据转换逻辑电路，其可以进行数据的转换和实现相关的逻辑控制信号，这里，CPLD可以选用xilinx xc95144系列芯片，还可以使用xilinx或者altera芯片，本文并不对CPLD或者FPGA所选用的芯片进行限定，只要CPLD或者FPGA的逻辑门数能够满足当前数据处理的需求即可。本发明实施例中之所以选用CPLD或者FPGA作为数据转换逻辑电路，是基于后续可能为适应不同的芯片测试，需要的数据处理逻辑不同，而使用CPLD或者FPGA可以方便的进行修改，无需更换芯片或则修改任何的数据转换芯片的外围硬件电路，只需要修改逻辑门信号，就可以实现不同的控制，数据信号，适应能力强。

需要说明的是，被测IC芯片中的需要测试的逻辑功能包括以下之一或任意组合：芯片内部的memory区域包括片内的ram和rom存储区、以及芯片内部的模拟IP，该模拟IP包括usb phy bist test，dac，adc，bist test、以及pll等模拟IP bisttest。

需要说明的是，图1所示方法还可以包括：主控IC芯片将接收到的测试结果反馈给测试人员。该测试结果中包括对被测IC芯片的某个功能逻辑模块测试是否成功的信息，如果是测试失败，还可以包括失败原因值，以及失败的位置。

可见，应用本发明实施例提供的测试芯片的方法，无需大型机台，无需芯片正常运行大规模测试程序即可完成的芯片测试方法，解决了测试复杂度较高，工作量较大的问题，降低了对出货前芯片的测试成本，提高测试效率。更加值得说明的是，因内建自测电路本身并不复杂，而且占用的芯片晶圆面积比较小，只有在自测试bist模式的时候才会工作，在芯片正常工作的情况下，同时在芯片运行在正常模式时，自测逻辑不会影响或者干扰芯片的正常工作和各模块的正常的逻辑功能实现。

下面从各个芯片的角度对本发明再做详细说明。

参见图2，其是根据本发明实施例的让被控IC芯片进入自测模式的流程图，本实施例中具体包括：

步骤201，在内建自测试系统，包括主控IC芯片，数据逻辑转换电路，被测IC芯片上电正常运行时，主控IC芯片发出使能被测IC芯片进入BIST模式控制信号，包括向数据转换电路发送自测试模式进入请求信号，以及向被测芯片发送测试模式下的自测试选择信号，主控使用两个通用输入和输出口(GPIO)分别送出相应的高低电平，具体参考图8；

步骤202，判断被测IC芯片是否进入自测模式，若是，则执行步骤203，否则返回步骤201；

例如，当数据转换逻辑电路在接收到主控IC芯片发出的使能被测芯片进入BIST模式的控制信号后，通过测试模式(test_mode)信号向被测IC芯片对应的管脚发送高电平信号，来让被测IC芯片进入bist自测试模式，并通过读回bist模式指定的寄存器内容，来判断被测IC芯片是否进入自测模式；

步骤203，主控芯片发送自测试指令到CPLD即数据转换逻辑电路；

步骤204，判断上述步骤203中发送的测试指令是否正确发送到CPLD，若是，则执行步骤205，否则执行步骤203；

例如，根据主控IC芯片发送到CPLD寄存器的数据和从该寄存器读取回的数据是否相同来判断测试指令是否正确；

步骤205，CPLD将接收到的并行数据按照串行帧格式转换后的数据发送到被测IC芯片；

步骤206，判断上述步骤205中发送到被测IC芯片的数据是否正确发送，若是，则执行步骤207，否则执行步骤205；

例如，根据发送到被测芯片的BIST寄存器的数据和从该寄存器读取回的数据是否相同来判断被测IC芯片接收到的数据是否正确；

步骤207，被测IC芯片按照相应的模块自测试指令进入该模块自测模式。

参见图3，其是根据发明实施例的被测IC芯片进行自测试的流程图。本实施例中具体包括：

步骤301，被测IC芯片等待接收来自主控芯片的各模块的自测试指令；

步骤302，被测IC芯片接收到指令；

步骤303，判断上述步骤302中接收到的指令数据是否正确，若是，则执行步骤304，否则执行步骤301；

例如，可以通过写入被测芯片bist寄存器的数据和读回该寄存器的数据是否相同来进行判断是否指令接收正确；

步骤304，当被测IC芯片接收到正确的指令后，就进行相关模块的自测试；

步骤305，判断自测试是否完成，若是，则执行步骤306，否则执行步骤304；

例如，可以根据BIST状态寄存器标志位来判断自测试是否完成；

步骤306，返回测试结果，将测试结果发送到主控IC芯片。

下面从芯片间信号的角度对本发明实施例再做详细说明。在以下实施例中数据转换逻辑电路均以CPLD为例进行说明。

参见图4，其是根据本发明实施例的主控IC芯片和数据逻辑转换电路器件之间的电气信号连接关系示意图，本实施例中以CPLD作为数据逻辑转换电路为例进行说明，各信号所对应的管脚及信号线的说明如下：

Rst_in：主控IC芯片对数据逻辑转换电路CPLD发送的复位(reset)信号管脚。

TestMode_enter：主控IC芯片发送给数据逻辑转换电路CPLD进入测试模式的请求信号管脚。

Rd：主控IC芯片读取数据逻辑转换电路CPLD的读操作锁存信号。

Wr：主控IC芯片写数据逻辑转换电路CPLD的写操作锁存信号。

Reg_addr[0..2]：主控IC芯片操作数据逻辑转换电路CPLD的寄存器地址信号线。

Reg_Data[0..7]：主控IC芯片发送或者接收数据逻辑转换电路CPLD的数据并行信号线。

Reg_rdata_vld：当主控IC芯片读取被测IC芯片的寄存器数据时，需要等待CPLD先从被测IC芯片的自测试bist寄存器中取到这些数据完成后，由这个Reg_rdata_vld信号脚告诉主控IC芯片可以读取相关的数据了。然后还要等待这个Reg_rdata_vld信号脚变为低，才算此次读操作结束，才可以进入下一个操作。

当主控IC芯片向cpld发送指令写入数据的时候，需要使它们之间的接口信号写锁存Wr，地址信号Reg_addr[0..2]，数据信号Reg_Data[0..7]同时有效的时候一起送出，才能正确的写入到CPLD的相关寄存器中。

当主控IC芯片向CPLD读取数据的时候，首先需要使它们之间的接口信号写锁存Rd地址信号Reg_addr[0..2]有效，然后等待读数据有效信号Reg_rdata_vld的时候，才能将数据从Reg_Data[0..7]读出来。然后还要等待这个Reg_rdata_vld信号脚变为低，才算此次读操作结束，才可以进入下一个操作。

参见图5，其是根据本发明实施例的数据逻辑转换电路与被测IC芯片中的自测试BIST逻辑电路之间的电气信号连接关系示意图，本实施例中以CPLD作为数据逻辑转换电路为例进行说明，各信号所对应的管脚及信号线的说明如下：

12M_CLK：数据逻辑转换电路CPLD工作的时钟频率是48mhz，而被测IC芯片工作于12mhz，因此由数据逻辑转换电路CPLD的逻辑电路4分频分出一个12mhz的时钟，让被测IC芯片业能正常的工作。

rst：在数据逻辑转换电路CPLD收到主控IC芯片的reset信号之后，数据逻辑转换电路CPLD也通过这个rst管脚发送reset信号给被测IC芯片。并且，数据逻辑转换电路CPLD也可以根据接收到的复位信号执行自身的复位操作，以保证后续自身的数据逻辑转换电路的状态更稳定，相关管脚信号更准确。

bist_sdout：被测IC芯片和数据逻辑转换电路CPLD之间是按照前面定义的帧格式串行传输的，当数据逻辑转换电路CPLD向被测IC芯片发送数据时就使用这个管脚信号。

bist_sdin：被测IC芯片和数据逻辑转换电路CPLD之间是按照前面定义的帧格式串行数据的信号管脚，用于被测IC芯片发送数据到数据逻辑转换电路CPLD。

test_mode：是数据逻辑转换电路CPLD发送信号到被测IC芯片，控制被测IC芯片进入测试模式(Test Mode)的控制信号管脚，当此管脚拉为高电平时，被测IC芯片进入测试模式Test mode，反之就进入正常工作模式normal mode，在进入测试模式后，根据前面步骤201中主控对自测试模式的选择，顺利的进入被测芯片的自测试模式，启动相关的自测试逻辑电路。

当主控芯片向CPLD发送指令写入其寄存器0～寄存器3刚好32位数据之后，然后主控IC芯片再写CPLD的寄存器4，启动一次写被测IC芯片的内建测试bist寄存器操作。

当主控IC芯片向CPLD发送读取数据的操作之后，然后主控IC芯片再写CPLD的寄存器4，启动一次读被测芯片的内建测试bist寄存器操作。然后等待读数据有效信号Reg_rdata_vld的产生的时候，才能将32位寄存器数据从CPLD的寄存器0～寄存器3中，通过Reg_Data[0..7]读出来。然后还要等待这个Reg_rdata_vld信号脚变为低，才算此次读操作结束，才可以进入下一个操作。

结合图4和图5，在本发明实施例中，首先在整个系统板供电稳定后，主控IC芯片向CPLD器件发送reset信号，用于CPLD和被测IC芯片的BIST逻辑电路进行状态复位，然后主控IC芯片使用两个通用输入和输出口(GPIO)分别送出相应的高低电平，具体参考图8，和发送自测试模式进入请求test__mode_enter_req信号给数据逻辑转换电路CPLD，让其控制被测试芯片进入BIST测试模式，让被测IC芯片启动BIST测试逻辑电路，运行在BIST模式。对于模拟IP以及内部memory等相关模块，使用BIST进行测试。

其中，主控IC芯片通过读写数据锁存RD/WR信号，采用并行的传输方式发送地址或者数据给数据逻辑转换电路CPLD，然后数据逻辑转换电路CPLD把转换成如图6所示帧帧结构串行的方式的指令和数据，送给被测IC芯片的BIST电路，以使被测IC芯片按照相关的指令要求的模块执行BIST测试。

参见图6，是根据本发明实施例的自测试串行传输的串行数据帧(Serialdata frame)结构示意图。图中，Rw读写控制操作类型，1表示写操作，0表示读操作。Adr2/adr1/adr0用于选择需要操作的位于BIST中的内部寄存器，因为最大的寄存器地址是4，所以只需要三个BIT位就可以完成了。数据内容(Datacontent)部分为将要写入内部寄存器的值，因为被测芯片内建测试bist寄存器是32位的寄存器，刚好4个BYTE，而串行数据帧的数据内容(Data content)部分也是32位。Start-bit是起始位，1表示开始一次串行传送。当主控芯片操作为读时，被测芯片的内建测试BIST电路将根据地址信息选择寄存器，并将寄存器的内容按照帧格式串行输出。地址信息与数据信息是先送最高有效位(msb，most significant bit)，最后送最有效低位(lsb，least significant bit)。因为最先发送地址的最高adr2，adr1BIT位，所以当最后发送最低adr0BIT位数据进入bist_sdout端口后(start bit有效后40个周期)，所读取的内建测试bist寄存器32bit数据的msb位就会在bist_sdin端口有效。

为CPLD中定义的寄存器如表1所示：

表1

当被控IC芯片的每个模块的内建测试BIST操作自测试完成后，就会返回测试完成的状态，以及如果测试失败还会返回相关的测试失败原因和失败地址，这样主控芯片就知道当前的BIST操作是否完成，如果完成，则可以处理本次相关的自测试结果信息，以及启动对其它模块的BIST自测试操作。这样可以依次完成整个被测试芯片的BIST测试。本发明实施例提供了一种测试芯片的装置，参见图7，具体包括：主控IC芯片701，设置有用于测试芯片正常逻辑功能的内建自测电路BIST的被测IC芯片702，以及设置在所述主控IC芯片和被控IC芯片之间的数据转换逻辑电路703，其中，

所述主控IC芯片701，用于向被测试芯片发送逻辑状态控制信号和测试指令以及测试数据，并接收被测试IC芯片的自测试结果信息；

所述被测IC芯片702，用于通过数据转换逻辑电路接收来自主控IC芯片的自测试控制信号，进入自测模式，通过数据转换逻辑电路接收来自主控IC芯片的测试数据指令及测试数据，对所述被测IC芯片中的各模块逻辑功能进行测试，返回测试结果信息；

所述数据转换逻辑电路703，用于将来自主控IC芯片的测试数据指令及测试数据转换为串行信号后发送给被控IC芯片，将来自被控IC芯片的信号转换为并行信号后发送给主控IC芯片。

需要说明的是，上述数据转换逻辑电路在接收到复位信号后，对自身也做复位操作，之后再将复位信号发送给被测IC芯片，以进一步保证所有芯片的信号正确性。

需要说明的是，上述数据转换逻辑电路为复杂可编程逻辑器件CPLD或者是FPGA。

上述被测IC芯片702中的逻辑功能包括以下之一或人员组合：芯片内部的存储区memory区域、以及芯片内部的模拟知识产权；

其中，所述芯片内部的存储区区域包括片内的只读存储器rom和可变存储器ram存储区；所述模拟知识产权包括：通用串行总线物理层模块bist test，数字转模拟信号模块dac，模拟转数字模块adc bist test，以及锁相环。

上述被测IC芯片702接收来自主控IC芯片的控制信号包括：使得内建自测电路状态的复位，以及令内建自测电路进入自测模式的控制信号。

上述主控IC芯片701，还用于将接收到的被测芯片的自测试的测试结果进行分析处理，并将分析处理结果反馈给测试人员。

可见，应用本发明实施例提供的测试芯片的装置，无需大型机台，无需芯片正常运行大规模测试程序即可完成的芯片测试方法，解决了测试复杂度较高，工作量较大的问题，降低了对出货前芯片的测试成本，提高测试效率。同时在芯片运行在正常模式时，自测逻辑不会影响芯片的正常工作。

对于装置实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个......”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本发明的保护范围内。

Claims (10)

1.一种测试芯片的方法，其特征在于，包括：在每个被测集成电路IC芯片内设置用于测试芯片正常逻辑功能的内建自测BIST电路；所述方法还包括：

被测IC芯片通过数据转换逻辑电路接收来自主控IC芯片的自测试控制信号，进入自测模式；

被测IC芯片中的内建自测电路通过数据转换逻辑电路接收来自主控IC芯片的测试数据指令及测试数据，对所述被测IC芯片中的各模块逻辑功能进行测试，返回测试结果；

其中，所述数据转换逻辑电路，将来自主控IC芯片的测试数据指令及测试数据转换为串行信号后发送给被控IC芯片，将来自被控IC芯片的信号转换为并行信号后发送给主控IC芯片。

2.根据权利要求1所述的方法，其特征在于，所述数据转换逻辑电路为复杂可编程逻辑器件CPLD或者现场可编程门阵列FPGA。

3.根据权利要求1所述的方法，其特征在于，所述被测IC芯片中的逻辑功能包括以下之一或任意组合：芯片内部的存储区memory区域、以及芯片内部的模拟知识产权；

其中，所述芯片内部的存储区区域包括片内的只读存储器rom和可变存储器ram存储区；所述模拟知识产权包括：通用串行总线物理层模块bist test，数字转模拟信号模块dac，模拟转数字模块adc bist test，以及锁相环。

4.根据权利要求1所述的方法，其特征在于，被测IC芯片通过数据转换逻辑电路接收来自主控IC芯片的控制信号包括：使得内建自测电路状态的复位，以及令内建自测电路进入自测模式的控制信号。

5.根据权利要求1所述的方法，其特征在于，所述方法还包括：主控IC芯片将接收到的被测芯片的自测试的测试结果进行分析处理，并将分析处理结果反馈给测试人员。

6.一种测试芯片的装置，其特征在于，包括：主控IC芯片，设置有用于测试芯片正常逻辑功能的内建自测电路BIST的被测IC芯片，以及设置在所述主控IC芯片和被控IC芯片之间的数据转换逻辑电路，其中，

所述主控IC芯片，用于向被测试芯片发送逻辑状态控制信号和测试指令以及测试数据，并接收被测试IC芯片的自测试结果信息；

所述被测IC芯片，用于通过数据转换逻辑电路接收来自主控IC芯片的自测试控制信号，进入自测模式，通过数据转换逻辑电路接收来自主控IC芯片的测试数据指令及测试数据，对所述被测IC芯片中的各模块逻辑功能进行测试，返回测试结果信息；

所述数据转换逻辑电路，用于将来自主控IC芯片的测试数据指令及测试数据转换为串行信号后发送给被控IC芯片，将来自被控IC芯片的信号转换为并行信号后发送给主控IC芯片。

7.根据权利要求6所述的装置，其特征在于，所述数据转换逻辑电路为复杂可编程逻辑器件CPLD或者是FPGA。

8.根据权利要求7所述的装置，其特征在于，所述被测IC芯片中的逻辑功能包括以下之一或任意员组合：芯片内部的存储区memory区域、以及芯片内部的模拟知识产权；

其中，所述芯片内部的存储区区域包括片内的只读存储器rom和可变存储器ram存储区；所述模拟知识产权包括：通用串行总线物理层模块bist test，数字转模拟信号模块dac，模拟转数字模块adc bist test，以及锁相环。

9.根据权利要求6所述的装置，其特征在于，被测IC芯片通过数据转换逻辑电路接收来自主控IC芯片的控制信号包括：使得内建自测电路状态的复位，以及令内建自测电路进入自测模式的控制信号。

10.根据权利要求6所述的装置，其特征在于，所述主控IC芯片，还用于将接收到的被测芯片的自测试的测试结果进行分析处理，并将分析处理结果反馈给测试人员。

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