CN103744009B - 一种串行传输芯片测试方法、系统及集成芯片 - Google Patents

Abstract

本发明适用于芯片测试领域，提供了一种串行传输芯片测试方法。该方法包括：通过串行总线接收测试主机发来的测试信息，测试信息包括：待测模块编号、待测模块寄存器地址、读写控制命令以及控制数据；将接收到的测试信息进行异步处理及串并转换，并存储转换后的测试信息；当测试信息接收完成后，根据写控制命令以及待测模块寄存器地址将控制数据通过芯片内部总线写入待测模块寄存器，或者根据读控制命令以及待测模块寄存器地址通过芯片内部总线从待测模块寄存器读出数据并将读出数据通过串行方式发送给测试主机。借此，本发明可实现多个逻辑单元的同时测试，节省芯片I/O数量以及测试时间。

Description

一种串行传输芯片测试方法、系统及集成芯片

技术领域

本发明涉及测试领域，更具体地说是涉及一种串行传输芯片测试方法、系统及集成芯片。

背景技术

在目前集成电路设计中，可测试性设计已经作为设计流程中重要的一环，芯片中集成的逻辑单元如微处理器、存储器、数字信号处理器普遍都带有自建测试模块，以及需要对芯片内部某些重要模拟单元进行测试等等，普遍采用的方法是对芯片设定多种工作模式，将测试引脚或者通过JTAG(Joint Test ActionGroup；联合测试行动小组)连接到芯片I/O上，在各个模式下分别测试。

上述这些原因不仅导致了芯片I/O数量的增加，而且导致在对单颗芯片测试时，需要的总的测试向量个数变得越来越大，从而导致集成电路设计中，测试成本占有芯片成本的比例越来越大。而测试成本和测试时间是成正比的，即单颗芯片测试时间越长，则测试成本就越高。现有测试方案需要多个测试模式、多个测试引脚、频率较低，且不能同时进行多逻辑单元的测试。

总之，集成电路设计人员迫切需要解决一个技术问题，即为如何在节省芯片成本(减少I/O数量)基础上，同时减少测试时间，从而减少测试成本。

发明内容

针对上述的缺陷，本发明的目的在于提供一种串行传输芯片测试方法、系统及集成芯片，可实现多个逻辑单元的同时测试，节省芯片I/O数量以及测试时间。

为了实现上述目的，本发明提供一种串行传输的芯片测试方法，所述方法包括：

通过串行总线接收测试主机发来的测试信息，所述测试信息包括：待测模块编号、待测模块寄存器地址、读写控制命令以及控制数据；

将接收到的测试信息进行异步处理及串并转换，并存储转换后的测试信息；

当所述测试信息接收完成后，根据写控制命令以及待测模块寄存器地址将所述控制数据通过芯片内部总线写入待测模块寄存器，或者根据读控制命令以及待测模块寄存器地址通过芯片内部总线从所述待测模块寄存器读出数据并将读出数据通过串行方式发送给所述测试主机。

根据本发明的测试方法，所述存储转换后的测试信息的步骤包括：将所述待测模块编号以及待测模块寄存器地址存入读写地址存储逻辑；将所述读写控制命令以及控制数据存入读写数据存储逻辑。

根据本发明的测试方法，所述方法还包括：向所述测试主机反馈读写操作完成信号。

本发明相应提供一种串行传输芯片测试系统，所述系统包括：

串行总线逻辑模块，用于通过串行总线接收测试主机发来的测试信息，所述测试信息包括：待测模块编号、待测模块寄存器地址、读写控制命令以及控制数据；

异步处理逻辑模块，用于对接收的测试信息进行异步处理；

串并转换逻辑模块，用于对接收的测试信息进行串并转换；

存储模块，用于存储进行串并转换后的测试信息；

总线控制逻辑模块，用于当所述测试信息接收完成后，根据写控制命令以及待测模块寄存器地址将所述控制数据通过芯片内部总线写入待测模块寄存器，或者根据读控制命令以及待测模块寄存器地址通过芯片内部总线从所述待测模块寄存器读出数据并将读出数据通过串行方式发送给所述测试主机。

根据本发明的串行传输芯片测试系统，所述存储模块还包括：读写地址存储逻辑，用于储存所述待测模块编号以及待测模块寄存器地址；读写数据存储逻辑，用于存入将所述读写控制命令以及控制数据。

根据本发明的串行传输芯片测试系统，所述总线控制逻辑模块还用于向所述测试主机反馈读写操作完成信号。

根据本发明的串行传输芯片测试系统，所述串行总线逻辑模块根据串行总线时钟上升沿采样数据，下降沿输出数据原则，根据设定的串行数据次序，接收或者输出相关数据向量。

本发明还提供一种集成芯片，包括多个逻辑单元以及串行传输芯片测试系统，所述系统包括：

串行总线逻辑模块，用于通过串行总线接收测试主机发来的测试信息，所述测试信息包括：待测模块编号、待测模块寄存器地址、读写控制命令以及控制数据；

异步处理逻辑模块，用于对接收的测试信息进行异步处理；

串并转换逻辑模块，用于对接收的测试信息进行串并转换；

存储模块，用于存储进行串并转换后的测试信息；

总线控制逻辑模块，用于当所述测试信息接收完成后，根据写控制命令以及待测模块寄存器地址将所述控制数据通过芯片内部总线写入待测模块寄存器，或者根据读控制命令以及待测模块寄存器地址通过芯片内部总线从所述待测模块寄存器读出数据并将读出数据通过串行方式发送给所述测试主机。

根据本发明的集成芯片，所述存储模块还包括：

读写地址存储逻辑，用于储存所述待测模块编号以及待测模块寄存器地址；

读写数据存储逻辑，用于存入将所述读写控制命令以及控制数据。

根据本发明的集成芯片，所述总线控制逻辑模块还用于向所述测试主机反馈读写操作完成信号。

本发明通过串行总线接收测试主机发来的测试信息，将接收到的测试信息进行异步处理及串并转换，并存储转换后的测试信息；当测试信息接收完成后，根据写控制命令以及待测模块寄存器地址将控制数据通过芯片内部总线写入待测模块寄存器，或者根据读控制命令以及待测模块寄存器地址通过芯片内部总线从待测模块寄存器读出数据并将读出数据通过串行方式发送给测试主机。外部主机可以通过多次的写操作，经过集成芯片原有的总线控制逻辑，同时配置多个待测模块的寄存器以及测试向量，从而多个待测模块可以同时进行测试，外部主机也可以通过本发明读取各待测模块的状态，从而判断待测模块的测试结果以及状态。多个待测试模块同时进行测试，可以节省测试时间，从而节省芯片测试成本。

附图说明

图1为本发明一种串行传输芯片测试系统的原理结构图；

图2为本发明系统配置测试多个待测模块的结构框图；

图3是测试主机写芯片内部待测模块寄存器的流程图；

图4是测试主机读取芯片内部待测模块寄存器的流程图；

图5是本发明一种串行传输的芯片测试方法的流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

如图1所示，本发明一种串行传输芯片测试系统100，包括串行总线逻辑模块10、异步处理逻辑模块20、串并转换逻辑模块30、存储模块40以及总线控制逻辑模块50。

串行总线逻辑模块10，用于通过串行总线接收测试主机发来的测试信息，所述测试信息包括：待测模块编号、待测模块寄存器地址、读写控制命令以及控制数据。根据串行总线时钟上升沿采样数据，下降沿输出数据原则，根据设定的串行数据次序，接收或者输出相关数据向量。

异步处理逻辑模块20，用于对接收的测试信息进行异步处理。因为待测芯片内部工作频率与外部测试主机工作时钟不同，采用此模块避免数据信号的出错以及避免芯片系统中的亚稳态的产生。在本发明中，具体可通过寄存器将异步信号转换为同步信号。

串并转换逻辑模块30，用于对接收的测试信息进行串并转换。此模块主要实现将串行总线数据转换为并行数据，根据设定的串行数据次序，当接收到地址数据，则发送给读写地址存储逻辑41；当接收到写数据后，发送给读写数据存储逻辑42；当读数据时，则读取读写数据存储逻辑42中数据，将并行数据转换为串行数据输出。在本发明中，具体可通过移位寄存器将串行信号转换为并行信号。

存储模块40，用于存储进行串并转换后的测试信息。存储模块40包括读写地址存储逻辑41以及读写数据存储逻辑42。读写地址存储逻辑41，用于储存所述待测模块编号以及待测模块寄存器地址。读写数据存储逻辑42，用于存入将读写控制命令以及控制数据，此模块不仅用于存储外部主机配置芯片内部寄存器数据，还用于存储外部主机读取的寄存器数值。

总线控制逻辑模块50，用于当测试信息接收完成后，根据写控制命令以及待测模块寄存器地址将控制数据通过芯片内部总线写入待测模块寄存器，或者根据读控制命令以及待测模块寄存器地址通过芯片内部总线从待测模块寄存器读出数据并将读出数据通过串行方式发送给测试主机。此逻辑用于将串行输入的数据，根据读写控制分别输出读写命令。具体的，当写操作时，则根据读写地址存储逻辑41以及读写数据存储逻辑42中数据，输出写操作；当读操作时，则根据读写地址存储逻辑41输出读操作，且将读出的数据存储于读写数据存储逻辑42中，完成读写操作后通知串并转换逻辑模块30。也即，总线控制逻辑模块50还用于向测试主机反馈读写操作完成信号。

本发明通过串行总线接收测试主机发来的测试信息，将接收到的测试信息进行异步处理及串并转换，并存储转换后的测试信息；当测试信息接收完成后，根据写控制命令以及待测模块寄存器地址将控制数据通过芯片内部总线写入待测模块寄存器，或者根据读控制命令以及待测模块寄存器地址通过芯片内部总线从待测模块寄存器读出数据并将读出数据通过串行方式发送给测试主机。外部主机可以通过多次的写操作，经过集成芯片原有的总线控制逻辑，同时配置多个待测模块的寄存器以及测试向量，从而多个待测模块可以同时进行测试，外部主机也可以通过本发明读取各待测模块的状态，从而判断待测模块的测试结果以及状态。多个待测试模块同时进行测试，可以大大地节省测试时间，从而节省芯片测试成本。

图2为本发明系统配置测试多个待测模块的结构框图。测试主机可以通过本发明系统100，通过多次的写操作，经过芯片原有的总线控制逻辑模块50，同时配置多个待测模块60的寄存器以及测试向量，从而多个待测模块60可以同时进行测试，测试主机可以通过本发明系统读取各待测模块60的状态，从而判断待测模块60的测试结果以及状态。多个待测试模块60同时进行测试，可以大大地节省测试时间，从而节省芯片测试成本。

经过实验证明，本发明可以显著地减少芯片I/O引脚以及芯片测试时间。本发明只采用3个芯片引脚(主要用于本发明的输入时钟、串行输入数据引脚以及串行输出数据引脚)，而JTAG(Joint Test Action Group；联合测试行动小组)配置引脚需要5个，如芯片中有四个逻辑单元都带有JTAG，则总共需要20个引脚，而采用本发明总共只需要3个引脚；如四个逻辑单元分别测试时间为n，则总共需要4n时间，而本发明主要通过串并转换和总线控制逻辑，对多个逻辑单元同时进行配置，同时进行测试，最短可缩短为n。现有测试方案需要多个测试模式、多个测试引脚、频率较低，且不能同时进行多逻辑单元的测试，本发明可采用较少的测试引脚，实现多个逻辑单元的同时测试，且频率不再受较大限制，只要保证芯片内部工作频率大于本发明输入时钟频率即可)。大大地节省芯片I/O数量以及测试时间。

图3是测试主机写芯片内部待测模块寄存器的流程图。该流程包括如下步骤：

步骤S301，测试主机通过串行总线输入相应待测模块编号。当完成输入后执行步骤S302。

步骤S302，测试主机以串行模式输入寄存器地址。此时本发明系统，已经通过其内部异步处理以及串并转换模块，将地址数据存储于相应模块中。

步骤S303，测试主机以串行模式输入写控制信号。

步骤S304，测试主机以串行模式输入写控制数据，系统进行芯片内部总线的写操作，将数据写入相应的寄存器中。

步骤S305，等待确认信号或固定时间结束。因总线操作与串行输入不同步，需要主机等待反馈信号或者等待一定时间后，写寄存器操作完成，再通过多次的写操作后，此时芯片内部待测模块配置完成，然后进行自测程序。

图4是测试主机读取芯片内部待测模块寄存器的流程图。该流程包括如下步骤：

步骤S401，测试主机通过串行总线输入相应待测模块编号。完成输入后进入步骤S402。

步骤S402，以串行模式输入寄存器地址。此时本发明系统，已经通过其内部异步处理以及串并转换模块，将地址数据存储于相应模块中。

步骤S403，以串行模式输入读控制信号，进行芯片内部总线的读操作。读取完数据后，执行步骤S404。

步骤S404，将读取的数据以串行形式输出给测试主机。主机可以通过此流程，读取芯片内部待测试模块自测的状态。

图5是本发明一种串行传输的芯片测试方法的流程图，该流程通过如图1所示的系统100实现。该方法包括：

步骤S501，通过串行总线接收测试主机发来的测试信息，测试信息包括：待测模块编号、待测模块寄存器地址、读写控制命令以及控制数据。本步骤通过串行总线逻辑模块10实现。

步骤S502，将接收到的测试信息进行异步处理及串并转换，并存储转换后的测试信息。本步骤通过异步处理逻辑模块20、串并转换逻辑模块30以及存储模块40实现。

步骤S503，当测试信息接收完成后，根据写控制命令以及待测模块寄存器地址将所述控制数据通过芯片内部总线写入待测模块寄存器，或者根据读控制命令以及待测模块寄存器地址通过芯片内部总线从所述待测模块寄存器读出数据并将读出数据通过串行方式发送给所述测试主机。本步骤通过总线控制逻辑模块50实现。

优选的是，在步骤S502中，存储转换后的测试信息的步骤包括：将待测模块编号以及待测模块寄存器地址存入读写地址存储逻辑；将读写控制命令以及控制数据存入读写数据存储逻辑。

优选的是，该方法还包括：向所述测试主机反馈读写操作完成信号。

本发明还提供一种集成芯片，包括多个逻辑单元以及如图1所示的串行传输芯片测试系统100，该系统100已在前文做详细描述，故在此不再赘述。

综上所述，本发明通过串行总线接收测试主机发来的测试信息，将接收到的测试信息进行异步处理及串并转换，并存储转换后的测试信息；当测试信息接收完成后，根据写控制命令以及待测模块寄存器地址将控制数据通过芯片内部总线写入待测模块寄存器，或者根据读控制命令以及待测模块寄存器地址通过芯片内部总线从待测模块寄存器读出数据并将读出数据通过串行方式发送给测试主机。外部主机可以通过多次的写操作，经过集成芯片原有的总线控制逻辑，同时配置多个待测模块的寄存器以及测试向量，从而多个待测模块可以同时进行测试，外部主机也可以通过本发明读取各待测模块的状态，从而判断待测模块的测试结果以及状态。多个待测试模块同时进行测试，可以节省测试时间，从而节省芯片测试成本。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (10)

1.一种串行传输的芯片测试方法，其特征在于，所述方法包括：

通过串行总线接收测试主机发来的测试信息，所述测试信息包括：待测模块编号、待测模块寄存器地址、读/写控制命令以及控制数据；

将接收到的测试信息进行异步处理及串并转换，并存储转换后的测试信息；

当所述测试信息通过所述串行总线接收完成后，根据写控制命令以及待测模块寄存器地址将所述控制数据通过芯片内部总线写入待测模块寄存器，或者根据读控制命令以及待测模块寄存器地址通过芯片内部总线从所述待测模块寄存器读出数据并将读出数据通过串行方式发送给所述测试主机；

测试通过3个芯片引脚进行，3个所述芯片引脚分别用于输入时钟引脚、串行输入数据引脚以及串行输出数据引脚。

2.根据权利要求1所述的串行传输的芯片测试方法，其特征在于，所述存储转换后的测试信息的步骤包括：

将所述待测模块编号以及待测模块寄存器地址存入读/写地址存储逻辑；

将所述读/写控制命令以及控制数据存入读写数据存储逻辑。

3.根据权利要求1所述的串行传输的芯片测试方法，其特征在于，所述方法还包括：向所述测试主机反馈读写操作完成信号。

4.一种串行传输芯片测试系统，其特征在于，所述系统包括：

串行总线逻辑模块，用于通过串行总线接收测试主机发来的测试信息，所述测试信息包括：待测模块编号、待测模块寄存器地址、读/写控制命令以及控制数据；

异步处理逻辑模块，用于对接收的测试信息进行异步处理；

串并转换逻辑模块，用于对接收的测试信息进行串并转换；

存储模块，用于存储进行串并转换后的测试信息；

总线控制逻辑模块，用于当所述测试信息通过所述串行总线接收完成后，根据写控制命令以及待测模块寄存器地址将所述控制数据通过芯片内部总线写入待测模块寄存器，或者根据读控制命令以及待测模块寄存器地址通过芯片内部总线从所述待测模块寄存器读出数据并将读出数据通过串行方式发送给所述测试主机；

测试通过3个芯片引脚进行，3个所述芯片引脚分别用于输入时钟引脚、串行输入数据引脚以及串行输出数据引脚。

5.根据权利要求4所述的串行传输芯片测试系统，其特征在于，所述存储模块还包括：

读写地址存储逻辑，用于储存所述待测模块编号以及待测模块寄存器地址；

读写数据存储逻辑，用于存入所述读/写控制命令以及控制数据。

6.根据权利要求4所述的串行传输芯片测试系统，其特征在于，所述总线控制逻辑模块还用于向所述测试主机反馈读写操作完成信号。

7.根据权利要求4所述的串行传输芯片测试系统，其特征在于，所述串行总线逻辑模块根据串行总线时钟上升沿采样数据，下降沿输出数据原则，根据设定的串行数据次序，接收或者输出相关数据向量。

8.一种集成芯片，包括多个逻辑单元，其特征在于，还包括串行传输芯片测试系统，所述系统包括：

串行总线逻辑模块，用于通过串行总线接收测试主机发来的测试信息，所述测试信息包括：待测模块编号、待测模块寄存器地址、读/写控制命令以及控制数据；

异步处理逻辑模块，用于对接收的测试信息进行异步处理；

串并转换逻辑模块，用于对接收的测试信息进行串并转换；

存储模块，用于存储进行串并转换后的测试信息；

总线控制逻辑模块，用于当所述测试信息通过所述串行总线接收完成后，根据写控制命令以及待测模块寄存器地址将所述控制数据通过芯片内部总线写入待测模块寄存器，或者根据读控制命令以及待测模块寄存器地址通过芯片内部总线从所述待测模块寄存器读出数据并将读出数据通过串行方式发送给所述测试主机；

测试通过3个芯片引脚进行，3个所述芯片引脚分别用于输入时钟引脚、串行输入数据引脚以及串行输出数据引脚。

9.根据权利要求8所述的集成芯片，其特征在于，所述存储模块还包括：

读写地址存储逻辑，用于储存所述待测模块编号以及待测模块寄存器地址；

读写数据存储逻辑，用于存入所述读/写控制命令以及控制数据。

10.根据权利要求8所述的集成芯片，其特征在于，所述总线控制逻辑模块还用于向所述测试主机反馈读写操作完成信号。