CN103093829A - 存储器测试系统及存储器测试方法 - Google Patents

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CN103093829A CN2011103320544A CN201110332054A CN103093829A CN 103093829 A CN103093829 A CN 103093829A CN 2011103320544 A CN2011103320544 A CN 2011103320544A CN 201110332054 A CN201110332054 A CN 201110332054A CN 103093829 A CN103093829 A CN 103093829A
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Abstract

本发明涉及一种存储器测试系统及存储器测试方法。其中，该存储器测试系统包括：控制器，用于生成测试向量，通过总线将所述测试向量发送给多个存储器测试装置；所述多个存储器测试装置，用于根据所述测试向量对各自对应的待测试的存储器分别进行测试，并将各自对应的测试结果发送给所述控制器。通过本发明实施例，避免了现有技术中针对每一个存储器都设计相应的内建自测电路，因此节省了对存储器进行测试所需的控制逻辑电路和制作该控制逻辑电路所占用的芯片面积，进一步降低硬件成本。

Description

存储器测试系统及存储器测试方法
技术领域
本发明涉及存储器测试技术，尤其涉及一种存储器测试系统及存储器测试方法。
背景技术
为了确保存储器能够正常存储数据，确保存储器在存储数据时没有故障，需要对存储器进行测试。现有技术通常采用内建自测(Built-in Self Test，简称为BIST)技术对存储器进行测试，每一存储器对应一个内建自测电路，每一内建自测电路对相应的存储器进行测试。由于各个存储器的BIST电路相互独立，因此测试不同的存储器需要不同的逻辑电路，从而增加了在测试多个存储器时使用的逻辑电路。
发明内容
有鉴于此，本发明目的在于提供一种存储器测试系统及存储器测试方法，减少测试存储器所需的逻辑电路。
为了实现上述目的，本发明实施例提供一种存储器测试系统，该存储器测试系统包括：
控制器，用于生成测试向量，通过总线将所述测试向量发送给多个存储器测试装置；以及
所述多个存储器测试装置，用于根据所述测试向量对各自对应的待测试的存储器分别进行测试，并将各自对应的测试结果发送给所述控制器。
为了实现上述目的，本发明还提供了一种存储器测试方法，该存储器测试方法包括：
生成测试向量；
通过总线将所述测试向量发送给多个存储器测试装置，以使得所述多个存储器测试装置根据所述测试向量对各自对应的待测试的存储器分别进行测试；以及
接收来自所述多个存储器测试装置各自对应的测试结果。
本发明实施例提供的存储器测试系统及存储器测试方法，通过控制器生成的测试向量对多个存储器测试装置各自对应的待测试的存储器分别进行测试，避免了现有技术中针对每一个存储器都设计相应的内建自测电路，因此节省了对存储器进行测试所需的控制逻辑电路和制作该控制逻辑电路所占用的芯片面积，进一步降低硬件成本。
附图说明
包含在本说明书中并且构成说明书的一部分的附图与说明书一起示出了本发明的示例性实施例、特征和方面，并且用于解释本发明的原理。
图1为本发明一个实施例提供的存储器测试系统的结构示意图；
图2为本发明又一个实施例提供的存储器测试系统的结构示意图；
图3为图2所示实施例中的控制器的结构示意图；
图4为图2所示实施例中对存储器进行读写操作的时序示意图；
图5为本发明一个实施例提供的存储器测试方法的流程示意图；以及
图6为本发明又一个实施例提供的存储器测试方法的流程示意图。
具体实施方式
以下将对本发明的实施例给出详细的参考。尽管本发明通过这些实施方式进行阐述和说明，但需要注意的是本发明并不仅仅只局限于这些实施方式。相反，本发明涵盖所附权利要求所定义的发明精神和发明范围内的所有替代物、变体和等同物。
另外，为了更好的说明本发明，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员将理解，没有这些具体细节，本发明同样可以实施。在另外一些实例中，对于大家熟知的方法、程续、元件和电路未作详细描述，以便于凸显本发明的主旨。
图1为本发明一个实施例提供的存储器测试系统的结构示意图；如图1所示，本发明实施例提供的存储器测试系统100包括控制器110和多个存储器测试装置(存储器测试装置120-1、...存储器测试装置120-N)，本发明实施例以存储器的个数为N(N＞1，且N为整数)进行示例性说明，本领域普通技术人员可以理解的是，该个数N并不能形成对本发明实施例的限制；其中，控制器110通过总线与各个存储器测试装置120-1、...存储器测试装置120-N相耦接；进一步地，控制器110生成测试向量，通过总线将该测试向量发送给存储器测试装置120-1、...存储器测试装置120-N，存储器测试装置120-1、...存储器测试装置120-N根据该测试向量对各自对应的待测试的存储器分别进行测试，并将各自对应的测试结果发送给控制器110。例如：存储器测试装置120-1根据该测试向量对存储器测试装置120-1需要测试的存储器进行测试，并将存储器测试装置120-1得到的测试结果发送给控制器110。进一步地，可以采用高速时钟信号控制控制器110生成测试地址和测试数据，从而使得N个存储器测试装置具有相同的数据读写时序，从而避免现有技术中对每一个存储器采用不同的测试电路导致测试时序不统一的缺陷，便于对N个存储器测试装置的测试时间进行统一管理。
由图1所示实施例可知，本发明通过控制器110生成的测试向量对存储器测试装置120-1、...、存储器测试装置120-N各自对应的待测试的存储器分别进行测试，避免了现有技术中针对每一个存储器都设计相应的内建自测电路，因此节省了对存储器进行测试所需的控制逻辑电路和制作该控制逻辑电路所占用的芯片面积，进一步降低了硬件成本。
图2为本发明又一个实施例提供的存储器测试系统200的结构示意图，图3为图2所示实施例中的控制器的结构示意图；图2中标号与图1中标号相同的功能模块具有相同或者相似的功能，在此不再赘述。
如图2所示，本发明实施例中的存储器测试装置120-1、...、存储器测试装置120-N均包括：地址比较单元11、数据比较单元12；如图3所示，控制器110包括：测试数据生成单元21、测试地址生成单元22、结果存储单元23、输出单元24；进一步地，数据比较单元12通过总线中的数据线与测试数据生成单元21相耦接，地址比较单元11通过总线中的地址线与测试地址生成单元22相耦接。
为了更清楚地理解本发明实施例所描述的技术方案，下面结合图2和图3对本发明实施例提供的存储器测试系统200进行详细说明。
如图2所示，控制器110的测试数据生成单元21根据预定算法生成需要写入存储器10-1、...、存储器10-N的测试数据，并将该测试数据通过总线以广播的形式发送给存储器测试装置120-1、...、存储器测试装置120-N；控制器110中的测试地址生成单元22生成测试地址，并通过总线以广播的形式发送给存储器测试装置120-1、...、存储器测试装置120-N。进一步地，测试数据生成单元21基于存储器测试装置120-1、...、存储器测试装置120-N各自对应的待测试的存储器具有的最大容量生成测试数据，例如：存储器测试装置120-1、...、存储器测试装置120-N中存储容量最大为32位(bit)，则控制器110依据该32bit生成测试数据，从而对N个存储器均能够进行测试；测试地址生成单元22基于存储器测试装置120-1、...、存储器测试装置120-N各自对应的待测试的存储器具有的最大地址生成测试地址，例如：N个存储器的最大地址为0fff，则生成的测试地址不能够超过该最大地址0fff，从而对N个存储器均能够进行地址访问。
存储器测试装置120-1、...、存储器测试装置120-N接收来自控制器110的测试数据和测试地址；具体地，以存储器测试装置120-1为例进行示例性说明，存储器测试装置120-1中的地址比较单元11将来自控制器110的测试地址与存储器测试装置120-1对应的待测试的存储器10-1所具有的最大地址进行比较；若该测试地址位于存储器10-1所具有的最大地址范围(例如：测试地址为0001，存储器10-1所具有的最大地址为0fff，则最大地址范围为0000～0fff)内，根据测试向量所包括的写指令将测试数据写入存储器10-1中与该测试地址所对应的存储单元以及数据比较单元12；数据比较单元12根据测试向量中所包含的读指令读取已写入存储器10-1中与该测试地址所对应的存储单元的测试数据，并将已从存储器10-1中读取到的数据与已写入数据比较单元12中的测试数据进行比较，从而得到测试结果。具体地，若数据比较单元12从存储器10-1中读取到的数据与从控制器110写入数据比较单元12中的测试数据相同，则数据比较单元12将测试结果设置为第一逻辑电平，若不相同，数据比较单元12将测试结果设置为第二逻辑电平。
另一方面，若来自控制器110的测试地址在与存储器测试装置120-1对应的待测试的存储器10-1所具有的最大地址范围之外，则不对该存储器10-1产生任何操作，即：地址比较单元11不会根据测试向量所包括的写指令进行写操作，数据比较单元12也不进行读操作和数据比较操作。
进一步地，第一逻辑电平可以为逻辑高电平，第二逻辑电平可以为逻辑低电平，或者，第一逻辑电平为逻辑低电平，第二逻辑电平为逻辑高电平，本发明实施例第一逻辑电平和第二逻辑电平的高低不做限定。
控制器110的结果存储单元23通过总线接收来自存储器测试装置120-1、...、存储器测试装置120-N的N个测试结果，并将该N个测试结果进行存储；输出单元24输出该N个测试结果。进一步地，结果存储单元23的存储容量由存储器测试装置的个数N确定，存储器测试装置120-1、...、存储器测试装置120-N中的数据比较单元12可以在时钟信号的触发下将各个测试结果并行发送给控制器110中的结果存储单元23，从而使得结果存储单元23根据预设位置将N个测试结果存储在各自对应的位置。由于结果存储单元23采用预设位置的方式将N个测试结果进行存储，当将N个测试结果输出时，用户即可通过输出单元24输出的N个测试结果获知该N个测试结果对应的N个存储器测试中所测试的存储器哪些存储器是有故障的。
进一步地，结果存储单元23的存储容量由存储器测试装置的个数N确定，N个存储器测试装置将各自的测试结果通过总线并行发送至结果存储单元23中对应的存储空间。
以存储器正常时测试结果为第一逻辑电平(逻辑1)，存在故障时测试结果为第二逻辑电平(逻辑0)为例进行示例性说明。若存储器测试装置120-1、...、存储器测试装置120-N中的第M个存储器测试装置120-M对应的待测试的存储器存在故障(例如：不能正常读取数据)，则N个测试结果具体为：1(第0个)、...、1、...、0(第M-1个)、...、1(第N-1个)，结果存储单元23采用预设位置的方式(例如：按顺序依次存放)存储该N个测试结果与结果存储单元23的存储空间如下表1所述：
表1
  存储空间   0   1   ...   M-1   ...   N-2   N-1
  测试结果   1   1   1   0   1   1   1
通过将N个测试结果按顺序存储在结果存储单元23中，并通过输出单元24按顺序将该N个测试结果输出，由于第M-1个存储器的测试结果为0，因此可以从该N个测试结果中获知第M-1个存储器存在故障，不能进行正常存储；当然，上述仅以第M-1个存储器不能正常存储数据为例进行示例性说明，本发明实施例中存储器测试装置能够测试的存储器也有可能存在多个存储器不能正常存储数据的情况，在此不再赘述。
当然，上述表1仅仅是对结果存储单元23存储N个测试结果的示例性说明，本领域普通技术人员可以理解的是，当需要测试大量的存储器时，结果存储单元23可以采用矩阵的方式进行存储，例如：结果存储单元23需要存储1024比特的测试结果，则可以通过32×32的矩阵采用预设位置的方式进行存储，从而比采用1024比特的行存储方式更紧凑，在具体实现过程中也更为方便。
图4为图2所示实施例中对存储器进行读写操作的时序示意图，本发明实施例以存储器具体为单口存储器为例进行示例性说明。下面结合图2和图3对本发明实施例中的多个存储器如何进行读写数据进行详细说明。
如图4所示，控制器110中的测试数据生成单元21在时钟(clk)信号的控制下根据预定的算法(该预定的算法例如可以为March C+算法)生成测试数据与测试地址。在第一个clk上升沿到来时，片选使能信号cen与写使能信号wen由高电平降为低电平，控制器110对存储器测试装置对应的存储器进行写测试地址和写测试数据；在第二个clk上升沿，cen与wen由低电平升为高电平，存储器测试装置停止对存储器进行写测试地址和写测试数据；在第三个clk上升沿，cen由高电平降为低电平，wen保持高电平，存储器测试装置根据读指令读取存储器的存储单元中的测试地址；在第四个clk上升沿，存储器测试装置根据读取到的测试地址访问存储器中的测试地址所对应的存储单元，从而读取到存储器中该测试地址所对应的存储单元中所存储的测试数据。本领域普通技术人员可以理解的是，在第二个clk时钟的上升沿，存储器测试装置可以根据读指令读取存储器的存储单元中的测试地址，在第三个clk上升沿，存储器测试装置根据读取到的测试地址访问存储器中的测试地址所对应的存储单元，也即：可以采用连续时序对存储器进行数据读写，从而节约测试时间。
图4所示仅为一个示例性说明，本领域普通技术人员可以理解的是，在数字电路中，可以采用clk信号对数字电路进行时序控制，从而实现对存储器进行读写地址和数据。
图5为本发明一个实施例提供的存储器测试方法的流程示意图，本发明实施例所述的存储器测试方法可以由上述图1和图2所示实施例中的存储器测试系统执行。如图5所示，本发明实施例包括如下步骤：
步骤501、控制器生成测试向量；
步骤502、控制器通过总线将所述测试向量发送给多个存储器测试装置，以使得所述多个存储器测试装置根据所述测试向量对各自对应的待测试的存储器分别进行测试；
步骤503、控制器接收来自所述多个存储器测试装置各自对应的测试结果。
由图5所示实施例可知，本发明通过控制器生成的测试向量对多个存储器测试装置各自对应的待测试的存储器分别进行测试，避免了现有技术中针对每一个存储器都设计相应的内建自测电路，因此节省了对存储器进行测试所需的控制逻辑电路和制作该控制逻辑电路所占用的芯片面积，进一步降低了硬件成本。
图6为本发明又一个实施例提供的存储器测试方法的流程示意图，本发明实施例所述的存储器测试方法可以由上述图1和图2所示实施例中的存储器测试系统执行；下面结合图2-图4所示实施例提供的存储器测试系统对本发明实施例进行示例性说明。如图6所示，本发明实施例包括如下步骤：
步骤601、控制器接收来自外部的测试使能信号。
步骤602、控制器响应于接收到的测试使能信号，根据预定算法生成测试数据。
步骤603、控制器响应于接收到的测试使能信号，生成测试地址。
步骤604、控制器通过总线将测试数据和测试地址发送给多个存储器测试装置。
步骤605、多个存储器测试装置根据测试数据和测试地址对各自对应的存储器进行测试，并得到各自对应的测试结果。
步骤606、控制器将来自多个存储器测试装置的多个测试结果进行存储并输出。
在上述步骤601中，该测试使能信号具体可以为一个触发信号，该测试使能信号只要能够实现触发控制器对存储器测试装置对应的存储器进行测试即可。
在上述步骤602中，以控制器根据March C+算法来生成测试向量为例，根据所生成的测试向量对单口存储器进行测试地址和测试数据读写的时序图可以参见图4；进一步地，为了使得能够将测试数据写入多个存储器测试装置各自对应的待测试的存储器，本发明实施例基于多个存储器测试装置各自对应的待测试的存储器具有的最大容量生成测试数据。
在上述步骤603中，为了使得能否对多个存储器测试装置各自对应的待测试的存储器进行读写操作，本发明实施例基于多个存储器测试装置各自对应的待测试的存储器具有的最大地址生成所述测试地址。
进一步地，控制器可以在同一时钟信号的触发下执行上述步骤602和步骤603，并在同一时钟信号的触发下通过总线将测试数据和测试地址发送给多个存储器测试装置。
在上述步骤605中，每一个存储器测试装置将测试地址与该存储器测试装置对应的待测试的存储器所具有的最大地址进行比较；在确定测试地址在该存储器测试装置对应的待测试的存储器所具有的最大地址范围内时，根据写指令将该接收到的测试向量中的测试数据写入该存储器中的与该测试地址对应的存储单元和该存储器测试装置中的数据比较单元；根据读指令读取已写入该存储单元中的测试数据；将从该存储单元中读取到的数据与已写入该数据比较单元中的测试数据进行比较，得出测试结果。若所读取到的数据与所述测试数据相同，则输出第一逻辑电平信号作为所述测试结果，否则输出第二逻辑电平信号作为所述测试结果。
另一方面，在确定测试地址在该存储器测试装置对应的待测试的存储器所具有的最大地址范围之外时，则不对存储器产生任何操作，即：不对存储器进行写操作，也不进行相应的读操作和数据比较操作。
在上述步骤606中，控制器可以采用预设位置的方式将多个个测试结果进行存储，当将多个测试结果输出时，用户即可通过输出的测试结果获知对应的多个存储器测试中所测试的存储器哪些存储器是有故障的；进一步地，该测试结果可以以串行的方式输出。
由图6所示实施例可知，本发明通过控制器生成的测试向量对多个存储器测试装置各自对应的待测试的存储器分别进行测试，避免了现有技术中针对每一个存储器都设计相应的内建自测电路，因此节省了对存储器进行测试所需的控制逻辑电路和制作该控制逻辑电路所占用的芯片面积，进一步降低了硬件成本。
进一步地，上述本发明实施例中所述的存储器，具体可以为单口静态随机存储器(SRAM)、单口随机存储器(RAM)、双口SRAM、双口RAM、单口寄存器文件(Register File)、双口寄存器文件(Register File)。本领域普通技术人员可以理解的是，存储器测试装置可以通过具体硬件电路中的行锁存器、列锁存器和译码电路根据测试地址选定相应的存储器中的存储单元，因此本发明实施例对如何通过具体的硬件电路设计存储器测试装置不进行限制。
需要声明的是，上述发明内容及具体实施方式仅旨在证明本发明所提供技术方案的实际应用，不应解释为对本发明保护范围的限定。本领域技术人员在本发明的精神和原理内，当可作各种修改、等同替换或改进。本发明的保护范围以所附权利要求书为准。

Claims (15)

1.一种存储器测试系统，其特征在于，包括：
控制器，用于生成测试向量，通过总线将所述测试向量发送给多个存储器测试装置；以及
所述多个存储器测试装置，用于根据所述测试向量对各自对应的待测试的存储器分别进行测试，并将各自对应的测试结果发送给所述控制器。
2.根据权利要求1所述的存储器测试系统，其特征在于，所述测试向量包括测试数据和测试地址，所述测试地址包括对所述多个存储器测试装置各自对应的待测试的存储器的存储单元进行读写操作的地址，所述控制器包括：
测试数据生成单元，用于根据预定算法生成需要写入所述多个存储器测试装置各自对应的待测试的存储器的所述测试数据，并将所述测试数据通过总线发送给所述多个存储器测试装置；以及
测试地址生成单元，用于生成所述测试地址，并将所述测试地址通过总线发送给所述多个存储器测试装置。
3.根据权利要求2所述的存储器测试系统，其特征在于，所述测试数据生成单元基于所述多个存储器测试装置各自对应的待测试的存储器具有的最大容量生成测试数据；所述测试地址生成单元基于所述多个存储器测试装置各自对应的待测试的存储器具有的最大地址生成所述测试地址。
4.根据权利要求2所述的存储器测试系统，其特征在于，所述测试向量包括读指令或者写指令，每一个所述存储器测试装置包括：地址比较单元和数据比较单元；
所述地址比较单元，用于将来自所述控制器的所述测试地址与该存储器测试装置对应的待测试的存储器所具有的最大地址进行比较，在确定所述测试地址在所述存储器测试装置对应的待测试的存储器所具有的最大地址范围内时，根据所述写指令将所接收到的测试向量中的测试数据写入该存储器中的与所述测试地址对应的存储单元和所述数据比较单元；
所述数据比较单元，用于根据所述读指令读取已写入所述存储单元中的测试数据，并将从所述存储单元中读取到的数据与已写入所述数据比较单元中的测试数据进行比较，得出测试结果。
5.根据权利要求4所述的存储器测试系统，其特征在于，所述地址比较单元通过所述总线中的地址线与所述测试地址生成单元相耦接，所述数据比较单元通过所述总线中的数据线与所述测试数据生成单元相耦接。
6.根据权利要求4或5所述的存储器测试系统，其特征在于，若从所述存储单元中已读取到的数据与已写入所述数据比较单元中的测试数据相同，所述数据比较单元将所述测试结果设置为第一逻辑电平信号；若不相同，所述数据比较单元将所述测试结果设置为第二逻辑电平信号。
7.根据权利要求2所述的存储器测试系统，其特征在于，所述控制器还包括：
结果存储单元，用于存储来自所述多个存储器测试装置的各自对应所述多个测试结果；以及
输出单元，与所述结果存储单元相耦接，用于输出所述多个测试结果，以通过所述多个测试结果确定所述多个存储器测试装置各自对应的待测试的存储器是否存在故障。
8.根据权利要求7所述的存储器测试系统，其特征在于，所述结果存储单元的存储容量由所述多个存储器测试装置的个数确定，所述多个存储器测试装置将各自的测试结果通过所述总线并行发送至所述结果存储单元中对应的存储空间。
9.一种存储器测试方法，其特征在于，包括：
生成测试向量；
通过总线将所述测试向量发送给多个存储器测试装置，以使得所述多个存储器测试装置根据所述测试向量对各自对应的待测试的存储器分别进行测试；以及
接收来自所述多个存储器测试装置各自对应的测试结果。
10.根据权利要求9所述的存储器测试方法，其特征在于，所述测试向量包括测试数据和测试地址，所述测试地址包括对所述多个存储器测试装置各自对应的待测试的存储器的存储单元进行读写操作的地址，所述生成测试向量的步骤包括：
根据预定算法生成需要写入所述多个存储器测试装置各自对应的待测试的存储器的所述测试数据；以及
生成测试地址；
通过所述总线将所述测试数据和测试地址发送给所述多个存储器测试装置。
11.根据权利要求10所述的存储器测试方法，其特征在于，所述根据预定算法生成需要写入所述多个存储器测试装置各自对应的待测试的存储器的所述测试数据的步骤包括：
基于所述多个存储器测试装置各自对应的待测试的存储器具有的最大容量生成所述测试数据。
12.根据权利要求10所述的存储器测试方法，其特征在于，所述生成测试地址的步骤包括：
基于所述多个存储器测试装置各自对应的待测试的存储器具有的最大地址生成所述测试地址。
13.根据权利要求9所述的存储器测试方法，其特征在于，所述多个存储器测试装置根据所述测试向量对各自对应的待测试的存储器分别进行测试的步骤包括：
每一个所述存储器测试装置将所述测试地址与该存储器测试装置对应的待测试的存储器所具有的最大地址进行比较；
在确定所述测试地址在所述存储器测试装置对应的待测试的存储器所具有的最大地址范围内时，将所述测试向量中的测试数据写入该存储器中的与所述测试地址对应的存储单元和所述存储器测试装置中的数据比较单元；
根据所述读指令读取已写入所述存储单元中的测试数据；
将从所述存储单元中读取到的数据与已写入所述数据比较单元中的测试数据进行比较，得出测试结果。
14.根据权利要求13所述的存储器测试方法，其特征在于，所述将从所述存储单元中读取到的数据与已写入所述数据比较单元中的测试数据进行比较，得出测试结果的步骤包括：
若所读取到的数据与所述测试数据相同，则输出第一逻辑电平信号作为所述测试结果，否则输出第二逻辑电平信号作为所述测试结果。
15.根据权利要求9-13中任一项所述的存储器测试方法，其特征在于，在所述接收来自所述多个存储器测试装置各自对应的测试结果的步骤之后还包括：
根据预设位置将所述多个存储器的测试结果进行存储。
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