TW201317995A - 記憶體測試系統及測試方法 - Google Patents

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Maishi Electronic Shanghai Ltd
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
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    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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Abstract

本發明公開了一種記憶體測試系統及記憶體測試方法。該記憶體測試系統包括：一控制器，產生一測試向量；以及多個記憶體測試裝置，透過一匯流排接收來自該控制器之該測試向量，根據該測試向量分別測試各自對應的一待測試記憶體，並將各自對應的一測試結果發送給該控制器。

Description

記憶體測試系統及測試方法
本發明係有關一種記憶體測試技術，特別關於一種記憶體測試系統及測試方法。
為了確保記憶體能夠正常儲存資料，同時確保記憶體在儲存資料時沒有故障，需要對記憶體測試。現有技術通常採用內建自我測試(Built-in Self Test，簡稱為BIST)技術對記憶體進行測試，每一個記憶體對應一個內建自我測試電路，每一個內建自我測試電路測試相應的記憶體。由於各個記憶體的內建自我測試電路相互獨立，因此測試不同的記憶體需要不同的邏輯電路，進而在測試多個記憶體時要使用多個邏輯電路。
本發明的目的為提供一種記憶體測試系統，包括：一控制器，產生一測試向量；以及多個記憶體測試裝置，透過一匯流排，接收來自該控制器之該測試向量，根據該測試向量分別測試各自對應的一待測試記憶體，並將各自對應的一測試結果發送給該控制器。
本發明還提供一種記憶體測試方法，包括：產生一測試向量；透過一匯流排將該測試向量發送給多個記憶體測試裝置，以使得該多個記憶體測試裝置根據該測試向量分別測試各自對應的一待測試記憶體；以及接收來自該多個記憶體測 試裝置各自對應的一測試結果。
以下將對本發明的實施例給出詳細的說明。雖然本發明將結合實施例進行闡述，但應理解這並非意指將本發明限定於這些實施例。相反地，本發明意在涵蓋由後附申請專利範圍所界定的本發明精神和範圍內所定義的各種變化、修改和均等物。
此外，在以下對本發明的詳細描述中，為了提供針對本發明的完全的理解，提供了大量的具體細節。然而，於本技術領域中具有通常知識者將理解，沒有這些具體細節，本發明同樣可以實施。在另外的一些實例中，對於大家熟知的方法、程序、元件和電路未作詳細描述，以便於凸顯本發明之主旨。
圖1所示為根據本發明一實施例之記憶體測試系統100的結構示意圖。記憶體測試系統100包括一控制器110和多個記憶體測試裝置(記憶體測試裝置120-1~記憶體測試裝置120-N)。其中，控制器110透過一匯流排130耦接至每個記憶體測試裝置(記憶體測試裝置120-1~記憶體測試裝置120-N)。控制器110產生一測試向量，透過一匯流排130將測試向量發送至記憶體測試裝置120-1~記憶體測試裝置120-N，記憶體測試裝置120-1~記憶體測試裝置120-N根據測試向量分別測試各自所對應的一待測試記憶體，並將各自對應的一測試結果發送至控制器110。例如，記憶體測試裝置120-1根據測試向量測試記憶體測試裝置120-1所需要測試的記憶體，並將得到的測試結果發送至控制器110。進一步地， 可以採用一高速時脈信號控制控制器110，以產生一測試位址和一測試資料，進而使得多個記憶體測試裝置具有相同的資料讀寫時序，避免現有技術中對每一個記憶體採用不同的測試電路導致測試時序不統一的缺陷，俾利於對多個記憶體測試裝置的測試時間統一管理。
由圖1所示之實施例可知，本發明透過控制器110產生的測試向量分別測試多個記憶體測試裝置(記憶體測試裝置120-1~記憶體測試裝置120-N)各自對應的待測試記憶體，避免了現有技術中針對每一個記憶體都設計相應的內建自我測試電路的缺陷，因此節省了測試記憶體所需的控制邏輯電路和製作控制邏輯電路所佔用的晶片面積，進一步降低了硬體成本。
圖2所示為根據本發明另一實施例之記憶體測試系統200的結構示意圖。圖2中標號與圖1中標號相同的功能模組具有相同或者相似的功能，在此不再贅述。如圖2所示，本發明實施例中的記憶體測試裝置120-1~記憶體測試裝置120-N均包括一位址比較單元11和一資料比較單元12。控制器110包括：一測試資料產生單元21、一測試位址產生單元22、一結果儲存單元23和一輸出單元24。資料比較單元12透過匯流排130中的一資料線31耦接於測試資料產生單元21，位址比較單元11透過匯流排130中的一位址線32耦接於測試位址產生單元22。
如圖2所示，控制器110的測試資料產生單元21根據一預定演算法產生欲寫入記憶體10-1~記憶體10-N的一測試資料，並將測試資料透過匯流排130以廣播的形式發送至記憶 體測試裝置120-1~記憶體測試裝置120-N。控制器110中的測試位址產生單元22產生一測試位址，並透過匯流排130以廣播的形式發送至記憶體測試裝置120-1~記憶體測試裝置120-N。進一步地，測試資料產生單元21可基於記憶體測試裝置120-1~記憶體測試裝置120-N各自對應的待測試記憶體所具有的一最大容量產生測試資料。例如，記憶體測試裝置120-1~記憶體測試裝置120-N中儲存容量最大為32位元(bit)，則控制器110依據32位元產生測試資料，進而對多個記憶體均能夠測試。測試位址產生單元22可基於記憶體測試裝置120-1~記憶體測試裝置120-N各自對應的待測試記憶體具有的一最大位址產生測試位址。例如，多個記憶體的最大位址為0fff，則產生的測試地址不能夠超過最大位址0fff，進而對多個記憶體進行位址訪問。
記憶體測試裝置120-1~記憶體測試裝置120-N接收來自控制器110的測試資料和測試位址。以記憶體測試裝置120-1為例進行示例性說明，位址比較單元11比較來自控制器110的測試位址與記憶體測試裝置120-1所對應的待測試記憶體10-1所具有的最大位址。若測試位址位於記憶體10-1所具有的最大位址範圍內(例如，測試位址為0001，記憶體10-1所具有的最大位址為0fff，則最大位址範圍為0000~0fff)內，則根據測試向量所包括的一寫入指令將測試資料寫入記憶體10-1中與測試位址所對應的一儲存單元以及資料比較單元12。資料比較單元12根據測試向量中所包含的一讀取指令讀取已寫入記憶體10-1中與測試位址所對應的儲存單元的測試資料，並比較已從記憶體10-1中讀取到的資料與已寫入資料 比較單元12中的測試資料，進而得到一測試結果。具體地，若資料比較單元12從記憶體10-1中讀取到的資料與從控制器110寫入資料比較單元12中的測試資料相同，則資料比較單元12將測試結果設置為一第一邏輯電位；若不相同，資料比較單元12將測試結果設置為一第二邏輯電位。
另一方面，若來自控制器110的測試位址在與記憶體測試裝置120-1對應的待測試的記憶體10-1所具有的最大位址範圍之外，則不對記憶體10-1進行任何操作。即，位址比較單元11不會根據測試向量所包括的寫入指令進行寫入操作，資料比較單元12也不進行讀取操作和資料比較操作。
進一步地，第一邏輯電位可以為一邏輯高電位，第二邏輯電位可以為一邏輯低電位。或者，第一邏輯電位為邏輯低電位，第二邏輯電位為邏輯高電位，本發明並不以此為限。
控制器110的結果儲存單元23透過匯流排130接收來自記憶體測試裝置120-1~記憶體測試裝置120-N的多個測試結果，並儲存多個測試結果。輸出單元24輸出多個測試結果。結果儲存單元23的一儲存容量由記憶體測試裝置的個數N確定，記憶體測試裝置120-1~記憶體測試裝置120-N中的資料比較單元12可以在時脈信號的觸發下將各個測試結果並行發送至控制器110中的結果儲存單元23，進而使得結果儲存單元23根據一預設位置將多個測試結果儲存在各自對應的一位置。由於結果儲存單元23採用預設位置的方式儲存多個測試結果，當輸出多個測試結果時，使用者即可透過輸出單元24所輸出的多個測試結果獲知多個測試結果所對應的多個記憶體測試中哪些記憶體是故障的。
進一步地，結果儲存單元23的儲存容量係由記憶體測試裝置的個數N確定，多個記憶體測試裝置將各自的測試結果透過匯流排130並行發送至結果儲存單元23中對應的儲存空間。
以記憶體正常時測試結果為第一邏輯電位(邏輯“1”)，存在故障時測試結果為第二邏輯電位(邏輯“0”)為例進行示例性說明。若記憶體測試裝置120-1~記憶體測試裝置120-N中的第M個記憶體測試裝置120-M對應的待測試記憶體存在故障(例如，不能正常讀取資料)，則N個測試結果為：1(第0個)、...、1、...、0(第M-1個)、...、1(第N-1個)，結果儲存單元23採用預設位置的方式(例如，按順序依次存放)儲存N個測試結果，結果儲存單元23的儲存空間和N個測試結果如表1所述：
透過將N個測試結果按順序儲存在結果儲存單元23中，並透過輸出單元24按順序將N個測試結果輸出，由於第M-1個記憶體的測試結果為0，因此可以從N個測試結果中獲知第M-1個記憶體存在故障，不能進行正常儲存。當然，上述僅以第M-1個記憶體不能正常儲存資料為例進行示例性說明，本發明實施例中記憶體測試裝置能夠測試的記憶體也有可能存在多個記憶體不能正常儲存資料的情況，在此不再贅述。
當然，上述表1僅僅是對結果儲存單元23儲存N個測試 結果的示例性說明，本領域普通技術人員可以理解的是，當需要測試大量的記憶體時，結果儲存單元23可以採用矩陣的方式儲存。例如，結果儲存單元23需要儲存1024位元的測試結果，則可以透過32×32的矩陣採用預設位置的方式儲存，進而比採用1024位元的行儲存方式更緊湊，在具體實現過程中也更為方便。
圖3所示為根據本發明一實施例對記憶體進行讀寫操作的時序示意圖，本發明實施例以單埠記憶體為例進行示例性說明。下面結合圖2詳細說明本發明實施例中的多個記憶體如何進行讀寫資料。
如圖3所示，控制器110中的測試資料產生單元21在時脈信號(clk)的控制下，根據預定的演算法(例如，March C+演算法)產生測試資料與測試位址。在第一個時脈信號正緣到來時，片選致能信號(cen)與寫入致能信號(wen)由高電位降為低電位，控制器110對記憶體測試裝置所對應的記憶體進行寫入測試位址和寫入測試資料操作。在第二個時脈信號正緣，片選致能信號與寫入致能信號由低電位升為高電位，記憶體測試裝置停止對記憶體進行寫入測試位址和寫入測試資料操作。在第三個時脈信號正緣，片選致能信號由高電位降為低電位，寫入致能信號保持高電位，記憶體測試裝置根據讀取指令讀取記憶體的儲存單元中的測試位址。在第四個時脈信號正緣，記憶體測試裝置根據讀取到的測試位址訪問記憶體中的測試位址所對應的儲存單元，進而讀取到記憶體中測試位址所對應的儲存單元中所儲存的測試資料。本領域普通技術人員可以理解的是，在第二個時脈信號的正緣，記 憶體測試裝置可以根據讀取指令讀取記憶體的儲存單元中的測試位址，在第三個時脈信號正緣，記憶體測試裝置根據讀取到的測試位址訪問記憶體中的測試位址所對應的儲存單元。亦即，可以採用連續時序對記憶體進行資料讀寫，進而節省測試時間。
圖3所示僅為一個示例性說明，本領域普通技術人員可以理解的是，在數位電路中，可以採用時脈信號對數位電路進行時序控制，進而實現對記憶體進行讀寫位址和資料的操作。
圖4所示為根據本發明一實施例之記憶體測試方法的流程示意圖。本發明實施例的記憶體測試方法可以由上述圖1和圖2所示實施例中的記憶體測試系統執行。如圖4所示，本發明實施例之記憶體測試方法包括如下步驟：
在步驟401中，利用一控制器產生一測試向量。在步驟402中，控制器透過一匯流排將測試向量發送至多個記憶體測試裝置，以使得多個記憶體測試裝置根據測試向量分別測試各自對應的待測試記憶體。在步驟403中，控制器接收來自多個記憶體測試裝置各自對應的一測試結果。
由圖4所示之實施例可知，本發明透過控制器所產生的測試向量分別測試多個記憶體測試裝置各自對應的待測試記憶體，避免了現有技術中針對每一記憶體都設計相應的內建自我測試電路的缺陷，因此節省了測試記憶體所需的控制邏輯電路和製作控制邏輯電路所佔用的晶片面積，進一步降低了硬體成本。
圖5所示為根據本發明又一實施例之記憶體測試方法的 流程示意圖。本發明實施例之記憶體測試方法可以由上述圖1和圖2所示實施例中的記憶體測試系統執行。下面結合圖2-圖3所示實施例提供的記憶體測試系統對本發明實施例進行示例性說明。如圖5所示，本發明實施例之記憶體測試方法包括如下步驟：
在步驟501中，利用一控制器接收來自外部的一測試致能信號。在一實施例中，測試致能信號可為一觸發信號，測試致能信號只要能夠實現正反器對記憶體測試裝置對應的記憶體進行測試即可，本發明並不以此為限。
在步驟502中，控制器根據一預定演算法產生一測試資料，以回應接收到的測試致能信號。在一實施例中，以控制器根據March C+演算法產生測試向量為例，根據所產生的測試向量對單埠記憶體進行測試位址和測試資料讀寫的時序圖可以參見圖3。為了能夠將測試資料寫入多個記憶體測試裝置各自對應的待測試記憶體，本發明實施例基於多個記憶體測試裝置各自對應的待測試記憶體具有的最大容量產生測試資料。
在步驟503中，控制器產生一測試位址，以回應接收到的測試致能信號。在一實施例中，為了能夠對多個記憶體測試裝置各自對應的待測試記憶體進行讀寫操作，本發明實施例基於多個記憶體測試裝置各自對應的待測試的記憶體具有的最大位址產生測試位址。
控制器可以在同一時脈信號的觸發下執行步驟502和步驟503，並在同一時脈信號的觸發下透過匯流排將測試資料和測試位址發送給多個記憶體測試裝置。
在步驟504中，控制器透過一匯流排將測試資料和測試位址發送至多個記憶體測試裝置。
在步驟505中，多個記憶體測試裝置根據測試資料和測試位址測試各自對應的記憶體，並得到各自對應的一測試結果。在一實施例中，每一記憶體測試裝置將測試位址與記憶體測試裝置對應的待測試記憶體所具有的最大位址進行比較。當確定測試位址在記憶體測試裝置對應的待測試記憶體所具有的最大位址範圍內時，根據寫入指令將接收到的測試向量中的測試資料寫入記憶體中的與測試位址對應的儲存單元和記憶體測試裝置中的資料比較單元。根據讀取指令讀取已寫入儲存單元中的測試資料。將從儲存單元中讀取到的資料與已寫入資料比較單元中的測試資料進行比較，得出一測試結果。若讀取到的資料與測試資料相同，則輸出第一邏輯電位信號作為測試結果，否則輸出第二邏輯電位信號作為測試結果。
另一方面，當確定測試位址在記憶體測試裝置對應的待測試的記憶體所具有的最大位址範圍之外時，則不對記憶體進行任何操作。亦即，不對記憶體進行寫操作，也不進行相應的讀操作和資料比較操作。
在步驟506中，控制器儲存並輸出來自多個記憶體測試裝置的多個測試結果。在一實施例中，控制器可以採用預設位置的方式儲存多個測試結果，當輸出多個測試結果時，使用者即可透過輸出的測試結果獲知對應的多個記憶體測試中所測試的記憶體哪些是故障。進一步地，測試結果可以以串列的方式輸出。
由圖5所示實施例可知，本發明透過控制器產生的測試向量分別測試多個記憶體測試裝置各自對應的待測試記憶體，避免了現有技術中針對每一個記憶體都設計相應的內建自我測試電路的缺陷，因此節省了測試記憶體所需的控制邏輯電路和製作控制邏輯電路所佔用的晶片面積，進一步降低了硬體成本。
進一步地，本發明實施例中記憶體，具體可以為單埠靜態隨機存取記憶體(SRAM)、單埠隨機存取記憶體(RAM)、雙埠靜態隨機存取記憶體、雙埠隨機存取記憶體、單埠暫存器檔案(Register File)、雙埠暫存器檔案。本領域普通技術人員可以理解的是，記憶體測試裝置可以透過具體硬體電路中的行鎖存器、列鎖存器和解碼電路根據測試位址選定相應的記憶體中的儲存單元，本發明並不以此為限。
上文具體實施方式和附圖僅為本發明之常用實施例。顯然，在不脫離權利要求書所界定的本發明精神和發明範圍的前提下可以有各種增補、修改和替換。本領域技術人員應該理解，本發明在實際應用中可根據具體的環境和工作要求在不背離發明準則的前提下在形式、結構、佈局、比例、材料、元素、元件及其它方面有所變化。因此，在此披露之實施例僅用於說明而非限制，本發明之範圍由後附權利要求及其合法等同物界定，而不限於此前之描述。
100、200‧‧‧記憶體測試系統
110‧‧‧控制器
120-1~120-N‧‧‧記憶體測試裝置
130‧‧‧匯流排
10-1~10-N‧‧‧記憶體
11‧‧‧位址比較單元
12‧‧‧資料比較單元
21‧‧‧測試資料產生單元
22‧‧‧測試位址產生單元
23‧‧‧結果儲存單元
24‧‧‧輸出單元
31‧‧‧資料線
32‧‧‧位址線
400、500‧‧‧流程圖
401~403、501~506‧‧‧步驟
以下結合附圖和具體實施例對本發明的技術方法進行詳細的描述，以使本發明的特徵和優點更為明顯。其中：圖1所示為根據本發明一實施例之記憶體測試系統的結 構示意圖；圖2所示為根據本發明又一實施例之記憶體測試系統的結構示意圖；圖3所示為根據本發明一實施例對記憶體進行讀寫操作的時序示意圖；圖4所示為根據本發明一實施例之記憶體測試方法的流程示意圖；以及圖5所示為根據本發明又一實施例之記憶體測試方法的流程示意圖。
100‧‧‧記憶體測試系統
110‧‧‧控制器
120-1~120-N‧‧‧記憶體測試裝置
130‧‧‧匯流排

Claims (25)

  1. 一種記憶體測試系統，包括：一控制器，產生一測試向量；以及多個記憶體測試裝置，透過一匯流排接收來自該控制器之該測試向量，根據該測試向量分別測試各自對應的一待測試記憶體，並將各自對應的一測試結果發送至該控制器。
  2. 如申請專利範圍第1項之記憶體測試系統，其中，該測試向量包括一測試資料和一測試位址。
  3. 如申請專利範圍第2項之記憶體測試系統，其中，該測試位址包括對該多個待測試記憶體的一儲存單元進行讀寫操作的一位址。
  4. 如申請專利範圍第2項之記憶體測試系統，其中，該控制器包括：一測試資料產生單元，根據一預定演算法產生欲寫入該多個待測試記憶體的該測試資料，並將該測試資料透過該匯流排發送至該多個記憶體測試裝置；以及一測試位址產生單元，產生該測試位址，並將該測試位址透過該匯流排發送給該多個記憶體測試裝置。
  5. 如申請專利範圍第4項之記憶體測試系統，其中，該測試資料產生單元基於該多個待測試記憶體具有的一最大容量產生該測試資料。
  6. 如申請專利範圍第4項之記憶體測試系統，其中，該測試位址產生單元基於該多個待測試記憶體具有的一最大位址產生該測試位址。
  7. 如申請專利範圍第4項之記憶體測試系統，其中，該測試向量包括一讀取指令或者一寫入指令。
  8. 如申請專利範圍第4項之記憶體測試系統，其中，該控制器還包括：一結果儲存單元，儲存來自該多個記憶體測試裝置的各自對應的該多個測試結果；以及一輸出單元，耦接於該結果儲存單元，輸出該多個測試結果，以透過該多個測試結果確定該多個記憶體測試裝置各自對應的該待測試記憶體是否故障。
  9. 如申請專利範圍第8項之記憶體測試系統，其中，該結果儲存單元的一儲存容量由該多個記憶體測試裝置的個數確定，該多個記憶體測試裝置將各自的該測試結果透過該匯流排並行發送至該結果儲存單元中對應的一儲存空間。
  10. 如申請專利範圍第1項之記憶體測試系統，其中，每一該記憶體測試裝置包括：一位址比較單元和一資料比較單元。
  11. 如申請專利範圍第10項之記憶體測試系統，其中，該位址比較單元比較來自該控制器的該測試位址與該記憶體測試裝置對應的該待測試記憶體所具有的該最大位址，在確定該測試位址在該最大位址範圍內時，根據該寫入指令將所接收到的該測試向量中的該測試資料寫入該記憶體中的與該測試位址對應的該儲存單元和該資料比較單元。
  12. 如申請專利範圍第11項之記憶體測試系統，其中， 該資料比較單元根據該讀取指令讀取已寫入該儲存單元中的該測試資料，並比較從該儲存單元中讀取到的該資料與已寫入該資料比較單元中的該測試資料，得出該測試結果。
  13. 如申請專利範圍第12項之記憶體測試系統，其中，該位址比較單元透過該匯流排中的一位址線耦接於該測試位址產生單元。
  14. 如申請專利範圍第12項之記憶體測試系統，其中，該資料比較單元透過該匯流排中的一資料線耦接於該測試資料產生單元。
  15. 如申請專利範圍第12、13或14項之記憶體測試系統，其中，若從該儲存單元中已讀取到的該資料與已寫入該資料比較單元中的該測試資料相同，該資料比較單元將該測試結果設置為一第一邏輯電位信號。
  16. 如申請專利範圍第12、13或14項之記憶體測試系統，其中，若從該儲存單元中已讀取到的該資料與已寫入該資料比較單元中的該測試資料不相同，該資料比較單元將該測試結果設置為一第二邏輯電位信號。
  17. 一種記憶體測試方法，包括：產生一測試向量；透過一匯流排將該測試向量發送至多個記憶體測試裝置；該多個記憶體測試裝置根據該測試向量分別測試各自對應的一待測試記憶體；以及接收來自該多個記憶體測試裝置各自對應的一測試結 果。
  18. 如申請專利範圍第17項之記憶體測試方法，其中，該測試向量包括一測試資料和一測試位址。
  19. 如申請專利範圍第18項之記憶體測試方法，其中，該測試位址包括對該多個記憶體測試裝置各自對應的該待測試記憶體的一儲存單元進行讀寫操作的一位址。
  20. 如申請專利範圍第18項之記憶體測試方法，其中，該產生測試向量的步驟包括：根據一預定演算法產生欲寫入該多個記憶體測試裝置各自對應的該待測試記憶體的該測試資料；產生該測試位址；以及透過該匯流排將該測試資料和測試位址發送給該多個記憶體測試裝置。
  21. 如申請專利範圍第20該的記憶體測試方法，其中，該根據預定演算法產生欲寫入該多個記憶體測試裝置各自對應的該待測試記憶體的該測試資料的步驟包括：基於該多個記憶體測試裝置各自對應的該待測試記憶體具有的一最大容量產生該測試資料。
  22. 如申請專利範圍第20項之記憶體測試方法，其中，該產生該測試位址的步驟包括：基於該多個記憶體測試裝置各自對應的該待測試記憶體具有的一最大位址產生該測試位址。
  23. 如申請專利範圍第17項之記憶體測試方法，其中，該多個記憶體測試裝置根據該測試向量分別測試各自對應的該待測試記憶體的步驟包括： 每一該記憶體測試裝置將該測試位址與該記憶體測試裝置對應的該待測試記憶體所具有的該最大位址進行比較；在確定該測試位址在該記憶體測試裝置對應的該待測試記憶體所具有的該最大位址範圍內時，將該測試向量中的該測試資料寫入該記憶體中與該測試位址對應的一儲存單元和該記憶體測試裝置中的一資料比較單元；根據一讀取指令讀取已寫入該儲存單元中的該測試資料；以及將從該儲存單元中讀取到的一資料與已寫入該資料比較單元中的該測試資料進行比較，得出一測試結果。
  24. 如申請專利範圍第23項之記憶體測試方法，其中，該將從該儲存單元中讀取到的該資料與已寫入該資料比較單元中的該測試資料進行比較，得出該測試結果的步驟包括：若所讀取到的該資料與該測試資料相同，則輸出一第一邏輯電位信號作為該測試結果，否則輸出一第二邏輯電位信號作為該測試結果。
  25. 如申請專利範圍第17-24項中任一項之記憶體測試方法，還包括：根據一預設位置儲存該多個記憶體的該測試結果。
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