CN105203908B

CN105203908B - 基于bist的3d sram中tsv开路测试方法

Info

Publication number: CN105203908B
Application number: CN201510658776.7A
Authority: CN
Inventors: 赵振宇; 蒋剑锋; 马驰远; 马卓; 余金山; 何小威; 乐大珩; 冯超超; 王耀; 吴铁彬; 窦强
Original assignee: National University of Defense Technology
Current assignee: National University of Defense Technology
Priority date: 2015-10-12
Filing date: 2015-10-12
Publication date: 2017-12-12
Anticipated expiration: 2035-10-12
Also published as: CN105203908A

Abstract

本发明公开了一种基于BIST的3D SRAM中TSV开路测试方法，步骤包括：确定每一种TSV开路故障的March元素；生成包含每一种TSV开路故障对应March元素的测试向量；通过BIST电路基于测试向量对3D SRAM的所有存储单元进行遍历式读写操作，当执行到某一种TSV开路故障对应的March元素时，如果某个测试地址X的读取结果与March元素中的期望测试数据不同，则判定与测试地址X相连的TSV有故障，进行错误标识并记录当前执行March元素对应的故障类型及TSV故障地址；完成所有存储单元的遍历式读写操作后，输出所有TSV故障信息。本发明能够在不使用TSV专用测试电路且不增加额外面积开销的情况下达到探测TSV开路故障的目的，具有电路设计复杂度低、测试效率高的优点。

Description

基于BIST的3D SRAM中TSV开路测试方法

技术领域

本发明涉及IC测试领域，具体涉及一种基于BIST的3D SRAM中TSV开路测试方法。

背景技术

基于3D-IC技术的3D SRAM比平面设计更有利于高性能设计，一直是以Intel和IBM为首的微处理器生产商、国内外许多著名大学以及科研机构、研究中心的重点研发项目。

对于超大容量存储器而言，电路中将使用大量的硅通孔(Through Silicon Via,简称TSV)，其密度将达到每平方毫米数以万计。数据显示，1Gb的3D SRAM大约有1.5百万个TSV，由于TSV的制造工艺尚未成熟，使得TSV容易出现开路故障。相关研究表明，规模为10⁴个TSV的芯片中出现TSV失效的概率为63.214％，严重影响3D芯片的良品率，因此TSV的测试技术是3D-IC中最急需解决的问题。

如图1所示，目前的3D SRAM结构包括垂直放置的多个存储阵列，且用TSV代替原有互连线充当字线和位线，垂直放置的多个存储阵列通过TSV连接到底层的外围电路(字线译码电路、预充电路、敏放电路以及输入输出电路等)，这种结构不仅可以缩短全局互连线长度以及减小互连延迟，而且还极大地增加了访问带宽。现有的3D SRAM的测试主要包括两个部分：一个是3D SRAM存储器自测试；另一个是TSV自测试。

1、3D SRAM存储器自测试。

现有的3D SRAM存储器测试方法基本上是采用传统的内建自测试(BIST)方式，这种方式只针对管芯(Die)或者芯片内部的部件进行测试，并没有考虑互连介质TSV的测试，一旦TSV存在故障时，测试电路能够探测到芯片存在故障，但是不能定位到具体的故障位置，即无法区分是存储器自身故障还是互连介质TSV的故障，传统BIST电路的结构如图4所示。

2、TSV自测试。

如果要定位TSV的故障就需要TSV专用测试电路。TSV的这种测试方式虽然能够探测TSV的故障，但这种测试方式需要特定的测试电路来实现，从而增加了额外的面积开销，且增加了电路设计复杂度。例如：作者Shi-Yu Huang等借鉴I/O漏电流测试的思想提出了一种基于可编程延迟线的TSV漏电流测试方法才用了数模混合的TSV专用测试电路，其TSV专用测试电路的面积为0.01083mm²。作者余乐等提出了一种基于TSV缺陷电阻端电压的检测电路，其TSV专用测试电路的面积为0.0003325mm²。作者刘海斌提出了将TSV开路故障和TSV短路故障分开来测试，分别为：基于电压比较的TSV开路故障测试方法和基于脉宽测量的TSV短路测试方法，其TSV专用测试电路的面积为0.008745mm²。

综上所述，现有的3D SRAM自测试方法还不能同时检测出存储体故障和互连介质TSV的故障，如需同时检测出TSV故障，则需要添加TSV专用测试电路，这无疑增加了额外的面积开销，同时增加了电路设计复杂度。

发明内容

本发明要解决的技术问题是：针对现有技术存在的上述问题，提供一种能够在不使用TSV专用测试电路且不增加额外面积开销的情况下达到探测TSV开路故障的目的，电路设计复杂度低、测试效率高的基于BIST的3D SRAM中TSV开路测试方法。

为了解决上述技术问题，本发明采用的技术方案为：

一种基于BIST的3D SRAM中TSV开路测试方法，步骤包括：

1)确定3D SRAM中每一种TSV开路故障的March元素，所述March元素包括用于对存储单元进行遍历的升降序遍历方式及读写操作；

2)生成包含每一种TSV开路故障对应March元素的测试向量；

3)通过BIST电路基于所述测试向量从起始地址开始对3D SRAM的所有存储单元进行遍历式读写操作，当执行到某一种TSV开路故障对应的March元素时，如果某个测试地址X的读取结果与March元素中的期望测试数据不相同，则判定与测试地址X相连的TSV有故障，针对发生故障的TSV进行错误标识并记录当前执行March元素对应的故障类型及TSV故障地址；当完成所有存储单元的遍历式读写操作后，跳转执行下一步；

4)输出所有发生故障的TSV的错误标志及其TSV故障地址。

优选地，所述步骤1)中确定的March元素中，开路故障SOF的March元素为或多路存取ADF的March元素为或写干扰耦合故障CFdsxw！x的March元素为或读干扰耦合故障CFdsrx的March元素为或错误读故障IRF的March元素为或写破坏耦合故障CFwd的March元素为或上述March元素中，r0表示读0操作，w0表示写0操作，r1表示读1操作，w1表示写1操作，表示存储单元的遍历按地址升序方式测试，表示存储单元的遍历按地址降序方式测试，表示存储单元的遍历按地址按照升序方式或降序方式测试。

优选地，所述步骤2)中生成的测试向量如式(1)所示；

式(1)中，第1个March元素用于检测写破坏耦合故障CFwd，第2个March元素用于检测开路故障SOF和写破坏耦合故障CFwd，第3个March元素用于检测读干扰耦合故障CFdsrx，第3个March元素的第一个元素r1和第二个元素w0用于检测写干扰耦合故障CFdsxw！x，第4个March元素用于检测多路存取ADF和写干扰耦合故障CFdsxw！x，第4个March元素的第二个元素w1用于检测错误读故障IRF，第5个March元素用于检测错误读故障IRF；上述March元素中，r0表示读0操作，w0表示写0操作，r1表示读1操作，w1表示写1操作，表示存储单元的遍历按地址升序方式测试，表示存储单元的遍历按地址降序方式测试，表示存储单元的遍历按地址按照升序方式或降序方式测试。

优选地，所述步骤3)中判定与测试地址X相连的TSV有故障后，还包括对发生故障的TSV进行冗余修复的步骤，详细步骤包括：对发生故障的TSV分配冗余地址，将发生故障的TSV的错误地址重新映射为分配的新的冗余地址，完成错误地址的冗余修复功能。

优选地，所述步骤4)中输出所有发生故障的TSV的故障信息时，所述故障信息包括错误标记、发生故障的TSV的故障类型、发生故障的TSV的错误地址、对发生故障的TSV进行冗余修复时分配的新的冗余地址。

本发明基于BIST的3D SRAM中TSV开路测试方法具有下述优点：本发明通过确定3DSRAM中每一种TSV开路故障的March元素，生成包含每一种TSV开路故障对应March元素的测试向量；当执行到某一种TSV开路故障对应的March元素时，如果某个测试地址X的读取结果与March元素中的期望测试数据不相同，则判定与测试地址X相连的TSV有故障，因此能够基于2D SRAM的传统BIST电路来实现探测TSV的开路故障，所以可以在不使用TSV专用测试电路，且不增加额外面积开销的情况下，达到探测TSV开路故障的目的，降低了电路设计复杂度，具有电路设计复杂度低、测试效率高的优点。

附图说明

图1为现有技术中3D SRAM的电路模型示意图。

图2为本发明实施例方法的基本流程示意图。

图3为本发明实施例方法中测试向量的状态转换示意图。

图4为2D SRAM的传统BIST电路示意图。

图5为BIST电路的工作原理示意图。

具体实施方式

如图2所示，本实施例基于BIST的3D SRAM中TSV开路测试方法的步骤包括：

1)确定3D SRAM中每一种TSV开路故障的March元素，March元素包括用于对存储单元进行遍历的升降序遍历方式及读写操作；

2)生成包含每一种TSV开路故障对应March元素的测试向量；

3)通过BIST电路基于测试向量从起始地址开始对3D SRAM的所有存储单元进行遍历式读写操作，当执行到某一种TSV开路故障对应的March元素时，如果某个测试地址X的读取结果与March元素中的期望测试数据不相同，则判定与测试地址X相连的TSV有故障，针对发生故障的TSV进行错误标识并记录当前执行March元素对应的故障类型及TSV故障地址；当完成所有存储单元的遍历式读写操作后，跳转执行下一步；

4)输出所有发生故障的TSV的故障信息。

参见图1所示的3D SRAM的电路模型，当TSV存在开路故障时，由于耦合效应的存在，使得TSV浮空端的电压变化很大，这就有可能对存储单元里的值产生影响，从而导致存储信息发生变化，最终导致功能故障，将导致3D SRAM不能正常工作，甚至不能工作，这说明TSV的开路故障对3D SRAM的影响是非常严重的。通过广泛的模拟研究得到：当字线TSV存在开路故障时，存储器所对应的故障行为主要有三类，即“不可访问”、“访问多个单元”以及“可以改变浮空单元里的值”。位线TSV存在开路故障时，存储器所对应的故障行为有四类。分两种情况：当两根位线同时开路时，故障行为有“读出错误值”和“不可访问”两类；当其中某一根位线开路时，故障行为有“不可以正确写”和“固定输出0或1”。3D SRAM中TSV开路故障类型的模型如表1所示。

表1：3D SRAM中TSV开路故障类型的模型表。

表1中，BL_i和为图1所示的3D SRAM的电路模型中的任意一对位线。

通过对3D SRAM的存储器单元执行一系列的读写操作，然后观察存储单元功能状态的变化，这种方法可以用来检测存储器单元的功能故障。因此功能故障检测的两个基本组成部分为：读写操作序列以及相应单元的状态变化。如果一组读写操作序列能够使被检测单元表现出故障的状态，本实施例则称这组序列为“敏化操作序列”S，被检测单元所表现出的故障状态我们称之为“故障行为”。因此，3D SRAM中每一种TSV开路故障的故障原语可采用S、F、R的组合<S/F/R>来表示存储器的故障行为。S是敏化操作序列，描述触发存储单元故障行为的操作或状态，S∈{0，1，0w0，1w1，0w1，1w0，r0，r1}，分别表示存储单元的“0”状态、“1”状态、“0”状态下写“0”、“1”状态下写“1”、“0”状态下写“1”、“1”状态下写“0”、读状态“0”、读状态“1”；F是故障行为，用于描述被检测有故障单元的行为或状态，F∈{0，1，↑，↓}，“0”和“1”表示“0”状态和“1”状态，↑(↓)表示上升(下降)跳变；此外，当“S”为读操作时，还应该加上一个敏化操作序列的“读取结果”R(Result)，R描述存储单元读操作的输出结果，R∈{0，1，}。当“S”不是读操作时，R为“”。

本实施例中，步骤1)中确定的March元素中，开路故障SOF的March元素为或多路存取ADF的March元素为或写干扰耦合故障CFdsxw！x的March元素为或读干扰耦合故障CFdsrx的March元素为或错误读故障IRF的March元素为或写破坏耦合故障CFwd的March元素为或上述March元素中，r0表示读0操作，w0表示写0操作，r1表示读1操作，w1表示写1操作，表示存储单元的遍历按地址升序方式测试，表示存储单元的遍历按地址降序方式测试，表示存储单元的遍历按地址按照升序方式或降序方式测试。

因此，根据前述3D SRAM中每一种TSV开路故障的故障原语定义，可以得到3D SRAM中TSV开路故障的故障原语及其March元素如表2所示。需要说明的是，表2中的March元素仅仅为各类TSV开路故障的最简March元素，在此最简March元素基础上，即使进一步增加一些其他的读写操作，同样也可以实现对响应的TSV开路故障的探测。

表2：TSV开路故障的故障原语及其March元素表。

表2中内容表示的含义为每一种TSV开路故障模型对应的故障原语，以及故障原语所对应的最简March元素。如：对于TSV开路故障“写干扰耦合故障”而言，故障原语为<0w1；0/↑/﹣>和<1w0；1/↓/﹣>，分别表示施主单元往存0的单元里写1、耦合故障单元处于0状态，这时就会引起耦合故障单元一个上跳变的变化；施主单元往存1的单元里写0、耦合故障单元处于1状态，这时就会引起耦合故障单元一个下跳变的变化。这些故障原语对应的最简March元素分别为和首先是一个写0或写1的操作，然后是读0写1或读1写0的操作。

本实施例中，步骤2)中生成的测试向量如式(1)所示；

以表2中六种功能故障模型的最简March元素为基础，通过理论推导结合故障原语定义以及算法测试过程，对所有故障类型的测试序列进行了算法总结、合并、优化，最终推导出能够探测六种TSV开路故障的最简化测试向量如式(1)所示，式(1)所示的测试向量能够以最少的读写操作来实现对同时对六种TSV开路故障的探测。式(1)所示的测试向量共包括5个March元素共计九个操作步骤，其中：第1个March元素表示对所有存储单元进行初始化为状态“1”(1个步骤)。第2个March元素表示先对一个存储单元进行w1再r1的操作(2个步骤)，然后按地址增序的顺序对所有存储单元都进行此类操作。第3个March元素表示先对一个存储单元进行r1、w0再r0的操作(3个步骤)，然后按地址降序的顺序对所有存储单元都进行此类操作。第4个March元素表示先对一个存储单元进行r0再w1的操作(2个步骤)，然后按地址降序的顺序对所有存储单元都进行此类操作。第5个March元素表示对所有的存储单元按照地址增序的顺序进行r1操作(1个步骤)。测试向量可以检测表2中的列出的所有TSV开路故障，原理如下：

◆开路故障SOF时，存储单元的逻辑控制已经失效，无法进行读和写操作，任何操作都可以敏化该故障，故全“0”或全“1”的敏化操作便可以检测出SOF故障。所以第2个March元素可探测开路故障SOF。

◆多路存取故障ADF是地址译码故障中的第二类，即某个地址可以同时访问多个存储单元，普通的测试算法(MATS算法)就可以检测到。所以第4个March元素可探测ADF故障。

◆写干扰耦合故障CFdsxw！x是干扰耦合故障CFds的一种，针对故障原语<0w1；0/↑/->或<1w0；1/↓/->，需要敏化存储器单元状态为：(0w1,0)，或(1w0,1)。所以第3个March元素的第一个元素r1和第二个元素w0、第4个March元素可探测写干扰耦合故障CFdsxw！x。

◆读干扰耦合故障CFdsrx也是干扰耦合故障CFds的一种，针对故障原语<r0；0/↑/->或<r1；1/↓/->需要敏化存储单元的状态为(r0,0)或(r1,1)。所以第3个March元素可以探测读干扰耦合故障CFdsrx。

◆错误读故障IRF是单一存储单元故障，针对故障原语<r1/1/0>，应该先初始化所有存储单元状态为“1”，然后依次(地址增序或降序)对每个存储单元进行r1操作。所以第4个March元素的第二个元素w1、第5个March元素可以探测IRF故障。

◆写破坏耦合故障CFwd，是指当存储器的某个单元为固定状态时，引起相邻的存储单元的写操作不能正确执行。针对故障原语<0；0w0/↑/﹣>和<1；1w1/↓/﹣>先要敏化存储单元的状态为(0,0w0)或(1,1w1)。所以第1个March元素第2个March元素可探测CFwd故障。

所有TSV开路故障及其March元素的对应关系可总结如表3所示。

表3：所有TSV开路故障及其March元素的对应关系表。

表3中，March元素列中，M_i表示测试算法中对第i个March元素，M_i,j表示测试算法中第i个March元素的第j个操作，如M_2,2表示第2个March元素中的第2步操作“w0”。

如图3所示，对于被测试的存储单元而言，其执行测试向量时包括M₀～M₄共五个状态，分别对应测试向量的5个March元素，其中M_i表示测试算法中对第i个March元素。本实施例中，第i个March元素采用升序(Addr-up)的方式进行遍历。

本实施例中，步骤3)中判定与测试地址X相连的TSV有故障后，还包括对发生故障的TSV进行冗余修复的步骤，详细步骤包括：对发生故障的TSV分配冗余地址，将发生故障的TSV的错误地址重新映射为分配的新的冗余地址，完成错误地址的冗余修复功能。

本实施例中，步骤4)中输出所有发生故障的TSV的故障信息时，故障信息包括错误标记、发生故障的TSV的故障类型、发生故障的TSV的错误地址、对发生故障的TSV进行冗余修复时分配的新的冗余地址。

如图4所示，本实施例的BIST电路即为2D SRAM使用的传统BIST电路，该BIST电路包括FSM状态控制器1、地址生成器2、读写控制器3、数据生成器4、数据选择器5、输出响应模块6、故障分析模块7以及冗余修复模块8共七个部分。FSM状态控制器1是BIST电路的核心模块，是BIST电路所有操作的控制逻辑，本实施例基于BIST的3D SRAM中TSV开路测试方法是由FSM状态控制器1控制的。地址生成器2用于根据测试向量中March元素的地址增序或地址降序的要求产生遍历整个存储器阵列的地址序列，包括地址增序和地址降序。读写控制器3用于根据测试向量的要求输出控制存储单元进行读写操作的使能信号。数据生成器4用于根据测试向量产生测试3D SRAM所需的测试数据，包括March元素中对存储单元进行写操作的数据和输出到输出响应模块5用于比较的March元素中的期望测试数据。数据选择器5，用于选通FSM状态控制器1产生的测试信号并输出给指定的存储单元，切换3D SRAM的工作模式。输出响应模块6即为比较器，用于判断某个测试地址X的读取结果与March元素中的期望测试数据是否一致，以此来判断与测试地址X相连的TSV是否发生故障。故障分析模块(BIRA)7，用于分析输出响应模块6输出的TSV错误地址，将错误地址整理、归类并为错误地址分配冗余地址。冗余修复模块(BISR)8，用于按照故障分析模块7分配的地址，为3D SRAM中的错误地址重新映射新地址，完成错误地址的冗余修复功能。

如图5所示，本实施例的BIST电路的工作步骤如下：S1)外部控制信号BIST_start控制测试开始；S2)BIST电路开始工作，数据选择器5有效，选通FSM状态控制器1产生的测试信号，电路进入测试模式；S3)FSM状态控制器1控制地址生成器2、读写控制器3、数据生成器4根据TSV生成测试向量，从起始地址开始，对所有存储单元进行遍历式(地址增序或地址降序)的读写操作；S4)输出响应模块6将从3D SRAM中读出的数据与FSM状态控制器1发送的March元素中的期望测试数据进行比较，以此来判断与测试地址X相连的TSV是否发生故障；当比对的结果不相同时，则跳转至步骤S5)，否则跳转至步骤S7)；S5)当与测试地址X相连的TSV存在故障时，Error有效，故障分析模块7进行处理，从而得到TSV错误地址与March元素对应的故障类型；S6)判断是否所有测试地址已完成测试，当所有地址测试完成后，输出错误标志，并将TSV错误地址(故障地址)给冗余修复模块8进行冗余修复，跳转至步骤S8)，否则跳转至步骤S3)；S7)判断是否所有测试地址已完成测试，当所有地址测试完成后，跳转至步骤S8)，否则跳转至步骤S3)；S8)FSM状态控制器1产生的所有测试序列操作完成后，BIST_done有效，测试结束，数据选择器5选通系统输入，电路进入工作模式。综上所述，本实施例由于使用了2D SRAM的传统BIST电路，基于可以测试各种开路故障的测试向量，能够在不使用TSV专用测试电路，且不增加额外面积开销的情况下，达到探测TSV开路故障的目的，降低了电路设计复杂度，提高了测试效率。

以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims

1.一种基于BIST的3D SRAM中TSV开路测试方法，其特征在于步骤包括：

2)生成包含每一种TSV开路故障对应March元素的测试向量；

4)输出所有发生故障的TSV的故障信息；

所述步骤1)中确定的March元素中，开路故障SOF的March元素为或多路存取ADF的March元素为或写干扰耦合故障CFdsxw！x的March元素为或读干扰耦合故障CFdsrx的March元素为或错误读故障IRF的March元素为或写破坏耦合故障CFwd的March元素为或上述March元素中，r0表示读0操作，w0表示写0操作，r1表示读1操作，w1表示写1操作，表示存储单元的遍历按地址升序方式测试，表示存储单元的遍历按地址降序方式测试，表示存储单元的遍历按地址按照升序方式或降序方式测试。

2.根据权利要求1所述的基于BIST的3D SRAM中TSV开路测试方法，其特征在于：所述步骤2)中生成的测试向量如式(1)所示；

3.根据权利要求1或2所述的基于BIST的3D SRAM中TSV开路测试方法，其特征在于：所述步骤3)中判定与测试地址X相连的TSV有故障后，还包括对发生故障的TSV进行冗余修复的步骤，详细步骤包括：对发生故障的TSV分配冗余地址，将发生故障的TSV的错误地址重新映射为分配的新的冗余地址，完成错误地址的冗余修复功能。

4.根据权利要求3所述的基于BIST的3D SRAM中TSV开路测试方法，其特征在于：所述步骤4)中输出所有发生故障的TSV的故障信息时，所述故障信息包括错误标记、发生故障的TSV的故障类型、发生故障的TSV的错误地址、对发生故障的TSV进行冗余修复时分配的新的冗余地址。