CN115565596A

CN115565596A - 一种对FinFET存储器故障的测试方法及装置

Info

Publication number: CN115565596A
Application number: CN202211507344.2A
Authority: CN
Inventors: 王瑞琨; 王妙; 黄志洪; 蔡刚
Original assignee: Ehiway Microelectronic Science And Technology Suzhou Co ltd; Xian University of Posts and Telecommunications
Current assignee: Ehiway Microelectronic Science And Technology Suzhou Co ltd; Xian University of Posts and Telecommunications
Priority date: 2022-11-29
Filing date: 2022-11-29
Publication date: 2023-01-03

Abstract

本发明提供了一种对FinFET存储器故障的测试方法及装置，通过对FinFET功能故障类型分别进行分析，得到分别针对每个故障类型的充要条件，将包含充要条件尽可能多且时间复杂度更低的检测序列作为推导出的算法。本申请的算法，复杂度低，故障覆盖率达91.7%。且基于检测序列算法所提供的内建自测试电路，因算法中March元素M2(M3)和M4(M5)地址顺序相同，读写值相反；M2(M4)和M3(M5)的读写值相同，地址顺序相反，从而Mbist电路结构简单，占据系统的逻辑资源少，在实现高故障覆盖率的同时实现了测试速度快、检测成本低的目标，为实现FinFET存储器大批量量产提供了可靠的良率保障。

Description

一种对FinFET存储器故障的测试方法及装置

技术领域

本发明属于集成电路领域，尤其是涉及一种对FinFET存储器故障的测试方法及装置。

背景技术

在过去的几十年中，随着互补金属氧化物半导体（CMOS）纳米技术的不断发展，数以亿计的晶体管被小型化集成在一块微小硅板上，超深亚微米集成电路中金属氧化物半导体场效应管（MOSFET）技术更是遵循摩尔定律飞速进步。然而，小型化的CMOS技术受到了短沟道效应（SCE）、随机掺杂剂波动（RDF）、亚阈值泄露等因素的限制，很难再进一步缩小晶体管的尺寸。为此，工业界提出了采用FinFET晶体管的替代方案。与平面CMOS晶体管相比，FinFET的电流沟道位于垂直于栅极的鳍片上，栅极环绕在电流沟道上，增加了栅极与沟道之间的重叠面积，因此，这种结构极大的提高了栅极的电子可控性，从而更适用于半导体产业。

如今，随着存储信息的不断增加，对片上存储器的性能要求也逐渐增加。采用FinFET工艺的存储器单元有更好的读写稳定性及读写裕度，具有更低的漏电流及静态功耗，并有更好的电流驱动能力。然而，由于FinFET这种特殊的3D结构，使其更容易受到制造缺陷的影响，从而导致FinFET存储器产生功能故障，并且存在FinFET特有故障，这些故障在平面CMOS工艺下不容易出现。

有研究表明静态故障同样是FinFET存储器的典型故障，且FinFET存储器相比平面存储器更容易发生动态故障；另有研究分析了参数变化对FinFET存储器特殊功能故障的影响；还有研究通过电阻注入的方式观察了阻性缺陷对FinFET存储器的影响，并得到相应的功能故障模型，发现了在标称温度下具有两次、三次连续读操作的动态读破坏故障（dRDF）、动态伪读破坏故障（dDRDF）发生的概率最高。因此，所研究的FinFET存储器故障模型包括静态单单元故障、静态双单元故障、动态单单元故障、动态双单元故障及FinFET特殊动态故障，每一类又细分为多种故障类型。常用的存储器测试方法，是以March算法为核心生成相应的存储器内建自测试（Mbist）电路。而现有March算法对静态故障的检测可以做到百分百覆盖，但是针对动态单单元故障和动态双单元故障的故障覆盖还有待提高，尤其针对FinFET存储器中的两次以上的敏化操作的故障类型的覆盖和检测效率都十分欠缺。针对复杂多样的FinFET存储器功能故障，有研究采用将多种March算法集成到一起，如图1所示，根据需求选择相应的算法进行故障测试，这种做法虽然总体的故障覆盖率很高并且提升了灵活性，但是集成多种算法造成的电路开销巨大。因此，需要一种高效、低开销的测试方法实现对FinFET存储器的故障检测。

发明内容

本发明所要解决的技术问题是怎样能够在低开销的状况下既能覆盖FinFET存储器全部的静态故障又能提高动态故障检测率，提出了一种对FinFET存储器故障的测试方法及装置。

为解决上述技术问题，本发明所采用的技术方案是：

一种对FinFET存储器故障的测试方法，包括以下步骤：

步骤1：对多个FinFET存储器功能故障类型的故障原语进行分析，得到多个故障检测的充要条件，所述充要条件为检测序列中某一检测片段或多检测片段；

步骤2：根据所述充要条件推导出适用的March FRD2算法；

步骤3：以March FRD2算法为核心构建存储器内建自测试Mbist电路；

步骤4：使用所述内建自测试Mbist电路对被测FinFET存储器进行故障检测。

进一步地，所述推导是指对步骤1所确定的多个充要条件，列举可能的多种March检测序列进行多次试验检测，将包含充要条件尽可能多且时间复杂度更低的March检测序列作为推导出的算法。

进一步地，所述March FRD2算法的检测序列为：

其中，“

”代表地址升序，“

”代表地址降序，“

”代表地址顺序可以是任意方向，“w”代表写操作，“r”代表读操作，每一个“（）”代表算法的一个操作步骤，称作March元素，每种元素由一个或多个读写操作构成，M1-M6分别表示第1-第6种March元素。

进一步地，所述Mbist电路包括：

用于生成测试所需要的测试数据信号，并将该所述测试数据信号传递给被测存储器的数据生成单元；

用于产生读写信号并传递给被测存储器进行读写操作的读写控制单元；

用于生成测试所需要的地址信号的地址生成单元，所生成的地址信号按照MarchFRD2算法中的检测序列依次进入相应的地址模式；

用于控制各单元进行相应操作的控制模块；

用于产生测试使用的时钟信号的时钟生成单元；

用于接收被测存储器的回读数据，并将其与所述测试数据做对比的对比单元。

进一步地，所述Mbist电路还包括分别与各单元连接的复位单元，用于对各单元进行初始化。

进一步地，所述Mbist电路中各单元分别配置了多路选择器，可分别与外部机台连接。

本发明还提供了一种对FinFET存储器故障的测试装置，包括以下模块：

分析模块：用于对多个FinFET存储器功能故障类型的故障原语进行分析，得到多个故障检测的充要条件，所述充要条件为检测序列片段；

算法推导模块：用于根据所述充要条件推导出适用的March FRD2算法；

电路构建模块：用于以March FRD2算法为核心构建存储器内建自测试Mbist电路；

故障检测模块：使用所述内建自测试Mbist电路对被测FinFET存储器进行故障检测。

采用上述技术方案，本发明具有如下有益效果：

本发明提供的一种对FinFET存储器故障的测试方法及装置，通过对FinFET功能故障类型分别进行分析，得到分别针对每个故障类型的充要条件，在列举出的检测序列算法中，将包含充要条件尽可能多且时间复杂度更低的March检测序列作为推导出的算法。本申请推导出的March FRD2算法，算法时间复杂度为38N，可覆盖所有的静态单单元故障、静态双单元故障，以及大多数动态单单元故障、动态双单元故障以及FinFET特殊故障，故障覆盖率达91.7%。且基于March FRD2算法所提供的内建自测试Mbist电路，因算法中March元素M2(M3)和M4(M5)地址顺序相同，读写值相反；（b）M2 (M4)和M3(M5)的读写值相同，地址顺序相反，从而Mbist电路结构简单，占据系统的逻辑资源少，在实现高故障覆盖率的同时实现了测试速度快、检测成本低的目标，为实现FinFET存储器大批量量产提供了可靠的良率保障。

附图说明

图1为传统Mbist电路结构；

图2为本发明实施例提供的系统流程图；

图3为本发明提出的Mbist电路结构图。

具体实施方式

下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图2示出了本发明一种对FinFET存储器故障的测试方法的具体实施例，包括以下步骤：

步骤1：对多个FinFET存储器功能故障类型的故障原语进行分析，得到多个故障检测的充要条件，所述充要条件为检测序列中某一检测片段或多检测片段。

本实施例中，通过对FinFET存储器功能故障模型进行分析，得到的故障模型如表1所示。表1中的故障类型包括所有的静态单单元故障、静态双单元故障，大多数动态单单元故障、动态双单元故障以及FinFET特殊故障，需要注意的是，本发明所提出的March FRD2算法是基于对FinFET存储器功能故障模型的研究下提出的以较小的时间复杂度区覆盖更多的功能故障，并不涵盖所有的存储器故障类型。

表1 FinFET存储器功能故障模型

功能故障	故障原语	功能故障	故障原语
				SAF	<∀/1/−>, <∀/0/−>	dWDF	<0w0w0/↑/->, <1w1w1/↓/->, <1w0w0/↑/->
SF	<1/0/−>, <0/1/−>		<0w1w1/↓/->, <r0w1/↓/->, <r1w0/↑/->
				TF	<0w1/0/->, <1w0/1/->	dRDF	<0w0r0/↑/1>, <1w0r0/↑/1>, <0w1r1/↓/0>
WDF	<0w0/↑/->, <1w1/↓/->		<1w1r1/↓/0>, <r0r0/↑/1>, <r1r1/↓/0>
				RDF	<r1/↓/0>, <r0/↑/1>	dDRDF	<0w0r0/↑/0>, <1w0r0/↑/0>, <0w1r1/↓/1>
DRDF	<r1/↓/1>, <r0/↑/0>		<1w1r1/↓/1>, <0r0r0/↑/0>, <1r1r1/↓/0>
				IRF	<r1/1/0>, <r0/0/1>	dIRF	<0w0r0/0/1>, <1w0r0/0/1>, <0w1r1/1/0>
CFst	<0;0/↑/->, <1;0/↑/->, <0;1/↓/->, <1;1/↓/->		<1w1r1/1/0>, <r0r0/0/1>, <r1r1/1/0>
				CFds	<XwY;0/↑/->, <XwY;1/↓/->, <rX;0/↑/->, <rX;1/↓/->	dCFwd	<X; YwZwZ/! Z/->, <X; rZwZ/! Z/->
CFtr	<1;1w0/1/->, <0;1w0/1/->, <1;0w1/0/->, <0;0w1/0/->	dCFds	<XwYwY; Z/! Z/->, <XwYrY; Z/! Z/->
				CFwd	<0;0w0/↑/->, <0;1w1/↓/->, <1;0w0/↑/->, <1;1w1/↓/->		<rXwY; Z/! Z/->, <rXrX; Z/! Z/->
CFrd	<0; r0/↑/1>, <1; r1/↓/0>, <0; r1/↓/0>, <1; r0/↑/1>	dCFrd	<X; YwZrZ/! Z/! Z>, <X; rZrZ/! Z/! Z>
				CFdrd	<0; r0/↑/0>, <1; r1/↓/1>, <0; r1/↓/1>, <1; r0/↑/0>	dCFdrd	<X; YwZrZ/! Z/Z>, <X; rZrZ/! Z/Z>
CFir	<0; r0/0/1>, <1; r1/0/0>, <0; r1/1/0>, <1; r0/1/1>	dCFir	<X; YwZrZ/Z/! Z>, <X; rZrZ/Z/! Z>
				dRDF-i	<0r0i/↑/1>,<1r1i/↓/0>	dDRDF-i	<0r0i/↑/0>,<1r1i/↓/1>

存储器功能故障检测的故障类型分析主要包括以下三点：了解故障类型、故障原语及其含义；根据故障原语，使March序列包含相应的敏化操作；执行March序列，并添加读操作来判断是否存在故障。

步骤2：根据所述充要条件推导出适用的March FRD2算法。

本实施例中，针对步骤1中所分析出的FinFET存储器功能故障模型，例如对于单单元故障模型，其存在动态读破坏故障（dRDF)，指存储单元经历了一次写操作，随后进行了多次读操作，导致存储单元的逻辑值发生跳跃，读出了错误的逻辑值。为了检测这个故障，这个故障敏感操作需要包含在March元素中，并使用一个读操作来判断是否有错误。一个dRDF的故障原语（FP）为<1w0r0/↑/1>，则其对应的检测条件为”

(…1w0r0…)”or“

(…1);

(w0r0…)”。特别地，FinFET存储器特殊故障中，敏化dRDF-n(n>=2)的关键是一次写入操作后的多次读取操作，例如dRDF-3的故障原语FP为 <0r03/↑/1>，并且对应的测试序列是“

(..w0r0r0r0..)”。针对双单元故障模型，故障情况的分析与两个因素有关：受主单元（v-cell）和施主单元（a-cell）的地址大小；v-cell和a-cell执行的敏化操作顺序。例如，动态耦合伪读破坏故障（dCFdrd），指的是在a-cell处于特定状态时对v-cell进行读写操作，然后进行读操作，导致v-cell的状态反转，但是读操作能读取出正确的值。dCFdrd的FP为<0;1w0r0/↑/0>，当a-cell的地址低于v-cell时(即a<v)，对应的检测条件为”

(…0);

(…1w0r0r0…)”, “

(…0);

(…1w0r0);ô(r0..)”，“ñ<…1w0r0r0…0>” or “

<…1w0r0>;

(r0…)；当a-cell的地址高于v-cell时(即a<v)，对应的检测条件为“

(…0);

(…1w0r0r0…)”, “

(…0);

(…1w0r0);

(r0..)”, “

<…1w0r0r0…0>” or “

<…1w0r0>;

(r0…)”。

因此，本实施例中的推导是指对步骤1所确定的多个充要条件，列举可能的多种March检测序列进行多次试验检测，将包含充要条件尽可能多且时间复杂度更低的March检测序列作为推导出的算法。

本申请基于步骤1分析出的FinFET存储器功能故障模型，推导出的March FRD2算法的检测序列为：

其中，“

”代表地址升序，“

”代表地址降序，“

”代表地址顺序可以是任意方向，“w”代表写操作，“r”代表读操作，每一个“（）”代表算法的一个操作步骤，称作March元素，每种元素由一个或多个读写操作构成，M1-M6分别表示第1-第6种March元素。从检测序列中可以看出March元素M2(M3)和M4(M5)地址顺序相同，读写值相反；M2 (M4)和M3(M5)的读写值相同，地址顺序相反，从而Mbist电路结构简单，占据系统的逻辑资源少，在实现高故障覆盖率的同时实现了测试速度快、检测成本低的目标，为实现FinFET存储器大批量量产提供了可靠的良率保障。

步骤3：以March FRD2算法为核心构建存储器内建自测试Mbist电路。

本实施例中，如图3所示，Mbist电路包括以下单元，

用于生成测试所需要的地址信号的地址生成单元，所生成的地址信号按照MarchFRD2算法中的检测序列依次进入相应的地址模式，且每种地址模式包含不同的测试数据；地址模式分为两类，由低到高和由高到低，测试数据跟地址模式的关系就是March算法所表达的含义，如：↑(r1,w0,w0,r0)是一个march算法中的某一元素，它代表存储器要历经以下的操作，在地址为0时，对同一字线上的存储单元依次进行读1，写0，写0，读0的操作以后，地上升序 +1，再次重复运行读1，写0，写0.读0 的操作，直到地址达到最高位，才会跳到下一个march元素。

用于控制各单元进行相应操作的控制单元；

用于产生测试使用的时钟信号的时钟生成单元；

如图3所示，本实施例中的Mbist电路主要由数据生成单元、读写控制单元、地址生成单元、时钟生成单元、控制单元、对比单元组成，控制单元控制地址生成单元依据MarchFRD2算法进入相应的地址模式并生成测试地址传递给被测存储器；控制单元控制数据生成单元生成相应的测试数据并传递给被测存储器以及数据对比单元，同时控制读写控制单元实现对被测存储器的读写操作；数据对比单元在接收到被测存储器的回读数据并将其与数据生成单元传递过来的测试数据做对比，将对比结果返回到Mbist控制单元，从而判断被测存储器是否存在故障；时钟生成单元为整个测试提供时钟信号。

本实施例中，所述Mbist电路还包括分别与各单元连接的复位单元，用于对各单元进行初始化并完成电路自检。

本实施例中，由于将电路结构由传统结构中的激励产生器细化为多个模块，并添加了复位单元，以及为各单元分别配置了多路选择器，可分别与外部机台连接，Mbist电路内置与外界机台的输入端口，在多路选择器的帮助下由外部机台直接输入测试数据，包含时钟信号、读写信号、测试信号以及地址信号从而灵活地输入给被测存储器的测试数据及控制信号。由于复位单元分别与各单元进行连接，在当Mbist电路与外部机台进行连接时，可以对一个或多个单元分别进行清零操作，使其可以通过外部机台更改一个或多个单元的测试数据，从而在不改变检测序列算法的情况下，可以单独实现使用其他非检测序列数据对存储器进行检测，增加了电路的灵活性。

步骤4：使用所述内建自测试Mbist电路对被测FinFET存储器进行故障检测。将对比结果返回到控制单元，从而判断被测存储器是否存在故障。表2给出了使用本实施例中的方法与现有的方法进行故障覆盖率对比情况。

表2 March FRD2算法与现有算法的对比

从表2可以看出，本实施例可覆盖所有的静态单单元故障、静态双单元故障，以及大多数动态单单元故障、动态双单元故障以及FinFET特殊故障，故障覆盖率达91.7%。相比其他算法有着非常高的故障覆盖率。

一种可能的实施方式下，Mbist控制单元由多个状态机构成，在状态机的跳转下，依次执行所描述的算法序列，所包含的状态命名如下表，其中第一列表示状态名称，状态名称中的P1、P2、P3、P4分别代表March FRD2算法中的M1、M2（M4）、M3（M5）、M6元素，WRITE0代表写0，WRITE1代表写1，READ0代表读0，READ1代表读1，状态名称最后面的数字表示同一元素内该操作执行到第几次，第二列的数字指的是一个二进制码，是指状态机里的对状态的一些定义。

IDEL状态	5'b00000
		P1_WRITE0	5'b00001
P2_READ0_1	5'b00010
		P2_WRITE0_1	5'b00011
P2_ WRITE0_2	5'b00100
		P2_ READ0_2	5'b00101
P2_ READ0_3	5'b00110
		P2_READ0_4	5'b00111
P2_READ0_5	5'b01000
		P2_ WRITE1	5'b01001
P2_READ1	5'b01010
		P3_READ1_1	5'b01011
P3_WRITE1_1	5'b01100
		P3_ WRITE1_2	5'b01101
P3_ READ1_2	5'b01110
		P3_ READ1_3	5'b01111
P3_READ1_4	5'b10000
		P3_READ1_5	5'b10001
P3_ WRITE0	5'b10010
		P3_ READ0	5'b10011
P4_ READ0	5'b10100
		MBIST_DONE	5'b10101

IDEL状态代表电路进行初始化，在Mbist电路使能信号en_mbist信号拉高时，进入IDEL状态，在该状态下，Mbist控制单元控制复位电路将各单元电路初始化，以进入待测状态。随后进入P1_ WRITE0 状态。

P1_ WRITE0 状态代表运行March FRD2算法的M1元素，在此状态下，Mbist控制单元在某一时钟频率下，控制读写控制单元输出写信号、控制数据单元产生数据信号0以及控制地址单元输出由低到高（由高到低）的地址数据给被测存储器，数据生成单元同时将数据信号0传递给数据对比单元，紧接着进入P2_READ0状态。

P2_READ0 状态此时代表运行March FRD2算法中M2元素中第一个读操作，Mbist控制单元在某一时钟频率下，控制读写控制单元输出读信号、控制地址单元输出最低位地址数据给被测存储器，数据对比单元接收回读数据（ram_read_out）后与数据生成单元传递过来的数据信号0做对比，并将结果传递会Mbist控制单元，判断是否存在故障，若存在，Mbist控制单元则将Mbist_fail信号拉高，紧接着，进入P2_WRITE0_1状态，在地址数据不变的情况下，完成对被测存储器的写0操作，而后依次进入状态P2_ WRITE0_2、P2_ READ0_2、P2_READ0_3、P2_READ0_4、P2_READ0_5、P2_ WRITE1、P2_READ1，在完成P2_READ1后，地址数据升高一位，重复P2_READ0到P2_READ1状态的操作，直到地址数据达到最高位，完成March FRD2算法M2元素的执行。紧接着进入状态P3_READ1，此时相当于进入算法的M3元素。

同理，状态P3_READ1到P3_ READ0的过程与上述描述相似。需要注意的是，在地址数据升高到最高位时，状态将重新跳转回P2_READ0，此时不同之处在于地址数据由最低位开始变为最高位开始，此时相当于进入算法的M4元素，而后每跳转一轮M4元素，地址数据降低一位，直到地址数据达到最低位，而后进入状态P3_READ1，此时相当于进入M5元素。在地址数据由最高位降到最低位之前，重复P3_READ1到P3_ READ0的过程。在上述过程结束后，最终进入状态P4_ READ0。

P4_READ0 状态代表运行March FRD2算法中M6元素，Mbist控制单元在某一时钟频率下，控制读写控制单元输出读信号、控制地址单元输出最低位地址数据给被测存储器，数据对比单元接收回读数据（ram_read_out）后与数据生成单元传递过来的数据信号0做对比，并将结果传递会Mbist控制单元，判断是否存在故障，若存在，Mbist控制单元则将Mbist_fail信号拉高。

完成所有算法序列后，状态跳转为MBIST_DONE，代表算法运行结束。需要注意的是，数据对比单元工作只在Mbist读写控制单元进入读操作状态时才会启用。

需要说明的是，因为算法的对偶特性，即March元素M2(M3)和M4(M5)地址顺序相同，读写值相反；M2 (M4)和M3(M5)的读写值相同，地址顺序相反，在算法实现时可以复用M2、M3元素所对应的电路单元，即上述状态P2_READ0到P2_ READ1，P3_READ1到P3_ READ0的过程可同时满足算法元素M2（M4）和M3（M5）的跳转需求。只需改变地址单元模式，可以极大地节省电路资源消耗。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。