CN100555451C - 一种自定时sram访问控制电路 - Google Patents

Abstract

本发明公开了一种自定时SRAM访问控制电路，该电路利用在SRAM存储阵列中插入的两条参考位线，来辅助对预充电与等化过程和读操作过程进行定时，整个自定时SRAM访问控制电路由第一参考位线、第二参考位线、地址转换监测电路、预充电与等化控制电路和读写访问控制电路组成。利用第一参考位线和第二参考位线，模拟了SRAM的存储阵列中的位线上的电阻和寄生电容，以及位线在预充电与等化过程，和读操作过程中的电压变化。通过第一参考位线、第二参考位线、预充电与等化控制电路和读写控制电路之间的配合，使SRAM访问控制电路，能够方便和准确的产生满足高速、低功耗和结果正确的SRAM访问操作所需的各子操作控制信号。

Description

一种自定时SRAM访问控制电路

技术领域

本发明涉及半导体集成电路，具体涉及一种用于静态随机访问存储器SRAM(Static Random Access Memory)的自定时SRAM访问控制电路。

背景技术

静态随机访问存储器SRAM，具有高访问速度和低功耗的优点，被广泛用于中央处理单元CPU与主存储系统之间的高速缓冲存储器cache，和低功耗电子系统的存储系统。

SRAM的组成如图1所示，主要包括：存储阵列，预充电与等化电路，行、列译码电路，读写电路，访问控制电路等，以下对各部分进行简要的介绍。

由多个存储单元，排列成若干行、列的规整结构，所构成的存储阵列，占据了SRAM电路50％-70％的面积。常见的存储单元包括六晶体管结构，四管加两个电阻结构，和薄膜晶体管结构等，图2给出了六晶体管结构的存储单元。图2中，PMOS晶体管MP1、MP2和NMOS晶体管MN1、MN2构成两个首尾连接的反相器，反相器的输出节点Q、Qb为互补的数据存储节点，NMOS晶体管MN3、MN4为存储单元的访问控制晶体管，其源极/漏极分别与存储节点和互补存储节点连接，而漏极/源极分别与位线和互补位线连接，栅极与字线连接。这样，与相同字线相连接的存储单元，构成了存储阵列的一行，而与相同位线和互补位线连接的存储单元，构成了存储阵列的一列。通过字线信号的使能和位线的选通，可以唯一的确定被访问的存储单元。这里需要指出的是，由于字线较长，故字线上的电阻较大，而字线与字线之间，字线与位线之间，字线与SRAM电路中其他层金属互连线间，字线与半导体材料间都存在寄生电容。同样，位线上也存在较大的电阻和寄生电容。图2中，位线、互补位线和字线上的电阻和电容，分别用一个电阻和两个电容来表示。位线和字线上的电阻和寄生电容，延长了位线和字线的充、放电时间，近而影响了SRAM访问速度。

SRAM中的预充电与等化电路，如图3所示，包括了上拉晶体管M1-M4和等化晶体管M5、M6。通过在对存储单元进行读/写操作前，将存储阵列中的所有位线和互补位线拉高到预定电压，以加速了读/写过程，保证了操作结果的正确。以图3为例：在对存储单元m进行写入数据“1”后，位线上的电平为高，互补位线上的电平为低，若此时对存储单元n进行读操作，且存储单元n中的数据为“0”，则存储单元n需要将位线拉低，将互补位线拉高。为提高集成度，存储单元中晶体管的尺寸较小，故驱动能力有限，而位线上的电阻和寄生电容较大，所以读操作的时间会很长，且可能发生存储单元n被误写入“1”。如果在对存储单元n进行读操作(字线有效)之前，通过预充电与等化电路，使位线和互补位线上的电压为相等的预定电压(图3例中为电源电压)，再由存储单元对位线和互补位线对进行充、放电，当位线和互补位线上的电压差能够被读写电路中的灵敏放大器识别时，充、放电过程即可结束。这样，读操作时间被大大减小，且保证了不会发生误写。此外，如果在写操作之前，也对位线和互补位线进行预充电与等化，则可简化写驱动电路，因为写驱动电路只需要完成对选通的位线或互补位线进行放电。由以上可以看到，预充电与等化过程是缩短SRAM访问周期时间，保证访问结果正确的重要手段。但是，在SRAM电路中，为提高SRAM电路的集成度，要求预充电与等化电路和存储单元“块匹配”(patch match)，即要求预充电与等化单元的横向尺寸和存储单元的相等，所以预充电与等化电路中的器件的尺寸受到一定的限制，故其驱动能力有限，预充电与等化过程需要耗费SRAM访问周期的相当一部分时间。

SRAM中的行、列译码电路，对SRAM电路的行地址和列地址进行译码，使相应的字线和位线选通信号有效。对行、列译码电路的设计，也有“块匹配”的要求。如图4所示的行译码电路，被分为了前译码，后译码和字线驱动三部分，通过使每行的后译码和字线驱动与存储单元的纵向尺寸一致，使SRAM电路的结构紧凑，从而提高了集成度。从图4中，可以看到，由于要求字线驱动单元与存储单元“块匹配”，所以字线驱动单元的尺寸受到限制，使其对字线上的寄生电容充、放电的能力有限。

为提高存储密度，SRAM电路中，对存储单元的一些性能进行了折衷，如噪声容限、逻辑摆幅和速度等，因而如果将存储单元与外部电路直接相连，性能将令人难以接受，故需要读写电路对存储阵列中信号的特性进行“恢复”。如图5所示，读电路一般都包括了灵敏放大器、数据锁存器、数据输出驱动等，写电路包括了写驱动电路等。图5中的灵敏放大器，由差分放大级和反相器放大级构成。差分放大级用于将被选通的位线和互补位线上的，幅值一般为300mV至500mV的差分信号进行放大，而反相器放大级将差分放大级的输出信号恢复成数字电平。灵敏放大器的输出信号，经数据锁存器保存，当输出使能信号out En有效后，再经数据输出驱动，到达SRAM电路外部的数据总线。图5中，写驱动电路中的写驱动晶体管，由写入的数据控制是否导通，当写控制信号write_En有效后，经写控制晶体管，对位线或互补位线进行放电。通常，SRAM电路中，若干位线和互补位线对，共用一个写驱动电路，故“块匹配”的设计要求对写驱动电路中器件驱动能力的限制小，所以写操作所需的时间比读操作短。

SRAM电路中的访问控制电路，用于产生完成SRAM访问操作所需的控制信号。由前面的内容可以看到，SRAM的读、写操作，由多个子操作构成。如图6(a)所示，读操作包括的子操作有：位线和互补位线的预充电与等化，地址译码，位线差分信号放大，读出数据的锁存，读出数据的输出。写操作包括的子操作有：位线的预充电与等化，地址译码，数据写入。SRAM中的访问控制电路，需要产生的各子操作的控制信号有：

1)预充电与等化控制信号prechargeAndEqu；

2)译码使能信号decoder_En；

3)写使能信号write_En；

4)灵敏放大器差分放大级的输出等化信号Equ；

5)灵敏放大器使能信号SAE；

6)数据锁存使能信号latch_En；

7)数据输出使能信号out_En；

由SRAM访问控制电路产生的上述控制信号，应保证SRAM访问操作的结果正确性、低功耗和高速。

为满足SRAM电路访问操作的结果正确，以上控制信号的时序，如图6(b)所示，需要满足的条件有：

1)预充电与等化控制信号prechargeAndEqu的有效时间，如图6(b)中所示的T1，应保证预充电与等化结束时，位线和互补位线对上的电压相等，且为预定的电压；

2)译码使能信号decoder_En的有效跳变的时间不能过早，以避免字线在位线和互补位线还未充分充电时有效，造成位线和互补位线上的电平改变存储单元中的数据；

3)译码使能信号decoder_En的有效时间，如图6(b)中所示的T2，应保证对于读操作，当字线跳变为无效时，位线和互补位线上已建立了一定幅值的差分信号；

4)灵敏放大器中差分放大级的差分输出端的等化信号Equ的有效时间，应保证等化结束时，差分输出端的电压差异已被消除；

5)数据锁存器的使能信号latch_En的有效跳变，应不早于灵敏放大器使能信号SAE的有效跳变，而无效跳变，不晚于SAE的无效跳变，以避免无效的灵敏放大器输出被数据锁存器锁存；

为满足SRAM电路访问操作的低功耗，以上控制信号的时序，如图6(b)所示，需要满足的条件有：

1)在读过程中，当位线和互补位线上已建立能够被灵敏放大器识别的差分信号时，译码使能信号decoder_En应发生无效跳变，以使相应的字线也发生无效跳变，从而结束被访问存储单元对位线和互补位线的充、放电；

2)灵敏放大器的工作电流很大，一般在100uA以上，以保证其工作的高速度，所以灵敏放大器使能信号SAE的有效时间不能过长；

3)因数据输出驱动电路需要驱动的负载较重，一般为集成电路的压焊块，或数据总线，故数据输出驱动电路的输出电流很大。为降低不必要的功率消耗，应避免数据输出驱动电路的输出发生无效的跳变。为此，数据输出驱动电路的使能信号out_En的有效跳变，应不早于数据锁存使能信号latch_En的有效跳变；

为满足SRAM电路访问操作的高速，由前面的内容，以及图6(b)可以看到，因为预充电与等化控制信号prechargeAndEqu的有效时间T1，和译码使能信号decoder_En的有效时间T2，占据了SRAM电路访问周期中的大部分时间，所以需要尽可能的减小T1和T2。而决定T1和T2的因素，如图6(a)所示，包括了：预充电与等化晶体管M1-M3的驱动能力，存储单元中的晶体管M4-M9对位线和互补位线的驱动能力；行译码电路的延时，和行译码电路对字线的驱动能力；位线和互补位线上，以及字线上的电阻和寄生电容；电源电压；环境温度；其他因素，如SRAM电路芯片上的应力，半导体工艺的非理想条件等。

而字线和位线上的电阻和寄生电容，又由以下因素决定：

1)存储阵列的容量；

2)存储阵列所采用的结构，如分段字线结构，层次化的字线结构等；

3)字线和位线的物理设计(集成电路版图设计)，如字线和位线的长度和宽度；

4)半导体工艺；

由以上分析可以看到，预充电与等化信号prechargeAndEqu的有效时间T1，和译码使能信号decoder_En的有效时间T2，不仅受SRAM电路的设计、所采用的半导体工艺等可控因素的影响，还受到环境温度、电源电压的波动等不定因素的影响。现有技术的SRAM访问控制电路，采用“硬定时”，即利用门电路和/或电阻、电容网络的延时，完成对T1和T2的定时。采用“硬定时”的方法，进行SRAM访问控制电路的设计，因需要充分考虑环境温度、电源电压波动和半导体工艺的非理想情况等不利因素，对T1和T2的定时的影响，所以在T1和T2的设定上，需要保留很大的设计裕量，不利于降低SRAM访问操作周期时间。而且，因为字线和位线上的实际电阻和寄生电容，只有在确定了要采用的半导体工艺，并完成了存储阵列的物理设计(版图设计)后，才能通过寄生参数提取工具得到，因而设计周期较长。此外，当SRAM电路的存储阵列的设计和采用的半导体工艺发生变化时，访问控制电路需要重新设计。

发明内容

当SRAM电路的设计、电源电压、环境温度和采用的半导体工艺等条件发生变化时，为了保证SRAM访问控制电路产生的各子操作控制信号的定时，仍满足SRAM电路访问操作的结果正确性、低功耗和高速的要求，本发明的目的在于，提供一种自定时的SRAM访问控制电路。

为了实现上述目的，本发明采用的技术方案是：一种自定时SRAM访问控制电路，其特征在于，它由第一参考位线、第二参考位线、地址转换监测电路、预充电与等化控制电路和读写访问控制电路构成，其中，第一参考位线和预充电与等化控制电路连接，第二参考位线和读写访问控制电路、SRAM电路的字线信号连接，地址转换监测电路与SRAM电路的地址信号线[Addr_0:Addr_n]、片选信号线CS、读写控制信号线WR和预充电与等化控制电路连接，预充电与等化控制电路和第一参考位线、地址转换监测电路、读写访问控制电路以及SRAM电路片选信号CS连接，读写访问控制电路与第二参考位线，预充电与等化控制电路，SRAM电路的读写控制信号WR、片选信号(CS)和输出使能信号(OE)，SRAM电路的行译码器、灵敏放大器、数据输出锁存器和数据输出驱动电路连接。

本发明的自定时SRAM访问控制电路带来的有益技术效果是：通过第一参考位线、第二参考位线、地址转换监测电路和预充电与等化控制电路，以及读写访问控制电路之间的配合，使SRAM访问控制电路，能够方便和准确的产生，满足SRAM访问操作的高速、低功耗和结果正确性所需的时序要求的各子操作控制信号。

附图说明

图1是SRAM组成结构图。

图2是存储单元、字线和位线。

图3是预充电与等化电路。

图4是行译码电路。

图5是读写电路。

图6(a)是SRAM访问操作过程中的数据路径。

图6(b)是SRAM访问操作的控制信号的时序，其中，图(b)。

图7是本发明的自定时SRAM访问控制电路结构图。

图8是第一参考位线和第二参考位线的实施实例。

图9是地址转换监测电路的实施实例。

图10是预充电与等化控制电路和读写控制电路的实施实例。

以下结合附图和发明人给出的实施实例，对本发明进行详细的说明。

具体实施实例

参见图7，本发明的自定时SRAM访问控制电路，由第一参考位线100、第二参考位线200、地址转换监测电路300、预充电与等化控制电路400和读写访问控制电路500构成，其中，第一参考位线100和预充电与等化控制电路400连接，第二参考位线200和读写访问控制电路500、SRAM电路的字线信号连接，地址转换监测电路300与SRAM电路的地址信号线[Addr_0:Addr_n]、片选信号线CS、读写控制信号线WR和预充电与等化控制电路400连接，预充电与等化控制电路400和第一参考位线100、地址转换监测电路300、读写访问控制电路500以及SRAM电路片选信号CS连接，读写访问控制电路500与第二参考位线200，预充电与等化控制电路400，SRAM电路的读写控制信号WR、片选信号CS和输出使能信号OE，SRAM电路的行译码器、灵敏放大器、数据输出锁存器和数据输出驱动电路连接。

为保证访问结果正确，通过访问控制电路中的逻辑设计，保证各控制信号满足严格的时序要求；为满足低功耗的要求，通过访问控制电路中的逻辑设计，保证各控制信号为有效时间有限的脉冲信号；为满足高速的要求，在SRAM电路的存储阵列中插入两条参考位线，用以模拟在实际电源电压、环境温度和半导体工艺等条件下，预充电与等化过程，和读操作过程中，存储阵列中的实际位线上的电压变化，再通过对参考位线上电压变化的监测，使SRAM访问控制电路能够方便、准确地控制预充电与等化信号prechargeAndEqu的有效时间T1，和译码使能信号decoder_En的有效时间T2，避免了现有技术中采用的“硬定时”方法，需要为T1和T2的设定保留一定的裕量，造成SRAM访问周期长的缺点。

如图7所示，所述第一参考位线100由预充电与等化电路110、哑单元120(dummy cell)、信号连线130、互补信号连线140、下拉逻辑150和信号连线电压监测电路160组成；其中，第一参考位线100的预充电与等化电路400可以采用与存储阵列中的预充电与等化单元相同的结构，并与预充电与等化控制信号prechargeAndEqu，信号连线130和互补信号连线140相连，完成对信号连线130和互补信号连线140的充电与等化；哑单元120的个数与SRAM电路中存储阵列的行数相同，用于模拟存储单元附加在位线和互补位线上的寄生电容；信号连线130和互补信号连线140是与存储阵列中的实际位线和互补位线的长度、宽度和所采用的金属互连层都相同的信号连线线，用以模拟位线和互补位线的电阻、电容；信号连线电压监测电路160与信号连线130连接，用于监测信号连线130上的电压，并通过信号线Fb1为预充电与等化控制电路400提供反馈信号，当信号连线130上的电压被预充电与等化电路400上拉到预定电压时，信号连线电压监测电路160的输出信号Fb1发生有效跳变；下拉逻辑150受来自于预充电与等化控制电路400的信号PD控制，用于当预充电与等化结束后，对信号连线130放电。

这里需要说明的是，为减小第一参考位线100占用的SRAM芯片面积，可以省略互补信号连线140。此外，第一参考位线100应放置在存储阵列中靠近中央的地方，以减小集成电路芯片上温度梯度、应力梯度和半导体工艺流程(扩散、掺杂等工序)中的非理想情况对第一参考位线100模拟实际位线上电压变化的效果的影响。但是，如果采用的半导体工艺能够提供的金属互连层有限，使得第一参考位线100中的信号线Fb1和PD不能由存储阵列中方便的引出，则第一参考位线130只能如图7所示那样，放置于存储阵列的一边。

所述第二参考位线200由上拉逻辑210，下拉单元220，信号连线230，信号连线电压监测电路240组成。上拉逻辑210与信号连线230连接，并受来自于读写访问控制电路500中的PU信号控制，用于对信号连线230充电；下拉单元220与信号连线230相连，下拉单元220的个数可与存储阵列的行数相同，且分别受存储阵列中的字线WL0-WLn控制，当任意一条字线有效时，通过下拉单元220对信号连线230放电，用于模拟在读操作过程中，存储阵列中的存储单元对预充电后的位线或互补位线进行放电的过程；信号连线电压监测电路240与信号连线230相连，监测信号连线230上的电压变化，并将监测结果通过信号线Fb2反馈到读写访问控制电路500，当信号连线230上的电压被下拉单元220下拉到预定电压时，信号线Fb2发生有效跳变。

与第一参考位线中的情况相同，第二参考位线在金属连线布通率允许的条件下，应放置于存储阵列的中央。

所述的地址转换监测电路300由上拉逻辑310、下拉逻辑320、信号连线330和反向器340构成。

地址转换监测电路300通过监测SRAM电路的地址线[Addr0:Addrn]，和读写控制信号WR，以及片选信号CS，在外部设备对SRAM进行访问操作时，产生一个一定宽度的脉冲信号ATD，以启动预充电与等化控制逻辑。

所述预充电与等化控制逻辑400，在ATD信号发生有效跳变后，使预充电与等化信号prechargeAndEqu有效，而当来自第一参考位线100的反馈信号Fb1发生有效跳变，指示信号连线130上的电压已经达到预定电压值时，预充电与等化控制逻辑400将完成以下操作：

1)使预充电与等化控制信号prechargeAndEqu发生无效跳变，预充电与等化过程结束；

2)使信号prechargeEnd有效，以启动读写访问控制电路；

3)使信号PD有效，以启动第一参考位线的下拉逻辑150对信号连线130放电。

所述读写访问控制电路500，当来自预充电与等化控制逻辑400的信号prechargeEnd有效后，使信号decoder_En有效，以启动SRAM的译码电路，并根据信号WR的电平，判断当前SRAM的访问操作类型，如果为写操作，立即使write_En信号有效，如果为读操作，则使灵敏放大器的等化控制信号Equ有效，并等待来自第二参考位线的信号Fb2有效后，使灵敏放大器的使能信号SAE、数据锁存器使能信号latch_En和数据输出驱动电路的使能信号out_En发生有效跳变。

自定时SRAM访问控制电路的一个实施实例电路，包括了图8所示的第一参考位线100、第二参考位线200，图9所示的地址转换监测电路300，图10所示的预充电与等化控制电路400和读写访问控制电路500。

如图8所示，所述第一参考位线100包括：预充电与等化电路110、个数与存储阵列1000的行数相同的哑单元120、信号连线130、互补信号连线140、下拉逻辑150和信号连线电压监测电路160。

预充电与等化电路110，由三个NMOS晶体管组成：第一晶体管111的漏极与电源连接，栅极与输入信号线prechargeAndEqu连接，源极与信号连线130连接；第二晶体管112的漏极与电源连接，栅极接信号线prechargeAndEqu，源极与互补信号连线140连接；第三晶体管113的栅极与信号线prechargeAndEqu连接，源、漏极与信号连线130和互补信号连线140连接。

哑单元120，由两个NMOS晶体管组成：第一晶体管121的漏极与信号连线130连接，栅极和源极接地；第二晶体管122的漏极与互补信号连线140连接，栅极和源极接地。

信号连线130和互补信号连线140，它们是与存储阵列中的位线1300和互补位线1400长度、宽度以及所采用的互连金属层相同的信号连线。

下拉逻辑150，由一个NMOS晶体管构成，其漏极接信号连线130，栅极接输入信号线PD，源极接地。

信号连线电压监测电路160，由两级电压放大电路和一级电压缓冲电路串接而成的电压比较器：第一级电压放大电路为PMOS晶体管161和NMOS晶体管162组成的反向器电压放大电路，第二级电压放大电路为由反向器163构成的反向器电压放大电路，一级电压缓冲电路为由缓冲器164构成的输出驱动电路。信号连线电压监测电路160的输入端接信号连线130，输出端接信号线Fb1。信号连线电压监测电路160的输出转换电压(阈值电压)，由第一级反向器电压放大电路中的PMOS晶体管161和NMOS晶体管162的尺寸决定。

如图8所示，所述第二参考位线200包括：上拉逻辑210、个数与存储阵列1000的行数相同的下拉单元220、信号连线230和信号连线电压监测电路240。

上拉逻辑210，由一个NMOS晶体管构成，其漏极接电源，栅极接输入信号线PU，源极接信号连线230。

下拉单元220，由一个NMOS晶体管构成，其漏极接信号连线230，栅极接存储阵列1000的字线，源极接地。

信号连线230，是与存储阵列中的位线1300和互补位线1400长度、宽度以及所采用的互连金属层相同的信号连线。

信号连线电压监测电路240，由PMOS晶体管241和NMOS晶体管242构成的反向器电压放大级和缓冲器243构成的输出驱动级串联组成。信号连线电压监测电路240的输入端，与信号连线230连接，输出端与信号线Fb2连接。信号连线电压监测电路240的输出转换电压(阈值电压)，由PMOS晶体管241和NMOS晶体管242的尺寸决定。

所述地址转换监测电路300如图9所示，包括：上拉逻辑310，下拉逻辑320，信号连线330，和反向器340。

上拉逻辑310，由一个PMOS晶体管构成，其源极接电源，漏极接信号连线330，栅极接地。

下拉逻辑320，由(n+2)个相同的下拉单元构成，n为SRAM电路的地址信号线的位数，下拉逻辑320的一个下拉单元321，包括了延时单元322，异或门323和NMOS晶体管324。延时单元322的输入端与地址线Addr_0连接，输出端与异或门323的一个输入端连接，异或门的另一个输入端接地址线Addr_0，输出端接NMOS晶体管324的栅极，NMOS晶体管324的漏极接信号连线330，源极接地。下拉逻辑320中的其他(n+1)个下拉单元，输入端分别接地址信号线[Addr_1:Addr_n]，和SRAM电路的读写控制信号WR，片选信号CS。

反向器340的输入端接信号连线330，输出端接信号线ATD。

所述预充电与等化控制电路400，如图10所示，包括了一个锁存器401，三个反向器402、403和409，五个缓冲器404、405、406、407和411，一个或逻辑门408和一个与逻辑门410。

锁存器401的置位端(SET)接地址转换监测电路的输出信号线ATD，复位端(RESET)接或逻辑门408的输出，或逻辑门408的两个输入端分别接SRAM电路的片选信号线CS，和缓冲器407的输出，缓冲器406的输入信号为第一参考位线100的输出信号Fb1，输出信号为预充电与等化控制电路400的输出信号prechargeEnd，分别接缓冲器407的输入端，和读写访问控制电路500中的锁存器501的置位端，反向器402的输入端接锁存器401的输出端，输出端接反向器403的输入端，和与逻辑门410的一个输入端，反向器403的输出端接缓冲器404的输入端，缓冲器404的输出端接缓冲器405的输入端，和反向器409的输入端，缓冲器405的输出信号为预充电与等化控制电路400的输出信号prechargeAndEqu，与逻辑门410的输出信号经缓冲器411的缓冲，为第一参考位线的下拉控制信号PD。

所述读写访问控制电路500，如图10所示，包括：两个锁存器501和523，两个延时单元507和508，三个与非逻辑门512、515和519，三个或非逻辑门513、516和520，一个与逻辑门510，一个或逻辑门506，三个反向器504、509和522，和九个缓冲器502、503、505、511、514、517、518、521和524。

预充电与等化控制电路400的输出信号prechargeEnd，与读写访问控制电路500中的锁存器501的置位端连接，SRAM电路的片选信号CS和或逻辑门506的一个输入端连接，第二参考位线200的输出信号Fb2与延时单元507的输入端、或非逻辑门513的一个输入端和与非逻辑门515的一个输入端连接，SRAM电路的写控制信号WR和与非逻辑门512、515和519的一个输入端连接，SRAM电路的输出使能信号OE，与反向器522的输入端，锁存器523的复位端连接，缓冲器505的输出信号PU，与第二参考位线200的上拉逻辑210连接，缓冲器503、511、514、518、521和524的输出信号，即decoder_En、write_En、Equ、SAE、latch_En、out_En，如图6(a)所示，与SRAM电路的行译码电路和读写电路中的写驱动电路、灵敏放大器、数据输出锁存电路、数据输出驱动电路连接。

以下结合图8、图9和图10，对本发明的SRAM访问控制电路实施实例的工作过程加以说明。

如图9所示，地址转换监测电路300对SRAM电路的地址信号[Addr0:Addrn]、读写控制信号WR和片选信号CS进行监测，当以上的任何一个信号发生了变化，则下拉逻辑320中的相应下拉单元的异或逻辑门的输出为高，使与其连接的NMOS晶体管导通，将信号连线330上的电平下拉为低电平。例如，假设地址线Addr_0的逻辑电平发生了变化，则当前地址线Addr_0的逻辑值与延时单元322的输出信号的逻辑值互补，异或逻辑门323的输出为高电平，使晶体管324导通，将信号连线330上的电平下拉为低电平，这样，反向器340的输出信号ATD将发生正向跳变，其有效时间与延时单元322的门延时时间相等。

如图10所示，预充电与等化控制电路400中的锁存器401，在其置位端信号ATD为逻辑高电平，且复位端输入信号为低电平时，输出为高电平。锁存器401的输出信号，经两级反向器402和403，再经过两级缓冲器404和405，以及反向器409、与逻辑门410和缓冲器411，使预充电与等化控制信号prechargeAndEqu发生有效跳变，第一参考位线100的下拉控制信号PD发生无效跳变。调整缓冲器404、405和411的门延时，能够减小prechargeAndEqu信号和PD信号同时有效的时间，即图8中第一参考位线100的上拉逻辑210，和下拉单元150同时导通的时间，从而减小功耗。

当预充电与等化控制信号prechargeAndEqu有效后，预充电与等化过程开始，如图8所示，第一参考位线100中的预充电与等化电路110，将对信号连线130和互补信号连线140充电和等化。当信号连线130上的电压被上拉到信号连线电压监测电路160的输出转换电压(等于电源电压与NMOS晶体管111、112的阈值电压之差)，信号连线电压监测电路160的输出信号Fb1发生有效跳变。因为第一参考位线100中的预充电与等化电路110，与存储阵列1000中的预充电与等化电路1100相同，且第一参考位线100中的信号连线130上的电阻和寄生电容，与存储阵列1000中的位线1300上的电阻和寄生电容相等，所以第一参考位线100的预充电与等化过程所需的时间，与存储阵列1000中的实际位线1300所需的时间相等。

当第一参考位线100的反馈信号Fb1有效后，如图10所示，预充电与等化控制电路400的输出信号prechargeEnd将发生有效跳变，锁存器401的复位端的信号电平为高电平，其输出信号将发生无效跳变，并使预充电与等化控制信号prechargeAndEqu也发生无效跳变，而第一参考位线100的下拉逻辑150的控制信号PD将发生有效跳变，预充电与等化过程结束。

当预充电与等化控制电路400的输出信号prechargeEnd有效后，读写访问控制电路500中的锁存器501的输出发生有效跳变，经两级缓冲器502和503，使行译码使能信号decoder_En发生有效跳变，并使第二参考位线200的下拉控制信号PU发生无效跳变。这时，若SRAM电路的读写控制信号WR为写有效电平(低电平)，则写驱动电路的控制信号write_En将发生有效跳变，否则，灵敏放大器的等化控制信号Equ将发生有效跳变。

在行译码使能信号decoder_En有效后，对于读操作，如图8所示，存储阵列1000中的某条字线将发生有效跳变，使受其控制的存储单元和第二参考位线200的一个下拉单元导通，对存储阵列中的位线和第二参考位线200中的信号连线230进行放电。例如，假设字线WLx有效后，存储阵列1000中的存储单元1200，和第二参考位线200中的下拉单元220，将对位线1300或互补位线1400和信号连线230放电，若第二参考位线200中的下拉单元220的放电能力，与存储单元1200中串接的晶体管M1和M3或M2和M4的下拉能力相等，则因信号连线230与位线1300或互补位线1400上的电阻和寄生电容近似相等，信号连线230和位线1300或互补位线1400上的电压变化也相同。当信号连线230上的电压下降到信号连线电压监测电路240的输出转换电压(由PMOS晶体管241与NMOS晶体管242的尺寸决定)时，第二参考位线200的输出信号Fb2将发生有效跳变。

在第二参考位线200的输出信号Fb2有效后，如图10所示，灵敏放大器输出等化信号Equ将发生无效跳变，而灵敏放大器使能信号SAE、输出锁存器使能信号latch_En和输出使能信号out_En将顺次发生有效跳变：

SAE＝WR&Fb2&(！Fb2_2D)         (1)

latch_En＝WR&Fb2_1D&(！Fb22D)   (2)

out_En＝(！0E)&latch_En        (3)

上式中，Fb2_1D和Fb2_2D分别是延时单元507和508的输出信号。

由图8、图9和图10给出的SRAM访问控制电路的实施实例，是在SRAM的片选信号CS、读写控制信号WR和输出使能信号OE的有效电平为低电平，而SRAM访问控制电路产生的各控制信号的有效电平为高电平的情况下，本发明的一种简约的实现。根据上述对实施实例电路工作过程的描述，本专业技术人员，可根据具体应用情况，容易的对实施实例电路进行缓冲级的增减、逻辑电平的转换和逻辑等效转换，在此不再赘述。

Claims (6)

1.一种自定时SRAM访问控制电路，其特征在于，由第一参考位线(100)、第二参考位线(200)、地址转换监测电路(300)、预充电与等化控制电路(400)和读写访问控制电路(500)构成；

其中，第一参考位线(100)和预充电与等化控制电路(400)连接，第二参考位线(200)和读写访问控制电路(500)、SRAM电路的字线信号连接，地址转换监测电路(300)与SRAM电路的地址信号线[Addr_0:Addr_n]、片选信号线(CS)、读写控制信号线(WR)和预充电与等化控制电路(400)连接；预充电与等化控制电路(400)和第一参考位线(100)、地址转换监测电路(300)、读写访问控制电路(500)以及SRAM电路片选信号(CS)连接；读写访问控制电路(500)与第二参考位线(200)、预充电与等化控制电路(400)、SRAM电路的读写控制信号(WR)、片选信号(CS)和输出使能信号(OE)、SRAM电路的行译码器、灵敏放大器、数据输出锁存器和数据输出驱动电路连接；第一参考位线(100)用以模拟预充电与等化过程中存储阵列中的实际位线上的电压变化；第二参考位线(200)用以模拟读操作过程中存储阵列中的实际位线上的电压变化。

2.如权利要求1所述的自定时SRAM访问控制电路，其特征在于，所述的第一参考位线(100)由预充电与等化电路(110)、哑单元(120)、信号连线(130)、互补信号连线(140)、下拉逻辑(150)和信号连线电压监测电路(160)构成；其中，第一参考位线(100)中可以包含有M个哑单元(120)，M为SRAM电路中存储阵列的行数。

3.如权利要求1所述的自定时SRAM访问控制电路，其特征在于，所述的第二参考位线(200)由上拉逻辑(210)、下拉单元(220)、信号连线(230)和信号连线电压监测电路(240)构成；其中第二参考位线(200)可以包含有M个下拉单元(220)，M为SRAM电路中存储阵列的行数。

4.如权利要求1所述的自定时SRAM访问控制电路，其特征在于，所述的地址转换监测电路(300)由上拉逻辑(310)、下拉逻辑(320)、信号连线(330)和反向器(340)构成。

5.如权利要求2所述的自定时SRAM访问控制电路，其特征在于：

所述的预充电与等化电路(110)采用和存储阵列的预充电与等化电路单元相同的结构和器件尺寸；

所述的哑单元(120)由两个NMOS晶体管构成，第一NMOS晶体管的栅极与源极接地，漏极接信号连线(130)，第二NMOS晶体管的栅极与源极接地，漏极接互补信号连线(140)；

所述的信号连线(130)为与SRAM电路的存储阵列中的位线的长度、宽度和互连金属层相同的信号连线；

所述的互补信号连线(140)为与SRAM电路的存储阵列中的互补位线的长度、宽度和互连金属层相同的信号连线；

所述的下拉逻辑(150)由一个NMOS晶体管构成，其栅极接预充电与等化控制电路(400)，漏极接信号连线(130)，源极接地；

所述的信号连线电压监测电路(160)由两级反向器放大电路和一级缓冲器串联组成，信号连线电压监测电路(160)的输入端接信号连线(130)，其输出端接预充电与等化控制电路(400)。

6.如权利要求3所述的自定时SRAM访问控制电路，其特征在于：

所述的上拉逻辑(210)由一个NMOS晶体管构成，其栅极与读写访问控制电路(500)连接，漏极接地，源极接信号连线(230)；

所述的下拉单元(220)由一个NMOS晶体管构成，其漏极接信号连线(230)，源极接地，栅极接存储阵列的字线；

所述的信号连线(230)为一条与SRAM电路的存储阵列中的位线的长度、宽度和互连金属层相同的信号连线；

所述的信号连线电压监测电路(240)由一级反向器放大级和一级缓冲电路串联构成，信号连线电压监测电路(240)的输入端接信号连线(230)，其输出端接读写访问控制电路(500)。

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