KR102672957B1 - 데이터 출력 버퍼 - Google Patents

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Abstract

본 발명은 데이터 출력 버퍼에 관한 것으로, 반도체 장치에서 출력 버퍼의 전류 특성을 테스트할 수 있도록 하는 기술이다. 이러한 본 발명은 전원전압의 인가단과 출력노드 사이에 연결되며, 풀업 구동신호에 대응하여 출력노드를 풀업 구동하여 피드백 풀업신호를 출력하는 풀업부, 풀업신호를 구동하여 풀업 구동신호를 출력하고, 테스트 모드시 피드백 풀업신호에 대응하여 풀업 구동신호를 선택적으로 활성화시키는 풀업 구동부, 접지전압의 인가단과 출력노드 사이에 연결되며, 풀다운 구동신호에 대응하여 출력노드를 풀다운 구동하여 피드백 풀다운신호를 출력하는 풀다운부 및 풀다운신호를 구동하여 풀다운 구동신호를 출력하고, 테스트 모드시 피드백 풀다운신호에 대응하여 풀다운 구동신호를 선택적으로 활성화시키는 풀다운 구동부를 포함한다.

Description

데이터 출력 버퍼{Data output buffer}
본 발명은 데이터 출력 버퍼에 관한 것으로, 반도체 장치에서 출력 버퍼의 전류 특성을 테스트할 수 있도록 하는 기술이다.
CPU, 메모리 및 게이트 어레이 등과 같이 집적회로 칩으로 구현되는 다양한 반도체 장치들(Semiconductor Devices)은 퍼스널 컴퓨터, 서버 또는 워크스테이션과 같은 다양한 전기적 제품(electrical products) 내로 합체되어 진다. 대부분의 경우, 반도체 장치는 외부(outside world)에서 전송되는 각종 신호들을 입력 패드를 통해 수신하기 위한 수신회로와 내부의 신호를 출력 패드를 통해 외부로 제공하기 위한 출력회로를 가지고 있다.
반도체 장치에서 외부로 신호를 출력하는 구성을 드라이버라 하며, 드라이버가 정상적으로 외부 장치에 신호를 전달하여야만 반도체 장치는 정상적으로 동작한다. 그런데, 반도체 장치가 고집적화 및 소형화되면서 반도체 장치와 외부 장치를 연결하는 패드의 크기가 줄어들고 있다. 패키지 볼은 작은 크기의 패드 중 마이크로 범프가 가장 많이 이용되고 있다.
하지만, 마이크로 범프는 그 크기가 작아 실제 패키지 볼의 손상으로 인한 불량과 테스트 장비의 소켓과 패키지 볼의 미스 얼라인으로 인해 발생하는 불량을 구분하기 어렵다. 이에 따라, 테스트시 실제 패키지 볼의 손상이 아닌 경우에도 불량으로 스크린되어 반도체 장치의 수율이 저하된다.
본 발명은 데이터 출력 버퍼의 전류 특성 테스트시 패키지 볼의 실제 불량과 콘택 이슈로 인한 가짜 불량을 구분할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 데이터 출력 버퍼는, 전원전압의 인가단과 출력노드 사이에 연결되며, 풀업 구동신호에 대응하여 출력노드를 풀업 구동하여 피드백 풀업신호를 출력하는 풀업부; 풀업신호를 구동하여 풀업 구동신호를 출력하고, 테스트 모드시 피드백 풀업신호에 대응하여 풀업 구동신호를 선택적으로 활성화시키는 풀업 구동부; 접지전압의 인가단과 출력노드 사이에 연결되며, 풀다운 구동신호에 대응하여 출력노드를 풀다운 구동하여 피드백 풀다운신호를 출력하는 풀다운부; 및 풀다운신호를 구동하여 풀다운 구동신호를 출력하고, 테스트 모드시 피드백 풀다운신호에 대응하여 풀다운 구동신호를 선택적으로 활성화시키는 풀다운 구동부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 데이터 출력 버퍼는, 전원전압의 인가단과 출력노드 사이에 연결되며, 풀업 구동신호에 대응하여 출력노드를 풀업 구동하여 피드백 풀업신호를 출력하는 풀업부; 및 풀업신호를 구동하여 풀업 구동신호를 출력하고, 테스트 모드시 피드백 풀업신호에 대응하여 풀업 구동신호를 선택적으로 활성화시키는 풀업 구동부를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 데이터 출력 버퍼는, 접지전압의 인가단과 출력노드 사이에 연결되며, 풀다운 구동신호에 대응하여 출력노드를 풀다운 구동하여 피드백 풀다운신호를 출력하는 풀다운부; 및 풀다운신호를 구동하여 풀다운 구동신호를 출력하고, 테스트 모드시 피드백 풀다운신호에 대응하여 풀다운 구동신호를 선택적으로 활성화시키는 풀다운 구동부를 포함하는 것을 특징으로 한다.
본 발명은 데이터 출력 버퍼의 전류 특성 테스트시 패키지 볼의 실제 불량과 콘택 이슈로 인한 가짜 불량을 구분하여 테스트 장비의 콘택 저항으로 발생하는 가짜 불량을 구제할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 데이터 출력 버퍼의 구성도.
도 2는 도 1의 풀업 구동부에 관한 상세 회로도.
도 3은 도 1의 풀다운 구동부에 관한 상세 회로도.
도 4 및 도 5는 본 발명의 실시예에 따른 데이터 출력 버퍼의 테스트 동작을 설명하기 위한 그래프.
도 6은 본 발명의 실시예에 따른 데이터 출력 버퍼를 포함하는 전자 시스템의 응용 예를 도시한 블록도.
도 7은 본 발명의 실시예에 따른 반도체 장치를 사용하는 메모리 시스템의 일 예를 나타내는 블록도
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 데이터 출력 버퍼의 구성도이다.
본 발명의 실시예에 따른 데이터 출력 버퍼에 저장되는 데이터는 전압 레벨에 대응하여 하이 레벨(HIGH LEVEL, H) 또는 로우 레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 이때, 데이터 값은 전압레벨 및 전류크기에 따라 차등적으로 구분하며, 이진 데이터의 경우 하이 레벨은 높은 전압, 로우 레벨은 하이 레벨보다 낮은 전압으로 정의한다.
본 발명의 실시예에 따른 데이터 출력 버퍼(100)는, 풀업 프리 드라이버(110), 풀업 구동부(120), 풀업부(130), 풀다운 프리 드라이버(140), 풀다운 구동부(150), 풀다운부(160), 출력저항 R3 및 출력패드 POUT를 포함한다.
여기서, 풀업 프리 드라이버(110)는 출력 인에이블신호 OE에 대응하여 데이터 DATA를 구동하여 풀업신호 PPU를 출력한다. 그리고, 풀업 구동부(120)는 테스트신호 TM에 따라 풀업신호 PPU를 구동하여 풀업 구동신호 DRV1를 출력한다. 그리고, 풀업 구동부(120)는 풀업부(130)로부터 인가되는 풀업 피드백신호 FBU에 대응하여 풀업 구동신호 DRV1의 활성화 상태를 제어한다.
또한, 풀업부(130)는 구동신호 DRV1에 대응하여 출력노드 NODE를 전원전압 VDDQ 레벨로 풀업 구동한다. 그리고, 풀업부(130)는 풀업 피드백신호 FBU를 풀업 구동부(120)에 출력한다.
이러한 풀업부(130)는 풀업 구동소자인 NMOS 트랜지스터 N1와 저항 R1을 포함한다. NMOS 트랜지스터 N1는 전원전압 VDDQ 인가단과 저항 R1 사이에 연결되어 게이트 단자를 통해 풀업 구동신호 DRV1가 인가된다. 저항 R1은 NMOS 트랜지스터 N1와 출력노드 NODE 사이에 연결된다. 여기서, 저항 R1은 정전기 방전(ESD; Electrostatic Discharge)을 위해 구비된다.
그리고, 풀다운 프리 드라이버(140)는 출력 인에이블신호 OE에 대응하여 데이터 DATA를 구동하여 풀다운신호 PPD를 출력한다. 그리고, 풀다운 구동부(150)는 테스트신호 TM에 따라 풀다운신호 PPD를 구동하여 풀다운 구동신호 DRV2를 출력한다. 그리고, 풀다운 구동부(150)는 풀다운부(160)로부터 인가되는 풀다운 피드백신호 FBD에 대응하여 풀다운 구동신호 DRV2의 활성화 상태를 제어한다.
또한, 풀다운부(160)는 구동신호 DRV2에 대응하여 출력노드 NODE를 접지전압 VSS 레벨로 풀다운 구동한다. 그리고, 풀다운부(160)는 풀다운 피드백신호 FBD를 풀다운 구동부(150)에 출력한다.
이러한 풀다운부(160)는 풀다운 구동소자인 NMOS 트랜지스터 N2와 저항 R2을 포함한다. NMOS 트랜지스터 N2는 저항 R2과 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 풀다운 구동신호 DRV2가 인가된다. 저항 R2은 출력노드 NODE와 NMOS 트랜지스터 N2 사이에 연결된다. 여기서, 저항 R2는 정전기 방전(ESD; Electrostatic Discharge)을 위해 구비된다.
그리고, 출력저항 R3은 출력노드 NODE와 출력패드 POUT 사이에 연결된다. 또한, 출력패드 POUT는 출력노드 NODE를 통해 인가되는 데이터 DQ를 외부의 테스트 장치(200)에 출력한다. 출력 패드 POUT와 패키지 볼은 와이어를 통해 연결된다.
반도체 기술이 발전해 감에 따라 점점 작은 패키지 사이즈를 요구한다. 반도체 장치에서 데이터 출력 버퍼(100)의 풀업부(130)와 풀다운부(160)의 전류 특성(IBIS; I/O Buffer Interface Specification)은 패키지 볼을 통해 측정한다. 여기서, 패키지 볼은 출력패드 POUT와 연결된다. 테스트 장치(200)는 패키지 볼을 통해 데이터 출력 버퍼(100)의 전류량을 측정하여 드라이버의 특성을 예측한다.
그런데, 패키지 사이즈가 점점 작아지는 경우 패키지 볼 간의 간격도 좁아지게 된다. 그러면, 테스트 장치(200)의 소켓과 패키지 볼 사이의 간격이 좁아져 미스 얼라인이 발생한다. 이에 따라, 저항 성분이 커져서 패키지 볼에 흐르는 전류가 감소 된다. 이러한 경우 패키지 볼 자체가 손상된 것이 아니므로 패키지 볼의 얼라인을 다시 맞추고 재측정하면 전류가 정상적으로 측정될 수 있다.
하지만, 테스트 과정에서 패키지 볼의 전류를 다시 측정하는 것이 불가하고 이러한 경우 전류 스크린 한계에 걸려 오버 스크린이 됨으로써 반도체 소자의 수율이 저하될 수 있다. 즉, 실제 패키지 볼 자체가 손상된 것이 아님에도 불구하고 테스트 장치(200)와의 콘택 저항으로 인해 전류가 작게 측정되어 불량으로 스크린 될 수 있다.
이에 따라, 본 발명의 실시예에서는 미스 얼라인으로 인한 오버 스크린을 방지하도록 한다. 즉, 풀업 구동부(120)와 풀다운 구동부(150)에 피드백 입력되는 풀업 피드백신호 FBU와 풀다운 피드백신호 FBD에 따라 패키지 볼의 실제 불량과 콘택 저항으로 인해 발생하는 가짜 불량을 구분하도록 한다.
풀업 피드백신호 FBU와 풀다운 피드백신호 FBD의 전압을 측정하여 패키지 볼의 실제 불량이 발생하는 경우 풀업부(130)와 풀다운부(160)의 동작을 차단하여 전류(IBIS)의 전달 경로를 차단시킨다.
도 2는 도 1의 풀업 구동부(120)에 관한 상세 회로도이다.
풀업 구동부(120)는 테스트신호 TM에 따라 풀업신호 PPU와 풀업 피드백신호 FBU를 조합하여 풀업 구동신호 DRV1의 로직 레벨을 제어한다. 풀업 구동부(120)는 테스트신호 TM의 활성화시 풀업신호 PPU와 상관없이 풀업 구동신호 DRV1를 로직 로우 레벨로 비활성화시켜 출력한다. 반면에, 풀업 구동부(120)는 테스트신호 TM의 비활성화시 풀업신호 PPU에 대응하여 풀업 구동신호 DRV1의 로직 레벨을 제어한다.
이러한 풀업 구동부(120)는 복수의 인버터 IV1, IV2와, 복수의 낸드게이트 ND1~ND3를 포함한다. 낸드게이트 ND1는 풀업신호 PPU와 인버터 IV1에 의해 반전된 테스트신호 TM를 낸드연산한다. 그리고, 낸드게이트 ND2는 테스트신호 TM와 인버터 IV2에 의해 반전된 풀업 피드백신호 FBU를 낸드연산한다. 또한, 낸드게이트 ND3는 낸드게이트 ND1, ND2의 출력을 낸드연산하여 풀업 구동신호 DRV1를 출력한다.
예를 들어, 테스트신호 TM가 로직 하이 레벨로 활성화되었다고 가정한다. 그리고, 풀업신호 PPU와 풀업 피드백신호 FBU가 로직 하이 레벨이면 낸드게이트 ND1, ND2의 출력이 모두 로직 하이 레벨이 된다. 그러면, 낸드게이트 ND3의 출력인 풀업 구동신호 DRV1가 로직 로우 레벨이 된다.
노말 동작 모드에서는 풀업부(130)의 NMOS 트랜지스터 N1가 턴 온 되어 노드 NODE가 로직 하이 레벨이 된다. 하지만, 테스트 모드에서는 풀업 구동신호 DRV1가 로직 로우 레벨이 되어 풀업부(130)의 NMOS 트랜지스터 N1가 턴 오프 되어 노드 NODE의 전류 레벨을 감소시킨다.
즉, 테스트 모드에서 저항 R3의 값이 큰 경우 풀업 피드백신호 FBU가 로직 하이 레벨이 되어 풀업부(130)의 동작이 차단됨으로써 노드 NODE에 풀업 전류가 흐르지 않도록 한다. 그리고, 저항 R3의 값이 다시 작아지는 경우 풀업 피드백신호 FBU가 로직 로우 레벨로 천이하여 풀업부(130)를 다시 동작시킨다.
도 3은 도 1의 풀다운 구동부(150)에 관한 상세 회로도이다.
풀다운 구동부(150)는 테스트신호 TM에 따라 풀다운신호 PPD와 풀다운 피드백신호 FBD를 조합하여 풀다운 구동신호 DRV2의 로직 레벨을 제어한다. 풀다운 구동부(150)는 테스트신호 TM의 활성화시 풀다운신호 PPD와 상관없이 풀다운 구동신호 DRV2를 로직 로우 레벨로 비활성화시켜 출력한다. 반면에, 풀다운 구동부(150)는 테스트신호 TM의 비활성화시 풀다운신호 PPD에 대응하여 풀다운 구동신호 DRV2의 로직 레벨을 제어한다.
이러한 풀다운 구동부(150)는 인버터 IV3와, 복수의 낸드게이트 ND4~ND6를 포함한다. 낸드게이트 ND4는 테스트신호 TM와 풀다운 피드백신호 FBD를 낸드연산한다. 낸드게이트 ND5는 풀다운신호 PPD와 인버터 IV3에 의해 반전된 테스트신호 TM를 낸드연산한다. 또한, 낸드게이트 ND6는 낸드게이트 ND4, ND5의 출력을 낸드연산하여 풀다운 구동신호 DRV2를 출력한다.
예를 들어, 테스트신호 TM가 로직 하이 레벨로 활성화되었다고 가정한다. 그리고, 풀다운신호 PPD가 로직 하이 레벨이고 풀다운 피드백신호 FBD가 로직 로우 레벨이면 낸드게이트 ND4, ND5의 출력이 모두 로직 하이 레벨이 된다. 그러면, 낸드게이트 ND6의 출력인 풀다운 구동신호 DRV2가 로직 로우 레벨이 된다.
노말 동작 모드에서는 풀다운부(160)의 NMOS 트랜지스터 N2가 턴 온 되어 노드 NODE가 로직 로우 레벨이 된다. 테스트 모드에서 테스트신호 TM가 활성화되면 풀다운 구동신호 DRV2가 로직 로우 레벨이 되어 풀다운부(160)의 NMOS 트랜지스터 N2가 턴 오프 되어 노드 NODE의 전류 레벨을 감소시킨다.
즉, 테스트 모드에서 저항 R3의 값이 큰 경우 풀다운 피드백신호 FBD가 로직 로우 레벨이 되어 풀다운부(160)의 동작이 차단됨으로써 노드 NODE에 풀다운 전류가 흐르지 않도록 한다. 그리고, 저항 R3의 값이 다시 작아지는 경우 풀다운 피드백신호 FBD가 로직 하이 레벨로 천이하여 풀다운부(160)를 다시 동작시킨다.
도 4 및 도 5는 본 발명의 실시예에 따른 데이터 출력 버퍼의 테스트 동작을 설명하기 위한 그래프이다.
도 4의 그래프에서 전류 IOH, IOL는 각각 풀업부(130)와 풀다운부(160)에 측정되는 전류를 나타낸다. 그리고, 전원전압 VDDQ는 데이터 출력 버퍼(100)에 공급되는 전원을 나타낸다.
(A)는 패키지 볼의 불량을 스크린 하기 위해 스크린 한계(Screen limit)로 설정된 전류 특성(IBIS)의 전류값을 나타낸다. 그리고, (B)는 불량이 없는 노말 상태를 나타내고, (C)는 테스트 장치(200)의 소켓과 패키지 볼이 사이에 미스 얼라인이 발생하여 저항 성분이 커지고 전류 값이 감소하는 경우를 나타낸다.
또한, (D)는 패키지 볼에 실제로 손상이 발생하여 자체 저항이 커져 전류 IOL, IOH의 값이 낮게 측정되는 것을 나타낸다. 패키지 볼이 손상되는 경우를 포함하여 출력패드 POUT와 연결된 외부의 콘택 저항 성분을 저항 R3이라고 모델링한다. 패키지 볼이 손상되는 경우 저항 R3의 저항 성분이 커지게 되어 (D)와 같이 전류 IOH, IOL 값이 작아진다.
그런데, 실제 패키지 볼 자체가 손상된 것이 아니라 미스 얼라인이 발생한 경우에도 (C)와 같이 전류가 작게 측정된다. 즉, (C)와 같이 미스 얼라인이 발생한 경우 패키지 볼이 손상된 경우보다 저항 성분이 작지만 노말한 상태보다는 저항 성분이 클 수밖에 없다. 스크린 전류가 (A) 값을 갖게 되면 (C)와 같이 미스 얼라인 상태의 경우 전류 값이 스크린 한계 (A) 보다 낮게 측정되어 불량으로 스크린 될 수 있다.
이에 따라, 본 발명의 실시예에서는 도 5에서와 같이 미스 얼라인으로 인한 오버 스크린을 방지하도록 한다. 즉, 풀업 구동부(120)와 풀다운 구동부(150)에 피드백 입력되는 풀업 피드백신호 FBU와 풀다운 피드백신호 FBD에 대응하여 패키지 볼의 실제 불량을 판단한다.
패키지 볼의 실제 불량이 발생하는 경우 풀업부(130)와 풀다운부(160)의 동작을 차단하여 출력노드 NODE에 흐르는 전류(IBIS)를 (F)와 같이 감소시킨다. 이러한 경우 스크린 전류의 한계 값이 (E)와 같이 낮아져 미스 얼라인에 의한 불량과 패키지 볼 손상에 의한 불량을 구분할 수 있다.
즉, 테스트 장치(200)는 검출된 전류 값이 (E)의 전류 보다 높은 경우 (C)와 같이 미스 얼라인으로 인한 불량으로 판단하여 구제할 수 있다. 그리고, 테스트 장치(200)는 검출된 전류 값이 (E)의 전류 보다 낮은 경우 (F)와 같이 패키지 볼의 실제 불량으로 판단한다.
도 6은 본 발명의 실시예에 따른 데이터 출력 버퍼를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다.
도 6을 참조하면, 전자 시스템(1000)은 입력 장치(1010), 출력 장치(1020), 프로세서 장치(1030) 및 반도체 장치(1040)를 포함한다. 여기서, 프로세서 장치(1030)는 각각 해당하는 인터페이스를 통해서 입력 장치(1010), 출력 장치(1020) 및 반도체 장치(1040)를 제어할 수 있다.
프로세서 장치(1030)는 적어도 하나의 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 집적 회로들 중에서 적어도 어느 하나를 포함할 수 있다.
입력 장치(1010)는 키보드, 마우스, 키패드, 터치 스크린, 스캐너 등으로부터 선택되는 적어도 하나를 포함할 수 있다. 그리고, 출력 장치(1020)는 모니터, 스피커, 프린터, 표시장치(display device) 등으로부터 선택되는 적어도 하나를 포함할 수 있다. 또한, 반도체 장치(1040)는 앞에서 설명된 실시예에 따른 데이터 출력 버퍼(1050)를 포함할 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 사용하는 메모리 시스템의 일 예를 나타내는 블록도이다.
도 7을 참조하면, 메모리 시스템(1100)은 반도체 장치(1140), 인터페이스부(1120) 및 컨트롤러(1130)를 포함할 수 있다.
인터페이스부(1120)는 메모리 시스템(1100)과 호스트(1200)와의 인터페이싱을 제공할 수 있다. 인터페이스부(1120)는 호스트(1200)와의 인터페이싱을 위해 호스트(1200)에 대응하는 데이터 교환 프로토콜을 구비할 수 있다.
인터페이스부(1120)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트(1200)와 통신하도록 구성될 수 있다.
컨트롤러(1130)는 인터페이스부(1120)를 통해서 외부로부터 제공되는 데이터 및 어드레스를 제공받을 수 있다. 컨트롤러(1130)는 호스트(1200)로부터 제공되는 데이터, 어드레스를 참조하여 반도체 장치(1140)를 액세스할 수 있다. 컨트롤러(1130)는 반도체 장치(1140)로부터 읽혀진 데이터(Data)를 인터페이스부(1120)를 경유하여 호스트(1200)로 전달할 수 있다.
반도체 장치(1140)는 본 발명의 실시예에 따른 도 1 내지 도 3에 도시된 데이터 출력 버퍼(1150)를 포함할 수 있다. 반도체 장치(1140)는 메모리 시스템(1100)의 저장 매체로서 제공될 수 있다.
도 7에 도시된 메모리 시스템(1100)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다. 메모리 시스템(1100)은 MMC 카드, SD 카드(Secure Digital Card), 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card) 등으로 구성될 수 있다
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 전원전압의 인가단과 출력노드 사이에 연결되며, 풀업 구동신호에 대응하여 상기 출력노드를 풀업 구동하여 피드백 풀업신호를 출력하는 풀업부;
    풀업신호를 구동하여 상기 풀업 구동신호를 출력하고, 테스트 모드시 상기 피드백 풀업신호에 대응하여 상기 풀업 구동신호를 선택적으로 활성화시키는 풀업 구동부;
    접지전압의 인가단과 상기 출력노드 사이에 연결되며, 풀다운 구동신호에 대응하여 상기 출력노드를 풀다운 구동하여 피드백 풀다운신호를 출력하는 풀다운부; 및
    풀다운신호를 구동하여 상기 풀다운 구동신호를 출력하고, 상기 테스트 모드시 상기 피드백 풀다운신호에 대응하여 상기 풀다운 구동신호를 선택적으로 활성화시키는 풀다운 구동부를 포함하고,
    상기 풀업 구동부는
    테스트신호가 활성화된 경우 상기 피드백 풀업신호의 로직 레벨에 기초하여 상기 풀업 구동신호를 비활성화시켜 상기 출력노드에 흐르는 전류 경로를 차단하는 데이터 출력 버퍼.
  2. 삭제
  3. 제 1항에 있어서, 상기 풀업 구동부는
    상기 풀업신호와 테스트신호의 반전신호를 낸드연산하는 제 1낸드게이트;
    상기 테스트신호와 상기 피드백 풀업신호의 반전신호를 낸드연산하는 제 2낸드게이트; 및
    상기 제 1낸드게이트와 상기 제 2낸드게이트의 출력을 낸드연산하여 상기 풀업 구동신호를 출력하는 제 3낸드게이트를 포함하는 것을 특징으로 하는 데이터 출력 버퍼.
  4. 제 1항에 있어서, 상기 풀다운 구동부는
    테스트신호가 활성화된 경우 상기 피드백 풀다운신호가 로직 로우 레벨이 되면 상기 풀다운 구동신호를 비활성화시켜 상기 출력노드에 흐르는 전류 경로를 차단하는 것을 특징으로 하는 데이터 출력 버퍼.
  5. 제 1항에 있어서, 상기 풀다운 구동부는
    상기 풀다운신호와 테스트신호의 반전신호를 낸드연산하는 제 4낸드게이트;
    상기 테스트신호와 상기 피드백 풀다운신호를 낸드연산하는 제 5낸드게이트; 및
    상기 제 4낸드게이트와 상기 제 5낸드게이트의 출력을 낸드연산하여 상기 풀다운 구동신호를 출력하는 제 6낸드게이트를 포함하는 것을 특징으로 하는 데이터 출력 버퍼.
  6. 제 1항에 있어서,
    상기 풀업신호를 생성하는 풀업 프리 드라이버를 더 포함하는 것을 특징으로 하는 데이터 출력 버퍼.
  7. 제 1항에 있어서,
    상기 풀다운신호를 생성하는 풀다운 프리 드라이버를 더 포함하는 것을 특징으로 하는 데이터 출력 버퍼.
  8. 제1항에 있어서, 상기 풀업부는
    상기 전원전압의 인가단에 연결되며 상기 풀업 구동신호에 의해 제어되어 상기 피드백 풀업신호를 출력하는 제1풀업 구동소자; 및
    상기 제1풀업 구동소자와 상기 출력노드 사이에 연결된 제1저항을 포함하는 데이터 출력 버퍼.
  9. 제 1항에 있어서, 상기 풀다운부는
    상기 접지전압의 인가단에 연결되며 상기 풀다운 구동신호에 의해 제어되어 상기 피드백 풀다운신호를 출력하는 제 2풀다운 구동소자; 및
    상기 제 2풀다운 구동소자와 상기 출력노드 사이에 연결된 제 2저항을 포함하는 것을 특징으로 하는 데이터 출력 버퍼.
  10. 제 1항에 있어서,
    상기 출력노드와 외부의 테스트 장비 사이에 연결된 출력패드를 더 포함하는 것을 특징으로 하는 데이터 출력 버퍼.
  11. 전원전압의 인가단과 출력노드 사이에 연결되며, 풀업 구동신호에 대응하여 상기 출력노드를 풀업 구동하여 피드백 풀업신호를 출력하는 풀업부; 및
    풀업신호를 구동하여 상기 풀업 구동신호를 출력하고, 테스트 모드시 상기 피드백 풀업신호에 대응하여 상기 풀업 구동신호를 선택적으로 활성화시키는 풀업 구동부를 포함하고,
    상기 풀업 구동부는
    테스트신호가 활성화된 경우 상기 피드백 풀업신호의 로직 레벨에 기초하여 상기 풀업 구동신호를 비활성화시켜 상기 출력노드에 흐르는 전류 경로를 차단하는 데이터 출력 버퍼.
  12. 삭제
  13. 제 11항에 있어서, 상기 풀업 구동부는
    상기 풀업신호와 테스트신호의 반전신호를 낸드연산하는 제 1낸드게이트;
    상기 테스트신호와 상기 피드백 풀업신호의 반전신호를 낸드연산하는 제 2낸드게이트; 및
    상기 제 1낸드게이트와 상기 제 2낸드게이트의 출력을 낸드연산하여 상기 풀업 구동신호를 출력하는 제 3낸드게이트를 포함하는 것을 특징으로 하는 데이터 출력 버퍼.
  14. 제11항에 있어서, 상기 풀업부는
    상기 전원전압의 인가단에 연결되며 상기 풀업 구동신호에 의해 제어되어 상기 피드백 풀업신호를 출력하는 풀업 구동소자; 및
    상기 풀업 구동소자와 상기 출력노드 사이에 연결된 저항을 포함하는 것을 특징으로 하는 데이터 출력 버퍼.
  15. 제 11항에 있어서,
    상기 출력노드와 외부의 테스트 장비 사이에 연결된 출력패드를 더 포함하는 것을 특징으로 하는 데이터 출력 버퍼.
  16. 접지전압의 인가단과 출력노드 사이에 연결되며, 풀다운 구동신호에 대응하여 상기 출력노드를 풀다운 구동하여 피드백 풀다운신호를 출력하는 풀다운부; 및
    풀다운신호를 구동하여 상기 풀다운 구동신호를 출력하고, 테스트 모드시 상기 피드백 풀다운신호에 대응하여 상기 풀다운 구동신호를 선택적으로 활성화시키는 풀다운 구동부를 포함하고,
    상기 풀다운 구동부는
    테스트신호가 활성화된 경우 상기 피드백 풀다운신호의 로직 레벨에 기초하여 상기 풀다운 구동신호를 비활성화시켜 상기 출력노드에 흐르는 전류 경로를 차단하는 데이터 출력 버퍼.
  17. 삭제
  18. 제 16항에 있어서, 상기 풀다운 구동부는
    상기 풀다운신호와 테스트신호의 반전신호를 낸드연산하는 제 1낸드게이트;
    상기 테스트신호와 상기 피드백 풀다운신호를 낸드연산하는 제 2낸드게이트; 및
    상기 제 1낸드게이트와 상기 제 2낸드게이트의 출력을 낸드연산하여 상기 풀다운 구동신호를 출력하는 제 3낸드게이트를 포함하는 것을 특징으로 하는 데이터 출력 버퍼.
  19. 제 16항에 있어서, 상기 풀다운부는
    상기 접지전압의 인가단에 연결되며 상기 풀다운 구동신호에 의해 제어되어 상기 피드백 풀다운신호를 출력하는 풀다운 구동소자; 및
    상기 풀다운 구동소자와 상기 출력노드 사이에 연결된 저항을 포함하는 것을 특징으로 하는 데이터 출력 버퍼.
  20. 제 16항에 있어서,
    상기 출력노드와 외부의 테스트 장비 사이에 연결된 출력패드를 더 포함하는 것을 특징으로 하는 데이터 출력 버퍼.
KR1020170019266A 2017-02-13 2017-02-13 데이터 출력 버퍼 KR102672957B1 (ko)

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* Cited by examiner, † Cited by third party
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KR100825003B1 (ko) * 2006-12-27 2008-04-24 주식회사 하이닉스반도체 반도체 메모리 소자

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KR100825003B1 (ko) * 2006-12-27 2008-04-24 주식회사 하이닉스반도체 반도체 메모리 소자

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