CN106297862B - 用于可编程逻辑器件配置存储器的数据中继结构 - Google Patents

用于可编程逻辑器件配置存储器的数据中继结构 Download PDF

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Abstract

本发明涉及一种用于可编程逻辑器件的配置存储器结构中的数据中继结构，该结构包含多个分布式数据中继模块级联。每级数据中继模块包含存储器清零、数据写入和数据读取三个功能，每级数据中继模块都包含预充电读写模块和锁存模块。数据写入时，数据端WBL/WBLN写入前一级的数据中继模块，再驱动输出端RBL/RBLN与后一级数据中继模块输入相连，数据读取时，后一级的数据中继模块的输出WBL/WBLN与前一级数据中继模块输入RBL/RBLN相连。本发明的优点：这种结构具备可编程逻辑器件数据清零、配置数据写入和配置数据读取功能，适用于大规模可编程逻辑器件快速稳定的配置。

Description

用于可编程逻辑器件配置存储器的数据中继结构
技术领域
本发明涉及一种配置存储器数据中继结构，属于可编程逻辑器件技术领域。
背景技术
可编程逻辑器件，基于重复配置的存储技术，通过重新下载编程，完成电路的修改，具有开发周期短，成本低，风险小，便于电子系统维护和升级等优点，因此成为了集成电路芯片的主流。配置存储器，是可编程逻辑器件逻辑应用中最常见的功能之一，通过配置存储器，能够实现芯片的数据清零/数据配置/数据回读的功能。
许多复杂的集成电路芯片在芯片复位后需要加载配置信息，或者在工作状态中重新加载指定的配置信息。图1为现有的可编程逻辑阵列的配置存储器架构图，包含数据移位寄存器DSR、地址译码器ASR、存储单元SRAM。由于其分布广、遍布整个芯片，具体的级联级数和芯片容量大小有关。清零阶段，所有的配置存储单元SRAM输出为0，配置数据阶段，配置比特流加载到数据移位寄存器DSR，通过地址译码器ASR再配置到存储阵列。
常见的配置存储器级数数量有限，缺少数据中继对数据的传递和加强，满足不了用户的大规模设计要求，因此需要在设计时加入数据中继级联，满足大规模的配置存储器。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种用于可编程逻辑器件的新型配置存储器数据中继结构，能够实现稳定的数据配置和数据回读，根据用户应用要求，实现存储器清零、配置数据写入和配置数据读取的功能。
按照本发明提供的技术方案，所述用于可编程逻辑器件配置存储器的数据中继结构，包括多个分布式数据中继模块的级联，每级数据中继模块包括第一预充电读写模块、第二预充电读写模块和锁存模块，第一预充电读写模块的数据端包括WBL、PRECHARG、CLEAR_BL和RBL，第二预充电读写模块的数据端包括WBLN、PRECHARG、CLEAR_BLN和RBLN，第一预充电读写模块的RBL端和第二预充电读写模块的RBLN端连接到锁存模块；每级数据中继模块的WBL、WBLN端与前一级数据中继模块的RBL、RBLN端相连；
每级数据中继模块包含存储器清零、配置数据写入和配置数据读取三个功能；配置数据写入时，数据端WBL、WBLN写入前一级的数据中继模块，再驱动输出端RBL、RBLN与后一级数据中继模块输入相连；配置数据读取时，后一级的数据中继模块的输出WBL、WBLN与前一级数据中继模块的输入RBL、RBLN相连；在存储器清零的过程中，信号RBL在信号CLEAR_BL的作用下始终为低电平，信号RBLN在信号CLEAR_BLN和PRECHARG的作用下始终为高电平。
具体的，所述第一预充电读写模块包括：NMOS管M1漏端与PMOS管P1漏端、NMOS管M2漏端相连，还与PMOS管P4的漏端相连，NMOS管M1源端接地，PMOS管P2漏端与PMOS管P1源端、NMOS管M2源端相连，PMOS管P2源端接高电平，PMOS管P3漏端与PMOS管P4源端相连，PMOS管P3源端接高电平；PMOS管P1栅端受预充电使能信号PRECHARGE_OEN控制，NMOS管M2栅端受写使能信号WRITE_EN控制；PMOS管P3栅端受偏置电压OEN控制，清零、读取时OEN为高电平，回读时，OEN是偏置电压；其中NMOS管M1的漏端连接到位线RBL，位线RBL和读使能信号READ_EN分别连接第一与非门的输入端，第一与非门的输出端连接PMOS管P4栅端以及反相器的输入端，反相器的输出端和WBL端、PRECHARG端连接或门的输入端，或门的输出端和CLEAR_BL端分别连接第二与非门的输入端，第二与非门的输出端分别连接NMOS管M1栅端和PMOS管P2栅端；所述第二预充电读写模块和第一预充电读写模块电路结构相同，第二预充电读写模块的RBLN端、WBLN端、CLEAR_BLN端对应第一预充电读写模块的RBL端、WBL端、CLEAR_BL端；所述锁存模块中，NMOS管M5漏端与NMOS管M3源端、M4源端相连接，NMOS管M5源端接地，栅端接使能信号FRAME_EN，NMOS管M3漏端和NMOS管M4栅端与位线RBLN相连，NMOS管M4漏端和NMOS管M3栅端与位线RBL相连。
在配置数据写入的过程中，可编程逻辑器件中数据移位寄存器中的数据被写入存储单元中，此过程中主要包括预充电、锁存和数据存入存储单元三个阶段，预充电时RBL、RBLN充电至高电平，锁存时RBL、RBLN锁存，当字线WL从低电平变成高电平后，数据真正写入字线WL打开对应的存储单元中；在配置数据读取的过程中，存储单元中的数据回读到数据移位寄存器中，此过程中反相器控制端OE为高电平，主要包括预充电、保持、锁存、回读四个阶段，预充电时RBL、RBLN充电至高电平，保持时RBL、RBLN保持高电平，锁存时RBL、RBLN锁存，字线WL打开后开始锁存，回读时FRAME_EN变高，尾电流源打开，降低电源电压的敏感性，切换速度加快。
本发明的可编程逻辑器件配置存储器的数据中继结构，在具有存储功能基本配置的同时，可以根据用户的应用要求，实现回读功能。该结构不占用额外的寄存器单元，实现灵活。该结构以预充电读写电路和锁存模块作为基本单元，多个基本单元级联，构成配置数据中继框架，适用于大规模可编程逻辑器件快速稳定的配置。
附图说明
图1为本发明基于可编程逻辑器件配置存储器整体结构示意图。
图2为本发明的数据中继模块、存储阵列结构图。
图3为本发明数据中继模块的电路图。
图4为本发明配置存储器的控制逻辑的波形图。
具体实施方式
下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
本发明的可编程逻辑器件配置存储器的数据中继结构能实现清零、数据写入和数据回读三个功能。
图2为本发明的可编程逻辑器件的数据中继模块/存储阵列的架构。数据中继模块1，数据中继模块2，…，数据中继模块n，存储阵列1，存储阵列2，…，存储阵列n级联构成配置架构，每个存储阵列包含多个存储单元SRAM。该存储单元SRAM为6管存储单元，包含两个交叉耦合反相器，一个写的晶体管，一个读的晶体管。存储阵列中，数据位线BL/BLN与存储单元SRAM相连。数据中继模块完成数据的传递和数据清零。
本发明的数据中继结构包括多个分布式数据中继模块的级联，每级数据中继模块包括第一预充电读写模块31、第二预充电读写模块32和锁存模块33，如图3所示，第一预充电读写模块31的数据端包括WBL、PRECHARG、CLEAR_BL和RBL，第二预充电读写模块32的数据端包括WBLN、PRECHARG、CLEAR_BLN和RBLN，第一预充电读写模块31的RBL端和第二预充电读写模块32的RBLN端连接到锁存模块33。
每级数据中继模块的WBL、WBLN端与前一级数据中继模块的RBL、RBLN端相连。每级数据中继模块包含存储器清零、配置数据写入和配置数据读取三个功能。
所述第一预充电读写模块31包括：NMOS管M1漏端与PMOS管P1漏端、NMOS管M2源端相连，还与PMOS管P4的漏端相连，NMOS管M1源端接地，PMOS管P2漏端与PMOS管P1源端、NMOS管M2漏端相连，PMOS管P2源端接高电平，PMOS管P3漏端与PMOS管P4源端相连，PMOS管P3源端接高电平；PMOS管P1栅端受预充电使能信号PRECHARGE_OEN控制，NMOS管M2栅端受写使能信号WRITE_EN控制；PMOS管P3栅端受偏置电压OEN控制，清零、读取时OEN为高电平，回读时，OEN是偏置电压；其中NMOS管M1的漏端连接到位线RBL，位线RBL和读使能信号READ_EN分别连接第一与非门的输入端，第一与非门的输出端连接PMOS管P4栅端以及反相器的输入端，反相器的输出端和WBL端、PRECHARG端连接或门的输入端，或门的输出端和CLEAR_BL端分别连接第二与非门的输入端，第二与非门的输出端分别连接NMOS管M1栅端和PMOS管P2栅端。所述第二预充电读写模块32和第一预充电读写模块31电路结构相同，第二预充电读写模块32的RBLN端、WBLN端、CLEAR_BLN端对应第一预充电读写模块31的RBL端、WBL端、CLEAR_BL端；所述锁存模块33中，NMOS管M5漏端与NMOS管M3源端、M4源端相连接，NMOS管M5源端接地，栅端接使能信号FRAME_EN，NMOS管M3漏端和NMOS管M4栅端与位线RBLN相连，NMOS管M4漏端和NMOS管M3栅端与位线RBL相连。
图4所示是预充电读写模块在清零阶段、写阶段、读阶段三个不同阶段的控制信号的波形图。配置数据写入时，数据端WBL、WBLN写入前一级的数据中继，再驱动输出端RBL、RBLN与后一级数据中继输入相连；配置数据读取时，后一级的数据中继模块的输出WBL、WBLN与前一级数据中继模块的输入RBL、RBLN相连。
在存储器清零的过程中，信号RBL在信号CLEAR_BL的作用下始终为低电平，信号RBLN在信号CLEAR_BLN和PRECHARG的作用下始终为高电平。
在配置数据写入的过程中，数据移位寄存器DSR中的数据被写入存储单元中。此过程中主要包括预充电(RBL/RBLN充电至高电平)、锁存(BL/RBLN锁存)、和数据存入存储单元三个过程。预充电时RBL/RBLN为高电平，当WL从低电平变成高电平后，数据真正写入WL打开对应的SRAM中。
在配置数据读取的过程中，存储单元中的数据回读到数据移位寄存器DSR中。此过程中反相器控制段OE为高电平，主要包括预充电(RBL/RBLN充电至高电平)、保持(RBL/RBLN保持高电平)、锁存(RBL/RBLN，WL打开后开始锁存)、回读(此过程，FRAME_EN变高，尾电流源打开，降低电源电压的敏感性，切换速度加快)四个过程。
本发明是一种用于可编程逻辑器件配置存储器的数据中继结构，对大规模的可编程逻辑器件起很大作用。

Claims (2)

1.用于可编程逻辑器件配置存储器的数据中继结构，其特征是，包括多个分布式数据中继模块的级联，每级数据中继模块包括第一预充电读写模块（31）、第二预充电读写模块（32）和锁存模块（33），第一预充电读写模块（31）的数据端包括WBL、PRECHARG、CLEAR_BL和RBL，第二预充电读写模块（32）的数据端包括WBLN、PRECHARG、CLEAR_BLN和RBLN，第一预充电读写模块（31）的RBL端和第二预充电读写模块（32）的RBLN端连接到锁存模块（33）；每级数据中继模块的WBL、WBLN端与前一级数据中继模块的RBL、RBLN端相连；
每级数据中继模块包含存储器清零、配置数据写入和配置数据读取三个功能；配置数据写入时，数据端WBL、WBLN写入前一级的数据中继模块，再驱动输出端RBL、RBLN与后一级数据中继模块输入相连；配置数据读取时，后一级的数据中继模块的输出WBL、WBLN与前一级数据中继模块的输入RBL、RBLN相连；在存储器清零的过程中，信号RBL在信号CLEAR_BL的作用下始终为低电平，信号RBLN在信号CLEAR_BLN和PRECHARG的作用下始终为高电平；
所述第一预充电读写模块（31）包括：NMOS管M1漏端与PMOS管P1漏端、NMOS管M2漏端相连，还与PMOS管P4的漏端相连，NMOS管M1源端接地，PMOS管P2漏端与PMOS管P1源端、NMOS管M2源端相连，PMOS管P2源端接高电平，PMOS管P3漏端与PMOS管P4源端相连，PMOS管P3源端接高电平；PMOS管P1栅端受预充电使能信号PRECHARGE_OEN控制，NMOS管M2栅端受写使能信号WRITE_EN控制；PMOS管P3栅端受偏置电压OEN控制，清零、读取时OEN为高电平，回读时，OEN是偏置电压；其中NMOS管M1的漏端连接到位线RBL，位线RBL和读使能信号READ_EN分别连接第一与非门的输入端，第一与非门的输出端连接PMOS管P4栅端以及反相器的输入端，反相器的输出端和WBL端、PRECHARG端连接或门的输入端，或门的输出端和CLEAR_BL端分别连接第二与非门的输入端，第二与非门的输出端分别连接NMOS管M1栅端和PMOS管P2栅端；所述第二预充电读写模块（32）和第一预充电读写模块（31）电路结构相同，第二预充电读写模块（32）的RBLN端、WBLN端、CLEAR_BLN端对应第一预充电读写模块（31）的RBL端、WBL端、CLEAR_BL端；所述锁存模块（33）中，NMOS管M5漏端与NMOS管M3源端、M4源端相连接，NMOS管M5源端接地，栅端接使能信号FRAME_EN，NMOS管M3漏端和NMOS管M4栅端与位线RBLN相连，NMOS管M4漏端和NMOS管M3栅端与位线RBL相连。
2.如权利要求1所述的用于可编程逻辑器件配置存储器的数据中继结构，其特征是，在配置数据写入的过程中，可编程逻辑器件中数据移位寄存器中的数据被写入存储单元中，此过程中主要包括预充电、锁存和数据存入存储单元三个阶段，预充电时RBL、RBLN充电至高电平，锁存时RBL、RBLN锁存，当字线WL从低电平变成高电平后，数据真正写入字线WL打开对应的存储单元中；在配置数据读取的过程中，存储单元中的数据回读到数据移位寄存器中，此过程中反相器控制端OE为高电平，主要包括预充电、保持、锁存、回读四个阶段，预充电时RBL、RBLN充电至高电平，保持时RBL、RBLN保持高电平，锁存时RBL、RBLN锁存，字线WL打开后开始锁存，回读时FRAME_EN变高，尾电流源打开，降低电源电压的敏感性，切换速度加快。
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