CN101447227A - 闪速存储器装置及其编程方法 - Google Patents

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Abstract

一种闪速存储器装置，包括：存储器单元阵列，其包括多个存储器单元；页面缓冲器单元，其包括连接到所述存储器单元阵列的位线的多个页面缓冲器；数据线复用单元，其连接在所述页面缓冲器单元和数据线之间并且被配置成在校验操作期间通过页面缓冲器接收校验数据。所述闪速存储器装置还包括：失败位计数器单元，其用于计数所述校验数据，比较被计数的失败位和ECC允许的位的数量，并根据比较结果输出编程操作的合格信号或失败信号。

Description

闪速存储器装置及其编程方法
相关申请的交叉引用
本申请要求在2007年11月29日提交的韩国专利申请No.10-2007-122568的优先权，其全部内容通过引用包含于此。
技术领域
本发明涉及闪速存储器装置及其编程方法，尤其涉及可以在编程操作期间执行校验操作的闪速存储器装置及其编程方法。
背景技术
近年来，对无需以定期间隔重写数据的刷新功能就可被电编程和擦除的半导体存储器装置的需求日益增加。还进行了积极的研究以开发高集成的存储器装置和可以存储大量数据的大容量存储器装置。
对于高集成存储器单元，已经开发出NAND型闪速存储器装置，其中多个存储器单元串联连接以构成串。通过Fowler-Nordheim隧穿方法向NAND型闪速储存器装置的浮动栅注入电子或者从其排出电子来对NAND型闪速存储器装置进行编程或擦除。
NAND型闪速存储器装置采用页面缓冲器，以在短的突发(burst)中存储大容量信息并校验数据是否已经被正常编程或擦除。页面缓冲器通常包括用于临时存储数据的单个寄存器。近来，页面缓冲器已经被扩展成包括双寄存器(dual register)来提高数据编程速度。
图1是一般的NAND型闪速存储器装置的具有双寄存器结构的页面缓冲器的框图。分别使用主寄存器24和高速缓冲寄存器25来进行编程操作和回拷(copyback)操作。主寄存器24用于执行读取和编程擦除校验操作。下面说明编程校验时页面缓冲器的操作。
如果将放电信号DISCHe、DISCHo施加到校验信号提供单元21，则保持0V的电压电平的校验信号VIRPWR被施加到偶数位线BLe和奇数位线BLo中的一个。主寄存器24包括锁存器27。锁存器27的输出节点响应于复位信号而复位。如果将低电平的预充电信号施加到预充电单元23，则保持高电平的电源电压Vcc会被提供到感测节点SO。其后，具有第一电压V1的电压电平的偶数位线选择信号BSLe被施加到位线选择单元22，从而偶数位线BLe被预充电到V1-Vt。然后向位线选择单元22施加低电平的偶数位线选择信号BSLe以评估该单元。高电平的预充电信号被施加到预充电单元23，从而向感测节点SO提供电源电压Vcc的节点被阻隔。因此，位线选择单元22被施加具有第二电压V2的电压电平的偶数位线选择信号BSLe。其后，向主寄存器24施加读取信号，从而锁存器27的输入和输出节点的电压电平根据感测节点SO的电压电平而改变，而感测节点SO的电压电平随单元的编程或擦除状态而改变。也就是说，在单元被编程的情况下，感测节点SO保持高电压电平，而在单元被擦除的情况下，感测节点SO被放电到低电压电平。当感测节点SO保持高电压电平时，感测节点SO的输入节点的电压电平变为低电平，而其输出节点变为高电平。检测信号终端因输出节点的高电压电平而浮动(float)。同时，当感测节点SO保持低电压电平时，感测节点SO的输入节点和输出节点的电压电平不变，所以输出节点保持低电压电平。检测信号的电压电平因输出节点的低电压电平而变为高电平。因此，在单元被编程的情况下，检测信号的电压电平浮动，而在单元被擦除的情况下，检测信号的电压电平变为高电平。
如上所述构成的一个页面缓冲器耦合到闪速存储器装置的每个位线对(即，偶数位线和奇数位线)。此外，如图2中所示，每个页面缓冲器的检测信号节点nWDO_L接合到一个线并被输出。换句话说，在闪速存储器装置包括512个位线的情况下，来自512个页面缓冲器的512个检测信号节点nWDO_L被集成到一个线中并被输出。因此，由于基于512页面缓冲器输出1位检测信号nWDO，所以使用16位检测信号nWDO来产生合格位或失败位。
传统的闪速存储器装置的校验方法只能检查合格状态或失败状态，而不能检查出现了多少个失败位。
发明内容
本发明涉及闪速存储器装置及其编程方法，其中在该闪速存储器装置的编程操作期间，将数据编程到该闪速存储器装置中。然后进行用于校验该数据的列扫描操作以检查出现编程失败的位并对失败位的数量进行计数。使用ECC(Error correction code，错误修正码)来修正失败位，从而提高该闪速存储器装置的效率。
在本发明的一实施例中，闪速存储器装置包括：包括多个存储器单元的存储器单元阵列；包括连接到存储器单元阵列的位线的多个页面缓冲器的页面缓冲器单元；连接在页面缓冲器单元和数据线之间并被配置成在校验操作期间通过页面缓冲器接收校验数据的数据线复用单元；以及用于计数校验数据，比较所计数的失败位和ECC允许位的数量，并根据比较结果输出编程操作的合格信号或失败信号的失败位计数器单元。
页面缓冲器单元可以被配置成在校验操作期间读取编程到存储器单元中的数据并将所读取的数据存储为校验数据。
失败位计数器单元可以进一步包括：用于比较校验数据和在编程操作期间输入的输入数据的第一比较器；用于计数第一比较器的输出信号并输出被计数的输出信号作为计数信号的计数器；用于存储ECC允许失败位的数量的寄存器；以及用于比较ECC允许失败位的数量和计数信号并输出合格信号或失败信号的第二比较器。
数据线复用单元可包括用于在校验操作期间响应于列地址选择多个页面缓冲器中任一个的列解码单元，以及用于在校验操作期间从列解码单元接收校验数据并将所接收到的校验数据输出到失败位计数器单元的数据线复用单元。
在本发明的另一实施例中，闪速存储器装置的编程方法包括：将多个编程数据分别输入到连接到存储器单元阵列的多个页面缓冲器；将多个编程数据编程到存储器单元阵列中；校验编程到存储器单元阵列中的多个数据并输出多个校验数据；采用多个校验数据计数失败位；比较被计数的失败位的数量和所允许的位的数量；并输出编程合格信号或编程失败信号。
当被计数的失败位的数量大于所允许的位的数量时，输出失败信号，当被计数的失败位的数量等于或小于所允许的位的数量时，输出合格信号。
在本发明的又一实施例中，闪速存储器装置的编程方法包括：将第一编程数据输入到页面缓冲器；将第一编程数据编程到存储器单元阵列并且基本在同一时间，将第二编程数据输入到页面缓冲器；校验编程到存储器单元阵列中的第一编程数据；输出校验数据；采用校验数据计数失败位的7数量；比较被计数的失败位的数量和所允许的位的数量；以及根据比较结果输出编程合格信号或编程失败信号。
当被计数的失败位的数量大于所允许的位的数量时，输出失败信号，而当被计数的失败位的数量等于或小于所允许的位的数量时，输出合格信号。
可以响应于列地址，通过选择的数据线将第一编程数据输入到页面缓冲器。
在失败位的计数中，可通过顺序增加列地址，来输出直到对应于最后的列地址的校验数据，并且将还未对其正常进行编程操作的数据计数为失败位。
在完成将第二编程数据输入到页面缓冲器的操作之后，可以进行编程合格信号或编程失败信号的输出。
附图说明
图1和图2示出闪速存储器装置的传统的合格或失败校验操作；
图3是根据本发明一实施例的闪速存储器装置的框图；
图4是图3中所示的计数器单元的详细框图；
图5是示出根据本发明一实施例的闪速存储器装置的合格或失败校验操作的流程图；以及
图6是示出根据本发明另一实施例的闪速存储器装置的合格或失败校验操作的流程图。
具体实施方式
参照附图说明根据本发明的特定实施例。然而，本发明不局限于所公开的实施例，而是可以用各种方式实现本发明。提供实施例是用于完成本发明的公开并使本领域的普通技术人员理解本发明的范围。本发明由权利要求的范围限定。
图3是根据本发明实施例的闪速存储器装置的框图。
参考图3，闪速存储器装置包括存储器单元阵列110、页面缓冲器单元120、列解码单元130、数据线复用单元140以及失败位计数器单元160。
存储器单元阵列110包括多个串。在每个串中多个存储器单元串联连接。一个串可以包括16或32个存储器单元、漏极选择晶体管和源极选择晶体管。漏极选择晶体管具有耦合到位线BLe、BLo的漏极区域，而源极选择晶体管具有耦合到共源极线的源极区域。
页面缓冲器单元120包括多个页面缓冲器(页面缓冲器1到页面缓冲器n)。每个页面缓冲器耦合到存储器单元阵列110的位线(BLe、BLo)对。
列解码单元130连接到页面缓冲器单元120。列解码单元130响应于列地址CA连接多个页面缓冲器(页面缓冲器1至页面缓冲器n)中的任一个和数据线DL。
在装置的编程或读取操作期间，数据线复用单元140连接到全局数据线GDL和数据线DL。在该装置的校验操作期间数据线复用单元140将经由数据线DL输入的校验数据VD<31:0>输出到失败位计数器单元160。
在该闪速存储器装置的校验操作期间，失败位计数器单元160计数从数据线复用单元140输入的校验数据VD<31:0>的失败位。失败位计数器单元160比较被计数的失败位的数量和ECC单元中允许的失败位的数量。作为比较结果，当被计数的失败位的数量大于ECC单元中允许的失败位的数量时，失败位计数器单元160输出失败信号FAIL。然而，当被计数的失败位的数量等于或小于ECC单元中允许的失败位的数量时，失败位计数器单元160输出合格信号PASS。
图4是图3中所示的失败位计数器单元160的详细框图。
参考图4，失败位计数器单元160包括用于比较校验数据VD<31:0>和在编程操作期间输入的输入数据IN_DATA<31:0>的第一比较器161、用于计数第一比较器161的输出信号FD<31:0>并输出被计数的信号作为计数信号FN<3:0>的计数器162、用于存储ECC允许的失败位的数量的寄存器163以及用于比较存储在寄存器163中的ECC允许的失败位的数量EFN<3:0>和计数信号FN<3:0>并输出合格信号PASS或失败信号FAIL的第二比较器164。
寄存器163可以是熔断器组并且可以根据该熔断器组的熔断器的阈值存储ECC允许的失败位的数量。
图5是示出根据本发明一实施例的闪速存储器装置的校验操作的流程图。
下面参照图3至图5说明闪速存储器装置的校验操作。
1)数据输入步骤(510)
当该闪速存储器装置被编程时，编程数据经由全局数据线GDL和数据线DL被输入到列解码单元130。因此，输入要编程的列的列地址并且页面缓冲器单元120的一个页面缓冲器(页面缓冲器1至页面缓冲器n中的任何一个)连接到数据线DL，从而该编程数据被输入到页面缓冲器单元120。
2)数据编程步骤(520)
经由选择的位线(BLe、BLo中的任何一个)来传送输入到页面缓冲器单元120的编程数据。因此，编程电压被施加到与存储器单元阵列110的被选择的存储器单元连接的字线，从而该编程数据被编程到所选择的存储器单元中。
3)列扫描步骤(530)
为了对被编程的存储器单元进行校验操作，读取该存储器单元的状态(校验数据)，然后将其存储在页面缓冲器(页面缓冲器1至页面缓冲器n中的任何一个)中。
然后将输入该编程数据时施加的列地址施加到列解码单元130，从而将该校验数据输出到数据线复用单元140。数据线复用单元140判断该校验数据的合格或失败，并且在判断结果为失败时将校验数据VD<31:0>输出到失败位计数器单元160。
4)失败位计数(540)
失败位计数器单元160的第一比较器161比较在列扫描操作期间输入的校验数据VD<31:0>和在编程操作期间输入的输入数据IN_DATA，并输出作为比较结果的关于不匹配数据的信息(即，还未对其正常进行编程操作的数据)作为比较信号FD<31:0>。
计数器162接收比较信号FD<31:0>，计数还未对其正常进行编程操作的数据，并输出计数信号FN<3:0>。第二比较器164比较存储在寄存器163中的ECC允许的失败位的数量EFN<3:0>和计数信号FN<3:0>，并根据比较结果输出合格信号PASS或失败信号FAIL。
如上所述，在将编程数据编程到存储器单元中之后，通过读取被编程的数据使用列扫描方法来校验编程操作。因此，在多个存储器单元的编程操作期间的失败位的数量被计数，然后输出合格信号PASS或失败信号FAIL。
下面使用闪速存储器装置的编程操作的高速缓冲编程作为例子说明本发明的另一实施例。
图6是示出根据本发明的另一实施例的闪速存储器装置的高速缓冲编程操作的校验操作的流程图。
1)第一数据输入步骤(610)
当在闪速存储器装置上执行高速缓冲编程时，通过全局数据线GDL和数据线DL将第一数据输入到列解码单元130。因此，输入要编程的列的列地址，且因此页面缓冲器单元120的一个页面缓冲器(页面缓冲器1至页面缓冲器n中的任何一个)连接到数据线DL，从而将第一数据输入到页面缓冲器单元120。
2)第一数据编程和第二数据输入步骤(620)
通过存储器单元阵列110的位线BLe或BLo将输入到页面缓冲器单元120的一个页面缓冲器(页面缓冲器1至页面缓冲器n中的任何一个)的第一数据转移到要被编程的存储器单元。因此，编程电压被施加到要被编程的存储器单元的字线，从而该存储器单元被编程。同时，以与输入第一数据相同的方式将第二数据输入到页面缓冲器单元120。
3)第一数据编程完成(630)
如果该编程电压被施加了预定的时间间隔并且该存储器单元被编程，则该编程电压被阻断，从而结束该单元的编程操作。
4)列扫描步骤(640)
为了对编程后的存储器单元进行校验操作，读取该存储器单元的状态(校验数据)，然后将其存储在页面缓冲器(页面缓冲器1至页面缓冲器n中的任何一个)中。
然后将输入编程数据时施加的列地址施加到列解码单元130，从而将该校验数据输出到数据线复用单元140。数据线复用单元140判断该校验数据的合格或失败，并在判断的结果为失败时将校验数据VD<31∶???0>输出到失败位计数器单元160。
5)失败位计数(650)
失败位计数器单元160的第一比较器161比较在列扫描操作期间输入的校验数据VD<31:0>和在编程操作期间输入的输入数据IN_DATA，并且输出作为比较结果的关于不匹配数据的信息(即还未对其正常进行编程操作的数据)作为比较信号FD<31:0>。
计数器162接收比较信号FD<31:0>，计数还未对其正常进行编程操作的数据，并输出计数信号FN<3:0>。第二比较器164比较存储在寄存器163中的ECC允许的失败位的数量EFN<3:0>和计数信号FN<3:0>，并根据比较结果输出合格信号PASS或失败信号FAIL。
当输出合格信号PASS时，可以使用ECC电路修正闪速存储器装置的编程失败单元的错误。
在第一列扫描操作结束之后，通过全局数据线GDL和数据线DL将第二数据输入到列解码单元130。因此，输入要编程的列的列地址并因此将页面缓冲器单元120的一个页面缓冲器(页面缓冲器1至页面缓冲器n中的任何一个)连接到数据线DL，从而将第二数据输入到页面缓冲器单元120。
通过存储器单元阵列110的位线BLe或BLo将输入到页面缓冲器单元120的一个页面缓冲器(页面缓冲器1至页面缓冲器n中任何一个)的第二数据转移到要被编程的存储器单元。因此，编程电压被施加到要被编程的存储器单元的字线，从而将该存储器单元编程。同时，以与输入第一或第二数据相同的方式将第三数据存储在页面缓冲器单元120中。
然后对第二数据进行校验操作并相应地执行第二列扫描操作。通过增加地址至最后的列来顺序执行上述列扫描操作。
如上所述，根据本发明的实施例，在闪速存储器装置的编程操作期间，将数据编程到闪速存储器装置中，然后进行用于校验该数据的列扫描操作，以检查发生编程失败的位并计数失败位的数量，并使用ECC修正失败位。因此，可以提高闪速存储器装置的效率。
本发明不局限于所公开的实施例，而是可以用各种方式来实现。提供所述实施例是用于完成本发明的公开并使本领域的普通技术人员能理解本发明的范围。本发明由权利要求的范围来限定。

Claims (16)

1.一种闪速存储器装置，包括：
存储器单元阵列，包括多个存储器单元；
页面缓冲器单元，包括连接到所述存储器单元阵列的位线的多个页面缓冲器；
数据线复用单元，连接在所述页面缓冲器单元和数据线之间，并且被配置成在校验操作期间通过页面缓冲器来接收校验数据；以及
失败位计数器单元，用于计数所述校验数据，比较被计数的失败位和错误修正码(ECC)允许的位的数量，并根据比较结果来输出编程操作的合格信号或失败信号。
2.根据权利要求1所述的闪速存储器装置，其中所述页面缓冲器单元被配置成在所述校验操作期间读取编程到所述存储器单元中的数据，并将所读取的数据存储为校验数据。
3.根据权利要求1所述的闪速存储器装置，其中所述失败位计数器单元还包括：
第一比较器，用于比较所述校验数据和在所述编程操作期间输入的输入数据；
计数器，用于计数所述第一比较器的输出信号并输出所计数的输出信号作为计数信号；
寄存器，用于存储所述ECC允许的失败位的数量；以及
第二比较器，用于比较所述ECC允许的失败位的数量和所述计数信号，并输出所述合格信号或失败信号。
4.根据权利要求3所述的闪速存储器装置，其中当被计数的失败位的数量大于所述允许的位的数量时，所述第二比较器输出所述失败信号，而当被计数的失败位的数量等于或小于所述允许的位的数量时，输出合格信号。
5.根据权利要求3所述的闪速存储器装置，其中所述寄存器是熔断器，所述寄存器根据所述熔断器的阈值存储所述ECC允许的失败位的数量。
6.根据权利要求1所述的闪速存储器装置，其中所述数据线复用单元包括：
列解码单元，用于在所述校验操作期间响应于列地址选择所述多个页面缓冲器中的任何一个；以及
数据线复用单元，用于在所述校验操作期间从所述列解码单元接收所述校验数据，并将所接收到的校验数据输出到所述失败位计数器单元。
7.一种闪速存储器装置的编程方法，包括：
将多个编程数据分别输入到与存储器单元阵列连接的多个页面缓冲器；
将所述多个编程数据编程到所述存储器单元阵列中；
校验被编程到所述存储器单元阵列中的所述多个数据；
输出多个校验数据；
使用所述多个校验数据来计数失败位；
比较被计数的失败位的数量和允许的位的数量；以及
输出编程合格信号或编程失败信号。
8.根据权利要求7所述的编程方法，其中当被计数的失败位的数量大于所述允许的位的数量时，输出所述失败信号，而当被计数的失败位的数量等于或小于所述允许的位的数量时，输出所述合格信号。
9.根据权利要求7所述的编程方法，其中响应于列地址通过所选择的数据线将所述编程数据输入到对应的页面缓冲器。
10.根据权利要求9所述的编程方法，其中通过顺序增加所述列地址，来输出直到对应于最后的列地址的所述校验数据，并将还未对其正常进行所述编程操作的数据作为所述失败位进行计数。
11.一种闪速存储器装置的编程方法，包括：
将第一编程数据输入到页面缓冲器；
将所述第一编程数据编程到存储器单元阵列中，并且基本上在同一时间将第二编程数据输入到所述页面缓冲器；
校验被编程到所述存储器单元阵列中的所述第一编程数据；
输出校验数据；
使用所述校验数据来计数所述失败位的数量；以及
比较被计数的失败位的数量和允许的位的数量；以及
根据比较结果输出编程合格信号或编程失败信号。
12.根据权利要求11所述的编程方法，其中当被计数的失败位的数量大于所述允许的位的数量时，输出所述失败信号，而当被计数的失败位的数量等于或小于所述允许的位的数量时，输出所述合格信号。
13.根据权利要求11所述的编程方法，其中响应于列地址通过所选择的数据线将所述第一编程数据输入到所述页面缓冲器。
14.根据权利要求13所述的编程方法，其中通过顺序增加所述列地址，来输出直到对应于最后的列地址的所述校验数据，并将还未对其正常进行所述编程操作的数据作为所述失败位进行计数。
15.根据权利要求11所述的编程方法，还包括：
将所述第二编程数据编程到存储器单元阵列中；以及
校验被编程到所述存储器单元阵列中的所述第二编程数据。
16.根据权利要求11所述的编程方法，其中在完成将所述第二编程数据输入到所述页面缓冲器之后，进行所述编程合格信号或所述编程失败信号的输出。
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