KR20120005823A - 플래시 메모리 장치 및 그의 동작 방법 - Google Patents

플래시 메모리 장치 및 그의 동작 방법 Download PDF

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Abstract

플래시 메모리 장치는, 메모리 셀들을 포함하는 메모리 블록, 상기 메모리 셀과 대응하는 비트라인들과 연결되고, 상기 메모리 셀의 데이터 입출력 동작을 실행하기 위하여 캐시 래치부, 메인 래치부 및 임시 래치부를 포함하는 페이지 버퍼, 상기 메모리 셀로부터 독출된 데이터가 상기 캐시 래치부를 통해 상기 메인 래치부에 저장되고, 상기 메모리 블록의 소거 동작 동안 상기 캐시 래치부를 통해 리페어 컬럼 정보가 상기 임시 래치부에 저장된 후, 상기 메인 래치부의 데이터가 상기 캐시 래치부를 통해 출력되도록 상기 페이지 버퍼를 제어하는 제어 회로를 포함할 수 있다.

Description

플래시 메모리 장치 및 그의 동작 방법{FLASH MEMORY DEVICE AND METHOD FOR OPERATING THEREOF}
본 발명은 페이지 버퍼 그룹을 포함하는 플레지 메모리 장치 및 그의 동작 방법에 관한 것이다.
전기적으로 프로그램과 소거가 가능하며, 일정 주기로 데이터를 재작성하는 리프레쉬 기능이 필요 없는 불휘발성 메모리 소자의 수요가 증가하고 있다. 플래시 메모리 장치는 대표적인 불휘발성 메모리 장치로서, 프로그램 동작을 실시하여 데이터를 메모리 셀에 저장한다.
낸드 플래시 메모리 장치는 짧은 시간 내에 대용량의 정보를 저장하거나 저장된 정보를 독출하기 위하여 페이지 버퍼들을 사용한다. 페이지 버퍼들을 입출력 패드로부터 대용량의 데이터를 제공받아 메모리 셀들로 제공하거나 메모리 셀들의 데이터를 저장한 후 출력하는 기능을 한다. 통상 페이지 버퍼는 데이터를 임시 저장하기 위하여 단일 레지스터로 구성되는 것이 보편적이었으나, 최근 낸드형 플래시 메모리 소자에서 대용량 데이터 프로그램시 프로그램 속도를 증가시키기 위하여 듀얼 레지스터가 채용되고 있다.
낸드형 플래시 메모리 장치에서 데이터를 삭제하기 위하여 소거 동작 및 소거 검증 동작이 수행된다. 통상적으로, 컬럼 리페어에 관한 정보가 캐시 래치에 저장된다. 이는 소거 검증 동작에서 불량 컬럼이 검증 동작에 영향을 주지 않도록 하기 위함이다. 소거 검증 동작이 완료되면 캐시 래치에 저장되었던 컬럼 리페어에 대한 정보가 검증 동작에 사용된 래치에 전달된다.
한편, 데이터의 입력 또는 출력 과정에서는 입력 또는 출력 대상 데이터가 캐시 래치에 임시 저장되어야 한다. 그러나, 위와 같은 통상적인 소거 동작 중에는 캐시 래치에 컬럼 리페어에 관한 정보가 저장되기 때문에, 소거 동작 중 데이터의 입력 또는 출력이 불가능하였다.
본 발명의 실시예는 소거 동작과 데이터의 입력 또는 출력을 동시에 가능하게 한다.
본 발명의 실시예에 따른 플래시 메모리 장치는 메모리 셀들을 포함하는 메모리 블록, 상기 메모리 셀과 대응하는 비트라인들과 연결되고, 상기 메모리 셀의 데이터 입출력 동작을 실행하기 위하여 캐시 래치부, 메인 래치부 및 임시 래치부를 포함하는 페이지 버퍼, 및 상기 메모리 셀로부터 독출된 데이터가 상기 캐시 래치부를 통해 상기 메인 래치부에 저장되고, 상기 메모리 블록의 소거 동작 동안 상기 캐시 래치부를 통해 리페어 컬럼 정보가 상기 임시 래치부에 저장된 후, 상기 메인 래치부의 데이터가 상기 캐시 래치부를 통해 출력되도록 상기 페이지 버퍼를 제어하는 제어 회로를 포함할 수 있다.
상기 소거 동작이 실시되는 동안 상기 메인 래치부의 데이터가 모두 출력된 후, 상기 소거 동작이 종료되기 전에 상기 메모리 셀에 저장될 데이터가 상기 캐시 래치부를 통해 상기 메인 래치부로 저장되도록 상기 제어 회로가 상기 페이지 버퍼를 제어할 수 있다.
본 발명의 실시예에 따른 플래시 메모리 장치는, 메모리 셀들을 포함하는 메모리 블록, 상기 메모리 셀과 대응하는 비트라인들과 연결되고, 상기 메모리 셀의 데이터 입출력 동작을 실행하기 위하여 캐시 래치부, 메인 래치부 및 임시 래치부를 포함하는 페이지 버퍼, 및 상기 메모리 블록의 소거 동작 동안 상기 캐시 래치부를 통해 리페어 컬럼 정보가 상기 임시 래치부에 저장되고, 상기 메모리 셀에 저장될 데이터가 상기 캐시 래치부를 통해 상기 메인 래치부로 저장되도록 상기 페이지 버퍼를 제어하는 제어 회로를 포함할 수 있다.
본 발명의 실시예에 따른 플래시 메모리 장치의 동작 방법은, 메모리 블록의 선택된 워드라인에 연결된 메모리 셀들의 데이터를 메인 래치부에 저장하는 단계, 소거 동작을 위한 소거 명령이 입력되면 캐시 래치부를 통해 컬럼 리페어 정보를 임시 래치부에 저장하는 단계, 및 상기 메모리 블록의 소거 동작이 실시되는 동안 상기 메인 래치부에 저장된 데이터가 상기 캐시 래치부를 통해 출력되는 단계를 포함할 수 있다.
상기 플래시 메모리 장치의 동작 방법은, 상기 메모리 블록의 소거 결과를 검출하고, 검출 결과값을 상기 캐시 래치부에 저장하기 위한 상기 소거 검증 동작을 실시하는 단계, 및 상기 임시 래치부의 상기 리페어 컬럼 정보를 상기 캐시 래치부로 전송한 후 상기 소거 동작의 성공 여부를 확인하는 단계를 더 포함할 수 있다.
상기 플래시 메모리 장치의 동작 방법은, 상기 데이터가 모두 출력된 후 상기 소거 동작이 실시되는 동안 상기 캐시 래치부를 통해 상기 메인 래치부로 상기 메모리 셀들에 저장될 데이터를 입력하는 단계를 더 포함할 수 있다.
상기 플래시 메모리 장치의 동작 방법은, 상기 메인 래치부에 입력된 데이터를 상기 메모리 셀들에 저장하기 위한 프로그램 동작을 실시하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따른 플래시 메모리 장치의 동작 방법은, 메모리 블록의 메모리 셀들에 저장된 데이터를 소거하기 위한 소거 명령의 입력에 따라 캐시 래치부를 통해 컬럼 리페어 정보를 임시 래치부에 저장하는 단계, 및 상기 메모리 블록의 소거 동작이 실시되는 동안 상기 캐시 래치부를 통해 메인 래치부로 상기 메모리 셀들에 저장될 데이터를 입력하는 단계를 포함할 수 있다.
상기 플래시 메모리 장치의 동작 방법은, 상기 메모리 블록의 소거 결과를 검출하고, 검출 결과값을 상기 캐시 래치부에 저장하기 위한 상기 소거 검증 동작을 실시하는 단계, 및 상기 임시 래치부의 상기 리페어 컬럼 정보를 상기 캐시 래치부로 전송한 후 상기 소거 동작의 성공 여부를 확인하는 단계를 더 포함할 수 있다.
상기 플래시 메모리 장치의 동작 방법은, 상기 메인 래치부에 입력된 데이터를 상기 메모리 셀들에 저장하기 위한 프로그램 동작을 실시하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 소거 동작 시에 페이지 버퍼의 캐시 래치에 저장되는 리페어 컬럼에 관한 정보가 임시 래치에 전달되고 메인 래치에 저장된 독출 동작의 결과값이 캐시 래치에 전달됨으로써 소거 동작과 데이터의 출력이 동시에 가능해진다.
또한, 본 발명에 따르면, 소거 동작 시에 페이지 버퍼의 캐시 래치에 저장되는 리페어 컬럼에 관한 정보가 임시 래치에 전달됨으로써 소거 동작과 데이터의 입력이 동시에 수행될 수 있다.
도 1은 본 발명의 실시예에 따른 낸드(NAND) 플래시 메모리 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 페이지 버퍼의 상세 구성을 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 페이지 버퍼의 동작을 설명하는 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
플래시 메모리 장치
도 1은 본 발명의 실시예에 따른 낸드(NAND) 플래시 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 낸드 플래시 메모리 장치는 메모리 어레이(110), 메모리 어레이(110)에 포함된 메모리 셀들의 소거 동작, 소거 검증 동작 및 데이터의 입출력 동작을 수행하도록 구성된 동작 회로 그룹(130, 140, 150, 160, 170, 180)을 제어하는 제어 회로(120)를 포함한다.
동작 회로 그룹은 전압 발생 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160), 입출력 회로(170), 그리고 패스/페일 체크 회로(180)를 포함할 수 있다.
메모리 어레이(110)는 복수의 메모리 블록들을 포함한다. 도 1에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 다수의 스트링들(ST0 내지 STk)을 포함한다. 각각의 스트링(ST1)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0 내지 Can), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0 내지 Can)의 게이트들은 워드 라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST1 내지 STk)은 대응하는 비트 라인들(BL1 내지 BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다.
낸드 플래시 메모리 장치에서 각각의 메모리 블록은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 독출 동작의 기본 단위가 된다.
예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(Ca0 내지 Ck0)이 하나의 물리적 페이지를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수번째 메모리 셀들(Ca0, Cc0, ..., Ck-10)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(Cb0, Cd0,..., Ck0)이 하나의 오드 물리적 페이지를 구성할 수 있다.
제어 회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 독출 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PS SIGNALS)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(130, 140)는 제어 회로(120)의 신호들(READ, PGE, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 독출 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 독출 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, VPs, VR 또는 VEs)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 발생된 동작 전압들을 메모리 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 스트링들(ST1 내지 STk)로 전달한다. 즉, 동작 전압들은 선택된 메모리 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 인가된다.
페이지 버퍼 그룹(150)은 비트라인들(BL1 내지 BLk)과 각각 연결되는 페이지 버퍼들을 포함한다. 제어 회로(120)의 제어 신호들(PB SIGNALS)에 응답하여 셀들(Ca0,..., Ck0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1 내지 BL4)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 셀들(Ca0,..., Ck0)의 프로그램 동작, 소거 동작 또는 독출 동작 시 비트라인들(BL1 내지 BLk)을 프리차지 하거나, 비트라인들(BL1 내지 BLk)의 전압 변화에 따라 검출된 메모리 셀들(Ca0,..., Ck0)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼그룹(150)은 메모리 셀들(Ca0,..., Ck0)에 저장되는 데이터에 따라 비트라인들(BL1 내지 BLk)의 전압을 조절하고, 메모리 셀들(Ca0,..., Ck0)에 저장된 데이터를 검출한다. 본 발명에 따른 페이지 버퍼 그룹(150)은 소거 동작 시에 캐시 래치에 저장되어 있던 컬럼 리페어에 관한 정보를 임시 래치로 전달함으로써, 소거 동작과 데이터의 입력 또는 출력 동작을 동시에 수행할 수 있도록 한다. 이에 대한 자세한 설명은 후술하기로 한다.
컬럼 선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다.
입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)에 제어에 따라 데이터를 컬럼 선택 회로(160)에 전달한다. 컬럼 선택 회로(160)가 전달된 데이터를 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 독출 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.
패스/페일 체크 회로(180)는 프로그램 동작 후 실시되는 프로그램 검증 동작에서 프로그램된 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 에러 셀의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다.
이하에서는, 본 발명의 실시예에 따른 페이지 버퍼 그룹(150)의 상세 구성과 그 동작에 대해 설명하기로 한다.
페이지 버퍼 그룹
전술한 바와 같이, 본 발명의 페이지 버퍼 그룹(150)은 비트라인들(BL1 내지 BLk)과 각각 연결되는 페이지 버퍼들(150-1, 150-2, ..., 150-i, ..., 150-k)을 포함한다.
도 2는 페이지 버퍼 그룹(150)에 포함되는 페이지 버퍼 중 k번째 비트라인(BLk)에 연결되는 페이지 버퍼(150-k)의 구성을 도시하는 회로도이다. 다른 페이지 버퍼들의 구성 또한 도 2에 도시되는 페이지 버퍼(150-k)의 구성과 동일하다.
도 2를 참조하면, 페이지 버퍼(150-k)는 소거 동작 시 컬럼 리페어에 대한 데이터를 저장하는 캐시 래치부(151), 독출 동작의 결과값을 저장하는 메인 래치부(152), 및 캐시 래치부(151)로부터 전송되는 컬럼 리페어에 대한 데이터를 임시 저장하는 임시 래치부(153)를 포함하여 구성된다. 또한, 페이지 버퍼(150-k)는 비트라인(BLk)으로부터 소정의 신호를 전송받거나 비트라인(BLk)에 전송될 데이터를 결정하는 센싱 노드(SO), 프리차지 신호(PRECH)에 따라 센싱 노드(SO)에 소정의 프리차지 전압을 전송하는 제1 트랜지스터(T1), 페이지 버퍼 감지 신호(PBSENSE)에 따라 메모리 어레이(110)의 셀에 데이터를 저장하는데 필요한 전압을 비트라인(BLk)에 인가하는 제2 트랜지스터(T2)가 더 포함된다.
캐시 래치부(151)는 캐시 래치(CL)를 포함하며, 소거 신호(ERASE)에 의해 구동되는 제3 트랜지스터(T3), 제3 트랜지스터(T3)와 캐스케이드 연결되며 캐시 래치(CL)의 노드(QC) 신호에 따라 구동되는 제4 트랜지스터(T4), 리셋 신호(CRST)에 의해 구동되어 캐시 래치(CL)의 노드(QC)를 초기화시키는 제5 트랜지스터(T5), 설정 신호(CSET)에 의해 구동되어 캐시 래치(CL)의 노드(QC_N)를 초기화시키는 제6 트랜지스터(T6)를 포함한다.
또한, 메인 래치부(152)는 메인 래치(ML)를 포함하며, 전송 신호(TRANS_M)에 의해 구동되어 독출 동작 시 메인 래치(ML)에 저장된 결과값을 캐시 래치(CL)에 전달하기 위해 메인 래치(ML)와 캐시 래치(CL)를 연결하는 제7 트랜지스터(T7), 리셋 신호(MRST)에 의해 구동되어 메인 래치(ML)의 노드(QM)를 초기화시키는 제8 트랜지스터(T8), 설정 신호(MSET)에 의해 구동되어 메인 래치(CL)의 노드(QM_N)를 초기화시키는 제9 트랜지스터(T9)를 포함한다.
그리고, 임시 래치부(153)는 임시 래치(TL)를 포함하며, 전송 신호(TRANS_T)에 의해 구동되어 캐시 래치(CL)와 임시 래치(TL)를 연결시키는 제10 트랜지스터(T10), 리셋 신호(TRST)에 의해 구동되어 임치 래치(TL)의 노드(QT)를 초기화시키는 제11 트랜지스터(T11), 설정 신호(TSET)에 의해 구동되어 임시 래치(TL)의 노드(QT_N)를 초기화시키는 제12 트랜지스터(T12)를 포함한다.
한편, 페이지 버퍼(150-k)는 캐시 래치부(151), 메인 래치부(152) 및 임시 래치부(153)의 공통 노드(N)와 접지 사이에 연결된 제13 트랜지스터(T13)를 더 포함할 수 있다. 제13 트랜지스터(T13)의 게이트에는 센싱 노드(SO)의 전압이 인가된다.
이하, 페이지 버퍼(150-k)의 동작을 설명하면 다음과 같다. 본 발명의 메모리 장치는 독출 동작 후 소거 동작이 실시될 때 데이터의 출력 동작 또는 입력 동작이 동시에 이루어지는 제1 실시예에 따라 동작할 수 있다. 또한, 소거 동작 전 독출 동작이 수행되지 않는 소거 동작 시 데이터의 입력 동작이 동시에 이루어지는 제2 실시예에 따라서도 동작할 수 있다. 이하에서는, 각 실시예에 대해 차례로 설명하기로 한다.
제1 실시예
제1 실시예에 있어서는 소거 동작 전 독출 동작이 수행된다. 독출 동작의 결과값은 메인 래치(ML)에 저장될 수 있다.
소거 명령이 입력되면 먼저 프리차지가 이루어진다. 구체적으로, 신호(PRECH)에 의해 제1 트랜지스터(T1)가 턴온되고 전원전압(Vdd)이 센싱 노드(SO)에 공급된다. 이 과정에서 캐시 래치부(151)의 캐시 래치(CL)에는 컬럼 리페어에 관한 정보가 저장된다. 독출 동작에 의한 결과값 저장 및 소거 동작에 따른 컬럼 리페어에 관한 정보 저장 과정은 통상적인 동작과 동일하게 수행되는 바, 이에 대한 상세한 설명은 생략하기로 한다. 이 때, 전송 신호(TRANS_T)가 입력되면 제10 트랜지스터(T10)가 턴온되며, 이에 따라 캐시 래치(CL)에 저장된 컬럼 리페어에 관한 정보가 임시 래치부(153)의 임시 래치(TL)에 전달될 수 있다. 예를 들어 설명하면, 컬럼 리페어에 관한 정보로서 캐시 래치(CL)의 노드(QC_N)에 하이 신호가 저장된 경우에는, 노드(QC)가 로우 신호가 되고, 이에 따라 제4 트랜지스터(T4)는 턴오프된다. 한편, 소거 동작 중 제3 트랜지스터(T3)는 턴온 상태이기 때문에, 제10 트랜지스터(T10)를 통해서 임시 래치(TL)에 센싱 노드(SO)의 신호인 하이 신호가 입력된다. 반대로, 캐시 래치(CL)의 노드(QC_N)에 로우 신호가 저장된 경우에는, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 모두 턴온상태가 되고, 센싱 노드(SO)는 로우 상태가 된다. 이에 따라, 제10 트래지스터(T10)를 통해 임시 래치(TL)에는 컬럼 리페어에 관한 정보인 로우 신호가 전달된다. 컬럼 리페어에 관한 정보가 전달된 후에는 제6 트랜지스터(T6)의 게이트에 설정 신호(CSET)를 인가하여 캐시 래치(CL)의 노드(QC_N)에 로우 신호를 공급한다.
그 후, 메인 래치(ML)에 저장되어 있는 데이터가 캐시 래치(CL)에 전송된다. 메인 래치(ML)에는 이전 페이지에 대한 독출 동작 수행 결과가 저장되어 있는데, 이러한 데이터가 캐시 래치(CL)에 전달된다. 전달 방법은 다음과 같다. 제7 트랜지스터(T7)의 게이트에 신호(TRANS_M)가 인가되면, 메인 래치(ML)에 저장된 데이터, 즉, 노드(QM_N)의 신호가 센싱 노드(SO)로 공급되며, 이 신호가 제13 트랜지스터(T13)의 게이트에 입력된다. 만약, 메인 래치(ML)에 저장된 데이터가 하이 신호인 경우에는 제13 트랜지스터(T13)가 턴온되어, 캐시 래치(CL)의 노드(QC)를 초기화시키는 제5 트랜지스터(T5)의 소스단에 로우 신호가 공급되게 한다. 이 때, 제5 트랜지스터(T5)의 게이트에는 리셋 신호(CRST)가 입력되는데, 이에 따라 캐시 래치(CL)의 노드(QC)에는 로우 신호, 노드(QC_N)에는 하이 신호가 공급되어, 메인 래치(ML)에 저장된 데이터가 캐시 래치(CL)로 전달된 효과를 낸다. 한편, 메인 래치(ML)에 저장된 데이터가 로우 신호인 경우에는 제13 트랜지스터(T13)가 턴오프된다. 이 경우 역시 제5 트랜지스터(T5)의 게이트에 리셋 신호(CRST)가 입력되더라도 캐시 래치(CL)에 저장된 데이터는 변하지 않게 된다. 메인 래치(ML)에서 캐시 래치(CL)로 데이터가 전달되기 전 캐시 래치(CL)의 노드(QC_N)는 로우 신호로서 초기화되기 때문에, 이 상태가 변하지 않게 되어 메인 래치(ML)에 저장된 로우 신호가 캐시 래치(CL)로 전달되는 효과를 낼 수 있다.
이러한 방식으로 캐시 래치(CL)에 전달된 데이터는 컬럼 선택 회로(160)를 통해 입출력 회로(170)로 전달되어 외부로 출력된다.
데이터 출력이 완료되면, 데이터 입력 동작이 선택적으로 더 수행될 수 있다. 입력되는 데이터가 존재하지 않는 경우에는 데이터의 출력과 함께 모든 동작이 완료될 수 있다.
데이터 입력은 입출력 회로(170)로부터 입력되는 데이터가 컬럼 선택 회로(160)를 통해 캐시 래치(CL)에 전달되는 형태로 이루어질 수 있다. 캐시 래치(CL)에 입력된 데이터는 프로그램 동작을 수행하는 데에 이용될 수 있다.
제2 실시예
제2 실시예에서는 소거 동작 전 독출 동작이 수행되지 않는다.
이 경우 역시 소거 명령이 입력되면 먼저 프리차지가 이루어지고, 캐시 래치부(151)의 캐시 래치(CL)에는 컬럼 리페어에 관한 정보가 저장된다.
그 후, 전송 신호(TRANS_T) 입력에 따라 캐시 래치(CL)에 저장된 컬럼 리페어에 관한 정보가 임시 래치(TL)로 전달된다. 컬럼 리페어에 관한 정보 전달 과정은 위에서 설명한 것과 동일하므로 여기서는 그 설명을 생략하기로 한다.
컬럼 리페어에 관한 정보 전달 후에는 데이터의 입력이 이루어진다. 제2 실시예에는 독출 동작이 사전에 수행되지 않았기 때문에, 메인 래치(ML)에 저장되어 있는 정보가 캐시 래치(CL)에 전달되는 과정이 생략될 수 있고, 메인 래치(ML)로부터 캐시 래치(CL)로 전달되는 데이터가 없으므로, 데이터의 출력 동작 또한 불필요하다.
캐시 래치(CL)로의 데이터 입력은 제1 실시예에서와 동일한 방법으로 수행될 수 있다.
제1 실시예와 제2 실시예 모두에서 소거 동작이 완료된 후에는, 소거 검증 동작이 실시될 수 있다. 이는 소거 결과를 검출하고, 검출 결과값을 캐시 래치부(151)의 캐시 래치(CL)에 저장함으로써 수행된다. 또한, 캐시 래치부(151)로부터 전달되어 임시 래치부(153)의 임시 래치(TL)에 임시로 저장되었던 리페어 컬럼 정보가 캐시 래치부(151)로 전송되며, 이를 기초로 소거 동작의 성공 여부를 판별할 수 있다.
한편, 소거 동작이 성공된 것으로 확인되면, 캐시 래치부(151)를 통해 메인 래치부(152)에 입력된 데이터를 메모리 셀들에 저장하기 위한 프로그램 동작이 실시될 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 페이지 버퍼의 동작을 타이밍도를 참조하여 설명하기로 한다.
타이밍도
도 3은 본 발명의 일 실시예에 따른 페이지 버퍼의 동작 과정을 설명하는 타이밍도이다.
도 3을 참조하면, "RB"는 독출 동작을 가능하게 하는 신호이다. 도 3에 도시되는 바와 같이, "RB"가 로우일 때에는 소거 동작이 수행될 수 있다. 한편, "SR"은 데이터의 입력 또는 출력을 가능하게 하는 신호이다. 본 발명의 플래시 메모리 장치에 있어서는 "RB"가 로우 상태일 때, "SR"이 하이가 될 수 있다. 즉, 소거 동작 시 데이터의 입력 또는 출력이 동시에 이루어질 수 있다.
한편, "RE"는 독출 동작의 결과값을 외부로 출력할 수 있도록 하는 신호이며, "WE"는 외부로부터의 데이터 입력을 가능하게 하는 신호이다. 본 발명의 플래시 메모리 장치에 있어서는 소거 명령에 의해 수행되는 소거 동작 시에 독출 동작의 결과값에 대한 출력이 가능하고, 출력이 완료된 후에는 외부로부터의 데이터 입력이 가능하다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
110: 메모리 어레이
120: 제어 회로
130: 전압 발생 회로
140: 로우 디코더
150: 페이지 버퍼 그룹
151: 캐시 래치부
152: 메인 래치부
153: 임시 래치부
160: 컬럼 선택 회로
170: 입출력 회로
180: 패스/페일 체크 회로

Claims (10)

  1. 메모리 셀들을 포함하는 메모리 블록;
    상기 메모리 셀과 대응하는 비트라인들과 연결되고, 상기 메모리 셀의 데이터 입출력 동작을 실행하기 위하여 캐시 래치부, 메인 래치부 및 임시 래치부를 포함하는 페이지 버퍼; 및
    상기 메모리 셀로부터 독출된 데이터가 상기 캐시 래치부를 통해 상기 메인 래치부에 저장되고, 상기 메모리 블록의 소거 동작 동안 상기 캐시 래치부를 통해 리페어 컬럼 정보가 상기 임시 래치부에 저장된 후, 상기 메인 래치부의 데이터가 상기 캐시 래치부를 통해 출력되도록 상기 페이지 버퍼를 제어하는 제어 회로를 포함하는 플래시 메모리 장치.
  2. 제1항에 있어서,
    상기 제어 회로는, 상기 소거 동작이 실시되는 동안 상기 메인 래치부의 데이터가 모두 출력된 후, 상기 소거 동작이 종료되기 전에 상기 메모리 셀에 저장될 데이터가 상기 캐시 래치부를 통해 상기 메인 래치부로 저장되도록 상기 페이지 버퍼를 제어하는 동작을 더 포함하는 플래시 메모리 장치.
  3. 메모리 셀들을 포함하는 메모리 블록;
    상기 메모리 셀과 대응하는 비트라인들과 연결되고, 상기 메모리 셀의 데이터 입출력 동작을 실행하기 위하여 캐시 래치부, 메인 래치부 및 임시 래치부를 포함하는 페이지 버퍼; 및
    상기 메모리 블록의 소거 동작 동안 상기 캐시 래치부를 통해 리페어 컬럼 정보가 상기 임시 래치부에 저장되고, 상기 메모리 셀에 저장될 데이터가 상기 캐시 래치부를 통해 상기 메인 래치부로 저장되도록 상기 페이지 버퍼를 제어하는 제어 회로를 포함하는 플래시 메모리 장치.
  4. 메모리 블록의 선택된 워드라인에 연결된 메모리 셀들의 데이터를 메인 래치부에 저장하는 단계;
    소거 동작을 위한 소거 명령이 입력되면 캐시 래치부를 통해 컬럼 리페어 정보를 임시 래치부에 저장하는 단계; 및
    상기 메모리 블록의 소거 동작이 실시되는 동안 상기 메인 래치부에 저장된 데이터가 상기 캐시 래치부를 통해 출력되는 단계를 포함하는 메모리 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 메모리 블록의 소거 결과를 검출하고, 검출 결과값을 상기 캐시 래치부에 저장하기 위한 상기 소거 검증 동작을 실시하는 단계; 및
    상기 임시 래치부의 상기 리페어 컬럼 정보를 상기 캐시 래치부로 전송한 후 상기 소거 동작의 성공 여부를 확인하는 단계를 더 포함하는 플래시 메모리 장치의 동작 방법.
  6. 제4항에 있어서,
    상기 데이터가 모두 출력된 후 상기 소거 동작이 실시되는 동안 상기 캐시 래치부를 통해 상기 메인 래치부로 상기 메모리 셀들에 저장될 데이터를 입력하는 단계를 더 포함하는 플래시 메모리 장치의 동작 방법.
  7. 제6항에 있어서,
    상기 메인 래치부에 입력된 데이터를 상기 메모리 셀들에 저장하기 위한 프로그램 동작을 실시하는 단계를 더 포함하는 플래시 메모리 장치의 동작 방법.
  8. 메모리 블록의 메모리 셀들에 저장된 데이터를 소거하기 위한 소거 명령의 입력에 따라 캐시 래치부를 통해 컬럼 리페어 정보를 임시 래치부에 저장하는 단계; 및
    상기 메모리 블록의 소거 동작이 실시되는 동안 상기 캐시 래치부를 통해 메인 래치부로 상기 메모리 셀들에 저장될 데이터를 입력하는 단계를 포함하는 플래시 메모리 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 메모리 블록의 소거 결과를 검출하고, 검출 결과값을 상기 캐시 래치부에 저장하기 위한 상기 소거 검증 동작을 실시하는 단계; 및
    상기 임시 래치부의 상기 리페어 컬럼 정보를 상기 캐시 래치부로 전송한 후 상기 소거 동작의 성공 여부를 확인하는 단계를 더 포함하는 플래시 메모리 장치의 동작 방법.
  10. 제8항에 있어서,
    상기 메인 래치부에 입력된 데이터를 상기 메모리 셀들에 저장하기 위한 프로그램 동작을 실시하는 단계를 더 포함하는 플래시 메모리 장치의 동작 방법.
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