JP5030254B2

JP5030254B2 - 読み出し速度を向上させるためのバッファメモリを有する不揮発性メモリ装置

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Publication number: JP5030254B2
Application number: JP2005364857A
Authority: JP
Inventors: ▲サム▼ 規元
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2005-03-15
Filing date: 2005-12-19
Publication date: 2012-09-19
Anticipated expiration: 2025-12-19
Also published as: JP2006260737A; US20060209605A1; KR100685532B1; KR20060099929A; US7260017B2

Description

本発明は、不揮発性メモリ装置に係り、特に、読み出し動作を速くするためのバッファメモリを有するＮＡＮＤ型フラッシュメモリ装置に関する。

電気的にプログラムと消去が可能であり、一定の周期でデータを再作成するリフレッシュ機能を必要としない不揮発性メモリ素子の需要が増加している。ここで、プログラムとは、データをメモリセルに書き込む動作をいう。

メモリ素子の高集積化のために複数のメモリセルが直列に接続（すなわち、隣接したセル同士がドレインまたはソースをお互い共有する構造）されて１本のストリングを構成するＮＡＮＤ型フラッシュメモリ素子が開発された。ＮＡＮＤ型フラッシュメモリ素子は、ＮＯＲ型フラッシュメモリ素子とは異なり、順次情報を読み出すメモリ素子である。

ＮＡＮＤ型フラッシュメモリ素子は、短時間内に大容量の情報を格納したりあるいは格納された情報を読み出したりするために、ページバッファが使用される。ページバッファは、入出力パッド(Input/Output PAD)から大容量のデータの提供を受けてメモリセルへ提供し、あるいはメモリセルのデータを格納した後出力する機能をする。通常、ページバッファは、データを一時格納するために、単一レジスタから構成されることが普遍的であったが、最近、ＮＡＮＤ型フラッシュメモリ素子において大容量データプログラムの際にプログラム速度を増加させるためにデュアルレジスタ(dualregister)を採用している。

ＮＡＮＤ型フラッシュメモリ装置において読み出し動作にかかる時間は、他のメモリと比較して遅い。これを克服するために、ページ（１本のワードラインに連結されているセル）単位でプログラムし或いは読み出す。ところが、ページ単位でプログラムし或いは読み出しても、セルからページバッファにデータを読み込むためには、相当な時間がかかる。

そこで、本発明は、メモリセルアレイの１ブロックに相当するバッファメモリをＮＡＮＤ型フラッシュメモリ装置に提供してその読み出し動作を向上させることを目的とする。

上記目的を達成するために、本発明の好適な実施例に係る不揮発性メモリ装置は、ビットラインとワードラインとの交差領域に配置されるメモリセルを有するメモリブロックらを含むメモリセルアレイと、センシングラインを介して前記ビットラインに連結され、前記ビットラインを介して前記メモリセルアレイに対する読み出し動作を行う複数のページバッファと、前記ビットラインを介して前記メモリセルアレイに連結され、前記メモリセルアレイと前記複数のページバッファとの間に接続されるバッファメモリを含み、前記バッファメモリは、前記メモリブロックらのうち指定されたひとつのメモリブロック内のセルの個数と同じ個数のスペシャルバッファを含み、前記スペシャルバッファは、前記指定されたメモリブロックに格納されたデータと同一のデータを格納し、前記指定されたメモリブロックに対する読み出し命令が入力されるとき、前記複数のページバッファは前記ビットラインおよび前記センシングラインを介して前記スペシャルバッファに格納されたデータを読み出し、前記読み出されたデータが出力されるように構成されることを特徴とする。

上述したように、本発明によれば、バッファメモリをＮＡＮＤ型フラッシュメモリ装置に設置することにより、特定のブロックに対する読み出し速度を向上させることができる。

以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。

図１は本発明の好適な実施例に係る不揮発性メモリ装置を示すブロック図、図２は図１の詳細構成を示す回路図である。

図１を参照すると、ＮＡＮＤ型フラッシュメモリ装置は、ＮＡＮＤ型フラッシュメモリセルアレイ、バッファメモリ２００、ページバッファ３００、Ｙカラム−デコーダ４００、出力バッファ５００および入出力パッド６００を含む。ここで、ＮＡＮＤ型フラッシュメモリセルアレイは、複数のブロックからなっている。

次に、図２を参照しながら、図１に示した各構成素子の詳細構成を説明する。

図２を参照すると、１つのブロック１００は、メモリセルＭＣ０〜ＭＣ１５を含むが、このメモリセルＭＣ０〜ＭＣ１５は、ドレイン選択トランジスタＤＳＴとソース選択トランジスタＳＳＴとの間に直列に接続され、セルストリングを形成する。このようなセルストリングは、Ｎ個が存在する。ドレイン選択トランジスタＤＳＴは各ビットラインＢＬ０〜ＢＬｎに接続され、ソース選択トランジスタＳＳＴは共通ソースラインＣＳＬに接続される。メモリセル（例えば、Ｍ０）は１本のワードライン（例えば、ＷＬ０）によって制御され、一つのページを形成する。

バッファメモリ２００は、ＳＲＡＭ(Static Random Access Memory)と同様の構造を持つスペシャルバッファＳＢＭ０〜ＳＢＭ１５から構成されているが、その他のメモリセルから構成されることもでき、メモリセルアレイの１ブロックと同一の大きさを持つ。

このようなスペシャルバッファＳＢＭ０〜ＳＢＭ１５は、各ビットラインＢＬ０〜ＢＬｎに接続され、メモリブロック１００とページバッファ３００との間に存在する。各スペシャルバッファ（例えば、ＳＢＭ０）は、１本のサブワードライン（例えば、ＳＷＬ０）によって制御される。

スペシャルバッファＳＢＭ０〜ＳＢＭ１５それぞれは、１つのラッチ回路ＬＴと２つのＮＭＯＳトランジスタＮ１、Ｎ２から構成される。ＮＭＯＳトランジスタＮ１は、消去動作の際にスペシャルバッファリセット信号ＳＢＭＲＳＴによってターンオンされ、ラッチ回路ＬＴのノードＱＢｂを「０」に、ノードＱＢを「１」に設定する。ＮＭＯＳトランジスタＮ２は、プログラム動作の際にはラッチ回路ＬＴのノードＱＢを「０」に、ノードＱＢｂを「１」にそれぞれ設定し、読み出し動作の際にはラッチ回路ＬＴのノードＱＢの信号を選択されたビットラインを介してページバッファ３００へ伝達する役割をする。

ページバッファ３００は、バッファメモリ２００とＹデコーダ４００との間に接続され、ビットライン選択＆バイアス部３１０、プリチャージ部３２０およびレジスタ３３０を含む。ビットラインＢＬ０、ＢＬ１は、センシングラインＳ０を介してページバッファ３００に連結される。このようなページバッファ３００は、複数個が連結されるが、図２には１個のみが示されている。

ビットライン選択＆バイアス部３１０は、バイアス供給トランジスタＮ１１、Ｎ１２とビットライン選択トランジスタＮ１３、Ｎ１４を含む。バイアス供給トランジスタＮ１１は、一端がビットラインＢＬ０に連結され、他端がバイアス信号ＶＩＲＰＷＲを提供するラインに連結され、ゲートにゲート制御信号ＤＩＳＣＨｅの印加を受けてターンオン／オフされる。このバイアス供給トランジスタＮ１１は、ビットラインＢＬ１にデータをプログラムしようとする場合に、ゲート制御信号ＤＩＳＣＨｅによってターンオンされてビットラインＢＬ０にバイアス信号ＶＩＲＰＷＲとして電源電圧ＶＣＣを印加する。バイアス供給トランジスタＮ１２は、一端がビットラインＢＬ１に連結され、他端がバイアス信号ＶＩＲＰＷＲを提供するラインに連結され、ゲートにゲート制御信号ＤＩＳＣＨｏの印加を受けてターンオン／オフされる。このバイアス供給トランジスタＮ１２は、ビットラインＢＬ０にデータをプログラムしようとする場合に、ゲート制御信号ＤＩＳＣＨｏによってターンオンされてビットラインＢＬ１にバイアス信号ＶＩＲＰＷＲとして電源電圧ＶＣＣを印加する。ビットライン選択トランジスタＮ１３は、ビットライン選択信号ＢＳＬｅに応答してビットラインＢＬ０をセンシングラインＳＯに連結させ、ビットライン選択トランジスタＮ１４はビットライン選択信号ＢＳＬｏに応答してビットラインＢＬ１をセンシングラインＳＯに連結させる。

プリチャージ部３２０は、電源電圧ＶＣＣとセンシングラインＳＯとの間に接続され、ゲートにプリチャージ信号ＰＲＥＣＨの印加を受けてターンオン／オフされるＰＭＯＳトランジスタＰ１１から構成される。このＰＭＯＳトランジスタＰ１１は、読み出し動作の際にセンシングラインＳＯを電源電圧ＶＣＣでプリチャージさせ、センシングラインＳＯを介してビットラインＢＬ０またはＢＬ１に電流を供給する。

レジスタ３３０は、ラッチ回路３３１、ＮＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２８、リセットトランジスタＮ２３、データ入力トランジスタＮ２４、Ｎ２５、インバータＩＶ１３、プログラム用トランジスタＮ２６、および読み出し用トランジスタＮ２７を含む。ラッチ回路３３１は、インバータＩＶ１１、ＩＶ１２からラッチを構成し、メモリセルから読み出されたデータまたはプログラムされるべきデータをラッチさせる。ＮＭＯＳトランジスタＮ２１は、センシングラインＳＯの信号に応答してターンオン／オフされ、ＮＭＯＳトランジスタＮ２２は、バッファメモリのスペシャルバッファＳＢＭに格納されたデータを読み出すとき、リセット信号ＲＤに応答してターンオン／オフされる。このＮＭＯＳトランジスタＮ２２は、バッファメモリ２００のスペシャルバッファＳＢＭがイネーブルされるとき、ＮＭＯＳトランジスタＮ２１がターンオンされると共にターンオンされ、ラッチ回路３３１のノードＱＡｂを「０」に、ノードＱＡを「１」に初期化させる。ＮＭＯＳトランジスタＮ２８は、読み出し動作の際にＮＭＯＳトランジスタＮ２１がターンオンされると共にターンオンされ、ラッチ回路３３１のノードＱＡｂを「１」に、ノードＱＡを「０」にそれぞれ変更させる。リセットトランジスタＮ２３は、ラッチ回路３３１のノードＱＡと接地電圧ＶＳＳとの間に接続され、ゲートにリセット信号ＰＢＲＳＴの印加を受けるＮＭＯＳトランジスタから構成される。このリセットトランジスタＮ２３は、メモリセルブロック１００のメモリセルＭＣに格納されたデータを読み出すとき、ラッチ回路３３１のノードＱＡを「０」に、ノードＱＡｂを「１」に初期化させる。データ入力トランジスタＮ２４は、ラッチ回路３３１のノードＱＡｂとカラムデコーダ４００との間に接続され、ゲートにデータ入力信号ＤＩの印加を受けるＮＭＯＳトランジスタから構成される。データ入力トランジスタＮ２５は、ラッチ回路３３１のノードＱＡとカラムデコーダ４００との間に接続され、ゲートにデータ入力信号ｎＤＩの印加を受けるＮＭＯＳトランジスタから構成される。このデータ入力トランジスタＮ２４、Ｎ２５は、データ入力信号ＤＩ、ｎＤＩによってそれぞれターンオンされ、外部から伝送されるデータをラッチ回路３３１に格納させる役割をする。インバータＩＶ１３は、ラッチ回路３３１のノードＱＡｂの信号を反転させて出力する。プログラム用トランジスタＮ２６は、センシングラインＳＯとインバータＩＶ１３の出力端子との間に接続され、ゲートにプログラム信号ＰＧＭの印加を受けるＮＭＯＳトランジスタから構成される。このプログラム用トランジスタＮ２６は、プログラムデータ、すなわちインバータＩＶ１３の出力信号をセンシングラインＳＯを介して選択されたビットラインＢＬ０またはＢＬ１に伝送する。読み出し用トランジスタＮ２７は、インバータＩＶ１３の出力端子とカラムデコーダ４００との間に接続され、ゲートに読み出し信号ＰＢＤ０の印加を受けるＮＭＯＳトランジスタから構成される。この読み出し用トランジスタＮ２７は、メモリセルから出力されるデータ、すなわちインバータＩＶ１３の出力信号をカラムデコーダ４００を介して出力バッファ５００へ伝送する。

カラムデコーダ４００は、ページバッファ３００に伝送されるプログラムデータ、またはページバッファ３００から読み出される読み出しデータを出力バッファ５００へ伝達する役割をする。

図３はバッファメモリを有するＮＡＮＤ型フラッシュメモリ装置のバイアス条件を示す図表である。

以下、図２および図３を参照しながら、バッファメモリを有するＮＡＮＤ型フラッシュメモリ装置の動作を説明する。

１）消去動作
まず、バッファメモリのスペシャルバッファＳＢＭがイネーブルされると、メモリブロック１００とバッファメモリ２００が同時に消去動作を行う。
メモリブロック１００は、メモリセルＭＣ０〜ＭＣ１５のウェル領域ＴＰＷＥＬＬに２０Ｖの高電圧を加え、ワードラインＷＬ０〜ＷＬ１５に０Ｖを加えることにより、ＦＮ(Fowler−Nordheim)トンネリングでメモリセルＭＣ０〜ＭＣ１５にプログラムされたデータを消去する。

バッファメモリ２００は、スペシャルバッファリセット信号ＳＢＭＲＳＴに電源電圧Ｖｃｃを一定の時間印加してＮＭＯＳトランジスタＮ１をターンオンさせ、スペシャルバッファＳＢＭ０〜ＳＢＭ１５のラッチ回路ＬＴのノードＱＢを「１」に、ノードＱＢｂを「０」に作る。この際、サブワードラインＳＷＬ０〜ＳＷＬ１５に０Ｖを印加してＮＭＯＳトランジスタＮ２をターンオフさせておく。

次に、バッファメモリのスペシャルバッファＳＢＭがディスエーブルされた場合を説明する。

この際は、メモリブロック１００のみ前記のような方法で消去動作が行われる。但し、スペシャルバッファＳＢＭに連結された全てのサブワードラインＳＷＬ０〜ＳＷＬｎとスペシャルバッファリセット信号ＳＢＭＲＳＴには０Ｖを印加してＮＭＯＳトランジスタＮ１、Ｎ２をターンオフ状態に作る。

２）プログラム動作
まず、バッファメモリのスペシャルバッファＳＢＭがイネーブルされた場合について説明する。バッファメモリ２００のスペシャルバッファＳＢＭ０〜ＳＢＭ１５のプログラム動作とは、ラッチ回路ＬＴ１のノードＱＢを「０」に、ノードＱＢｂを「１」にすることである。プログラム動作は、スペシャルバッファＳＢＭ０〜ＳＢＭ１５で先に行われ、次いでメモリセルＭＣ０〜ＭＣ１５で行われる。

次に、メモリブロック１００とバッファメモリ２００のプログラム動作について説明する。

データ入力信号ｎＤＬを用いてＮＭＯＳトランジスタＮ２５をターンオンさせ、ページバッフ３００内のラッチ回路３３１のノードＱＡにプログラムしようとするデータ「０」をローディングさせる。その後、プリチャージ信号ＰＲＥＣＨによってＰＭＯＳトランジスタＰ１１をターンオンさせ、選択されたビットライン（例えば、ＢＬ０）とセンシングノードＳＯをプリチャージさせる。次いで、プログラム信号ＰＧＭを用いてＮＭＯＳトランジスタＮ２６をターンオンさせ、選択されたビットラインＢＬ０或いはＢＬ１に０Ｖを印加する。その次、選択されたサブワードライン（例えば、ＳＷＬ０）にＶｃｃ＋Ｖｔｈを印加してＮＭＯＳトランジスタＮ２をターンオンさせ、スペシャルバッファＳＢＭ０のラッチ回路ＬＴのノードＱＢを「０」に作る。この際、同一のサブワードラインＳＷＬ０に連結された非選択ビットラインＢＬ１にはビットライン選択＆バイアス部３１０を介して電源電圧ＶＣＣを印加してプログラムを禁止させる（非選択ビットラインに接続されたスペシャルバッファＳＢＭは、消去状態を保つ。）。そして、スペシャルバッファリセット信号ＳＢＭＲＳＴに０Ｖを加えてＮＭＯＳトランジスタＮ１をターンオフさせておく。

バッファメモリ２００のプログラム動作が終わると、メモリブロック１００は、選択されたワードライン（例えばＷＬ０）にプログラム電圧Ｖｐｇｍとして１８Ｖを印加し、非選択されたワードラインＷＬ１〜ＷＬ１５にプログラム禁止電圧Ｖｐａｓｓとして９．５Ｖを印加してメモリセル（例えば、ＭＣ０）にデータをプログラムする。

次に、バッファメモリのスペシャルバッファＳＢＭがディスエーブルされた場合について説明する。

この場合には、メモリブロック１００の選択されたメモリセルにのみ図３のプログラムバイアス条件で上述したようにプログラム動作を行う。この際、バッファメモリ２００のサブワードラインＳＷＬとスペシャルバッファリセット信号ＳＢＭＲＳＴには０Ｖを印加して、ＮＭＯＳトランジスタＮ１、Ｎ２をターンオフ状態にする。

３）読み出し動作
まず、バッファメモリのスペシャルバッファＳＢＭがイネーブルされた場合について説明する。この場合には、メモリブロック１００からデータを読み出さず、バッファメモリ２００からデータを直接読み出すことにより、読み出し速度を向上させる。

プリチャージ信号ＰＲＥＣＨを用いてＰＭＯＳトランジスタＰ１１をターンオンさせてセンシングノードＳＯをＶｃｃのレベルでプリチャージさせる。その次に、リセット信号ＲＤにＶｃｃを印加してＮＭＯＳトランジスタＮ２１、Ｎ２２をターンオンさせ、ラッチ回路３３１のノードＱＡｂを「０」に、ノードＱＡを「１」に初期化させる。その後、ＰＭＯＳトランジスタＰ１１をターンオフさせ、ビットライン選択信号ＢＳＬｅを用いてＮＭＯＳトランジスタＮ１４をターンオンさせてビットラインＢＬ０とセンシングノードＳＯとを連結させる。この際、選択されたサブワードライン（例えば、ＳＷＬ０）にＶｃｃ＋Ｖｔｈを印加してＮＭＯＳトランジスタＮ２をターンオンさせ、ラッチ回路ＬＴのノードＱＢのデータ（プログラムデータは「０」、消去データは「１」）を選択されたビットラインＢＬ０に伝達する。この際、プログラムされたセルの場合には、スペシャルバッファＳＢＭ０のラッチ回路ＬＴのノードＱＢのデータが「０」なので、ＮＭＯＳトランジスタＮ２１がターンオフされ、ラッチ回路３３１のノードＱＡｂが「０」に、ノードＱＡが「１」に保たれ、消去セルの場合には、スペシャルバッファＳＢＭ０のラッチ回路ＬＴのノードＱＢのデータが「１」なので、ＮＭＯＳトランジスタＮ２１、Ｎ２８がターンオンされ、ラッチ回路３３１のノードＱＡｂが「１」、ノードＱＡが「０」に変わる。その次、データ読み出し信号ＰＢＤ０を用いてＮＭＯＳトランジスタＮ２７をターンオンさせ、読み出されたデータをＹデコーダ４００を介して出力バッファ５００に伝達する。

次に、バッファメモリのスペシャルバッファＳＢＭがディスエーブルされた場合について説明する。この際は、メモリブロック１００のセルからデータを読み出してくる。このときからは一般的な読み出し動作を取る。

まず、リセット信号ＰＢＲＳＴを用いてＮＭＯＳトランジスタＮ２３をターンオンさせ、ラッチ回路３３１のノードＱＡを「０」に、ノードＱＡｂを「１」に初期化させる。その後、プリチャージ信号ＰＲＥＣＨを用いてＰＭＯＳトランジスタ１１をターンオンさせ、ビットライン選択ＢＳＬｅを用いてＮＭＯＳトランジスタＮ１４をターンオンさせ、選択されたビットラインＢＬ０とセンシングノードＳＯをプリチャージさせる。その次に、選択されたワードラインＶｐｇｍには０Ｖを印加し、非選択ワードラインＶｐａｓｓに４．５Ｖを印加してセルの状態を読み取る。その後、さらにビットライン選択信号ＢＳＬｅによってＮＭＯＳトランジスタＮ１４をターンオンさせ、セルのデータをページバッファ３００に伝達する。この際、プログラムされたセルの場合には、センシングノードＳＯがプリチャージされた状態を保ち、ラッチ回路３３１のノードＱＡｂが「０」に、ノードＱＡが「１」にそれぞれ変わり、消去されたセルの場合には、センシングノードＳＯがディスチャージされた状態なので、ラッチ回路３３１のノードＱＡｂが「１」に、ノードＱＡが「０」にそれぞれ保たれる。

このとき、バッファメモリのスペシャルバッファＳＢＭはイネーブルされないので、全てのサブワードラインＳＷＬ０〜ＳＷＬ１５とスペシャルバッファリセット信号ＳＢＭＲＳＴには０Ｖが印加される。

上述したように、バッファメモリのスペシャルバッファＳＢＭがイネーブルされた場合には、スペシャルバッファＳＢＭ０〜ＳＢＭ１５に格納されたデータをページバッファ３００に読み出すことにより、読み出し動作をより速く行うことができる。バッファメモリのスペシャルバッファＳＢＭがディスエーブルされた場合には、正常的にＮＡＮＤ型フラッシュメモリ装置のメモリセルＭＣ０〜ＭＣ１５に格納されたデータをページバッファ３００に読み出す。

前述した本発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに注意すべきである。また、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範囲内において、様々な実施例に想到し得ることを理解するであろう。

本発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ装置を示すブロック図である。図１のＮＡＮＤ型フラッシュメモリ装置の詳細構成を示す回路図である。図２のＮＡＮＤ型フラッシュメモリ装置のバイアス条件を示す図表である。

符号の説明

１００メモリセルアレイの１ブロック
２００バッファメモリ
３００ページバッファ
４００Ｙデコーダ
５００出力バッファ
６００入出力パッド

Claims

ビットラインとワードラインとの交差領域に配置されるメモリセルを有するメモリブロックらを含むメモリセルアレイと、
センシングラインを介して前記ビットラインに連結され、前記ビットラインを介して前記メモリセルアレイに対する読み出し動作を行う複数のページバッファと、
前記ビットラインを介して前記メモリセルアレイに連結され、前記メモリセルアレイと前記複数のページバッファとの間に接続されるバッファメモリを含み、
前記バッファメモリは、
前記メモリブロックらのうち指定されたひとつのメモリブロック内のセルの個数と同じ個数のスペシャルバッファを含み、
前記スペシャルバッファは、前記指定されたメモリブロックに格納されたデータと同一のデータを格納し、前記指定されたメモリブロックに対する読み出し命令が入力されるとき、前記複数のページバッファは前記ビットラインおよび前記センシングラインを介して前記スペシャルバッファに格納されたデータを読み出し、前記読み出されたデータが出力されるように構成されることを特徴とする不揮発性メモリ装置。
前記スペシャルバッファは、ＳＲＡＭと同様の構造を持つことを特徴とする請求項１に記載の不揮発性メモリ装置。
前記指定されたメモリブロックに対するプログラム動作の際に、プログラムすべきデータを前記スペシャルバッファらに先にプログラムし、前記プログラムすべきデータを前記選択されたメモリブロックへプログラムすることを特徴とする請求項１に記載の不揮発性メモリ装置。
前記スペシャルバッファそれぞれは、データを格納するラッチ回路と、
前記消去動作の際に前記ラッチ回路の第１ノードをロジックローに、第２ノードをロジックハイに設定するための第１トランジスタと、
前記プログラム動作の際に前記ラッチ回路の前記第１ノードをロジックハイに、前記第２ノードをロジックローに設定するための第２トランジスタとを含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
前記スペシャルバッファに格納されたデータを読み出すとき、前記スペシャルバッファに格納されたデータがプログラムデータであれば、前記センシングラインはロジックローの状態になり、前記スペシャルバッファに格納されたデータが消去データであれば、前記センシングラインはロジックハイの状態になることを特徴とする請求項１に記載の不揮発性メモリ装置。
前記メモリセルに格納されたデータを読み出すとき、前記メモリセルに格納されたデータがプログラムデータであれば、前記センシングラインはロジックハイの状態になり、前記メモリセルに格納されたデータが消去データであれば、前記センシングラインはロジックローの状態になることを特徴とする請求項１に記載の不揮発性メモリ装置。
前記複数のページバッファそれぞれは、
データを格納するラッチ回路と、
前記センシングラインが連結されるセンシングノードをプリチャージさせるプリチャージ部と、
プログラムデータを前記ラッチ回路に格納するためのデータ入力部と、
前記センシングラインの信号に応答して接地電圧を伝達する第１トランジスタと、
前記スペシャルバッファに格納されたデータを読み出すとき、前記第１トランジスタと共に動作して前記ラッチ回路の第１ノードをロジックローに、第２ノードをロジックハイに初期化させる第２トランジスタと、
前記メモリセルに格納されたデータを読み出すとき、前記ラッチ回路の第１ノードをロジックハイに、前記第２ノードをロジックローに初期化させる第３トランジスタと、
前記スペシャルバッファに格納されたデータ、あるいは前記メモリセルに格納されたデータを読み出すとき、前記第１トランジスタと共に動作して前記ラッチ回路の前記第１および第２ノードのデータを変更させる第４トランジスタと、
前記ラッチ回路の第１ノードのデータを反転させる反転素子と、
前記反転素子から出力されるデータを前記センシングラインを介して選択ビットラインに伝送する第５トランジスタと、
前記反転素子から出力されるデータをデータラインに伝送するための第６トランジスタとを含むことを特徴とする請求項１に記載の不揮発性メモリ装置。