JPS62243196A - Ｐｒｏｍ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はプログラマブル−リード・オンリー・メモリ（
以下ＰＲＯＭと記す）集積回路（以下ＩＣと記す）に関
する。

（従来の技術） ＰＲＯＭは１周知のように、マイクロプログラム等を格
納しファームウェアとしてコンビエータシステムの重要
な構成要素をなしている。

ＰＲＯＭは多数個のＰＲＯＭ　−ＩＣから構成されるが
、従来のＰＲＯＭ−ＩＣの代表的なものは。

たとえば、ビット長が１でＩＫ語から成っている。

２８０Ｍ−ＩＣにデータを書き込むときには。

ＩＣ内部の電気特性上の要求から、読出し時より相当高
い電圧の印加を必要とし、また、書込みを保証するため
に、１アドレスへの書込みが終了したらそのアドレスを
読み出してみて書込み内容を確認してから次のアドレス
への書込みに移るようにしている。

（発明が解決しようとする問題点） このような従来構成においては、アドレスごとに書込み
動作を行なうことになるが、書込み動作時には上述のよ
うに高電圧を印加しまたＢ込みを安定化させるために充
分な時間を要するため。

Ｐ　ＩＬ　ＯＭ　−Ｉ　Ｃ全体−＼のＸ込み時間はその
アドレス数に比例して長（なるという問題点がある。

（問題点を解決するだめの手段） 本発明のＩＣは、全アドレス共通のＲＡ　Ｍ　、！Ｆ込
みデータ端子および各アドレス１圃別のＲＡＭｆｆｄ出
しデータ端子を設しナた几Ａ　Ｍ素子群と。

外部からのアドレス信号が几ＡＭ素子群と共通に供給さ
れかつ対応するアドレスのＲＡＭ読出しデータ端子が接
続されたＲＯＭ書込みデータ端子および全アドレス共通
のＲＯＭ読出しデータ端子を設けたＰＲＯＭ素子群 とを同一チップ上に構成し、アドレス、Ｆ−１位による
ＲＯＭ素子群全アドレスへの書込み終了後に一斉に全ア
ドレスを読み出しＰＲＯＭ素子群に一挙に書き込むよう
にしたことを特徴とする。

（実施例） 次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。

第１図を参照すると１本実施例はＲ，ＡＭ素子群１と、
ＲＯＭ素子群２と、読み書き制御回路３と。

データレジスタ４とから構成されているＰｉ（ＯＭ−Ｉ
Ｃである。

ＲＡＭ素子群１とＲＯＭ素子群２は、同じ語数および同
じビット長（本実施例は１ビツト長）を有し、また、外
部からのアドレス信号１０が共通に供給されている。

ＲＡＭ素子群１へのｌ（ＡＭ−９込みデータ２１は。

全アドレス共通の１ピツトであり、また、ＩＬＡＭ素子
群ｌからのＲＡＭ読出しデータ２３は各アドレス個別′
に語数と同数のビット数を有する。ＲＡ　ｉＪ読出しデ
ータ２３は、対応するアドレスのＲＯＭ素子群の誉込み
データバスにそのま＼導かれるように、ＩＣ内部で接続
されており、ＲＯＭ書込みデータとなる。なお、ＲＯＭ
素子群２からのＲＣ）Ｍ読出しデータは、全アドレス共
通の１ビツトである。

データレジスタ４は、データ線２０を介して外部と接続
され、ＲＯＭ読出しデータ２２あるいはＲＡＭ書込みデ
ータ２１を一時的に保持する。

読み書き制御回路３は、２ビツトの動作モード信号３０
に応答して、几ＡＭ素子群１とＲＯＭ素子群２にそれぞ
れ読み書き指示信号３１と３２を供給する。

先ず、動作モード信号３０が＠１０”であるときには、
読み書き制御回路３は、書込み動作を指示する内容の読
み書き指示信号３１と無動作を指示する内容の読み書き
指示信号３２をそれぞれＲＡＭ素子群１とＲＯＭ素子群
２に出力する。

この結果により、ＲＯＭ素子群ｌにおいてはアドレス信
号１０によって指定されるアドレスに。

データ線２０とデータレジスタ４とを介して外部から供
給されたＲＡＭ書込みデータ２１が書き込まれる。この
ときの書込みには高電圧を必要とせず、たとえば１００
＋１秒程度の高速度で行なわれる。アドレス信号１０は
、　ｋＬＡＭ素子群ｌの全アドレスへの書込みが終了す
るまで１次々に変化させられる。

無動作を指示された８０Ｍ素子＃２においては。

ＲＯＭ読出しデータ２２がデータレジスタ４に入力しな
いように内部のゲートが閉じられる。

次に動作モード信号３０が“０１”になると。

読み書き制御回路３は、読出し動作を指示する内容の読
み書き指示信号３１と書込み動作を指示する内容の読み
書き指示信号３２をそれぞれ几ＡＭ素子群ｌとＲＯＭ素
子群２に出力する。

この場合には、ＲＡＭ素子群１およびＲＯＭ素子群２に
おいてアドレス信号１０は無視され。

ＲＡＭ素子群１の全アドレスが一斉に読み出され。

このＲＡＭ読出しデータ２３がＲＯＭ素子群２の対応す
るアドレスに一挙に書き込まれる。つまり。

ＲＡＭ素子群１からＲＯＭ素子群２へのデータ転送が行
なわれることになる。このときのｌ（ＯＭ素子群２への
書込みには、前述したような高電圧を必要とするが、書
込み所要時間は１アドレスに対するものでしかない。

以上のように１本ＰルＯＭ−ＩＣへの書込みは動作モー
ド信号３０を先ず“１０“にしてｌ（ＡＭ素子群１に書
込み、次いで動作モード１６号３０を″”０１”にして
ＲＯＭ素子群２に転送するというように、２段階に分け
て行なわれる。

本ＰＲＯＭ−ＩＣの読出し動作は、ａ作モード信号３０
を００“に設定することにより行なわれる。読み書き制
御回路３は、共に読出し動作を指示する内容の読み書き
指示信号３１と３２をそれぞれＲＡＭ＊子群１とＦＬＯ
Ｍ素子群２に出力する。

ＲＡＭ素子群ｌとＲＯＭ素子群２においては。

共にアドレス信号１Ｇにより指定されるアドレスが読み
出されるが、ＲａＡ　Ｍ読出しｆ−夕２３は実質的には
無効となり、ＲＯＭ５出しデータ２２がデータレジスタ
４とデータｄ２０とを介して外部に取り出される。

本実施例においては、ｄｔみ書き制御回路３とデータレ
ジスタ４とを設けているが、これらをＰＩＬＯＭ−ＩＣ
の外部に移して、読み書き指示信号３１および３２．Ｒ
，ＡＭＪ込みデータ２１およびＲＯＭ読出しデータ２２
でインタフェースをとるようにしてもよい。

（発明の効果） 本発明によれば２以上に説明し文ように、ＲＯＭ素子群
と同じアドレスかつ同ビット長のＲＡＭＪａ子群を設け
て、先ず凡人Ｍ素子群の全アドレスに高速書込みを行な
った後でＲＡＭ素子群からＲＯＭ素子群へ全アドレス−
斉にデータ転送することによってＰＲＯＭ−ＩＣへの書
込みを行なうような構成を採用することにより、ＰＲＯ
Ｍ−ＩＣへの書込み時間がＲＡＭ素子群への全アドレス
書込み時間（ＩＫ語、ｔイクルタイム１００十１秒の場
合には約１ミリ秒）とＲＯＭ素子群の１アドレス＊ｇみ
時間（同、約５０　ミ’）秒）との合計時間程度になる
ため、従来の２８０Ｍ−ＩＣへの書込み時間である。ｌ
（ＯＭ素子群への全アドレス書込み時間（同、約５１秒
）から大幅に短縮されることになる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す。 １・・・・・・ＲＡＭ素子群、２・・・・・・ＲＯＭ素
子群、３・・・・・・読み書き制御回路、４・・・・・
・データレジスタ。 「−″″−″′″−″′″−−〜−−−−−−−−−−
””−−−−Ｍ矛　／　図

Claims (1)

1. 【特許請求の範囲】 全アドレス共通のＲＡＭ書込みデータ端子および各アド
   レス個別のＲＡＭ読出しデータ端子を設けたＲＡＭ素子
   群と、 外部からのアドレス信号が該ＲＡＭ素子群と共通に供給
   されかつ対応するアドレスの前記ＲＡＭ読出しデータ端
   子が接続されたＲＯＭ書込みデータ端子および全アドレ
   ス共通のＲＯＭ読出しデータ端子を設けたＰＲＯＭ素子
   群 とを同一チップ上に構成し、アドレス単位による前記Ｒ
   ＡＭ素子群全アドレスへの書込み終了後に一斉に全アド
   レスを読み出し前記ＰＲＯＭ素子群に一挙に書き効むよ
   うにしたことを特徴とするＰＲＯＭ集積回路。