JPH0444148A - アドレス割当て装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、中央制御装置にバスを介して接続された複数
段の周辺装置の各々に、中央制御装置によりアドレスを
割り当てるアドレス割当て装置に関する。

［従来の技術］ 第４図は、従来のアドレス割当て装置の構成を示すブロ
ック図である。中央制御装置２にバス１２を介して複数
の周辺装置４〜１０が接続されている。なお、バス１２
は、アドレス・バス、データ・バスを含むだけでなく、
その他の信号２例えば、デコード信号やコントロール信
号を伝送するためのバスを全て含んでいるものとする。

このような構成では、中央制御装置２からバス１２を介
して各周辺装置４〜１０の各々を個別に制御するために
、中央制御装置２から、各周辺装置４〜１０に対してア
ドレスを割り当てなければならない。

周辺装置４〜１０に対するアドレスの割当ては、例えば
、以下に示す方法が行われている。即ち、各周辺装置４
〜１０の各々に、デイツプ・スイッチ（ＤＳＷ）４ａ〜
１０ａを設け、これらに夫々異なる値を設定する。周辺
装置４〜１０は、ＤＳＷ４ａ〜１０ａに設定された値と
、中央制御装置２からのアドレス・デコード信号とを比
較する。

上記ＤＳＷ４ａＮＩＯａの設定値と、アドレス・デコー
ド信号とが対応した場合にのみ、その対応した当該周辺
装置へ中央制御装置２がアクセスできるようにする。つ
まり、周辺装置４ａｘｌＯａのＤＳＷ４ａ〜１０ａの設
定値に応じて、アドレスが割当てられるのである。

［発明が解決しようとする課題］ しかし、上述した従来のアドレス割当て方法では、次の
問題があった。即ち、デイツプ・スイッチを操作者がい
ちいち設定しなければならないため、設定操作が煩雑で
あり、このため、設定ミスが避けられない。

なお、上述した方法とは別に、周辺装置に対するアドレ
ス割当て方法が、以下のように提案されている。それは
、例えば、ＶＭＥバス等のマルチパスを使用した方法で
あり、各バスの規格として定められているものである。

このような方法では、周辺装置に対するアドレス割当て
を自動的に行うため、上述した欠点は解消される。しか
し、この方法を実現するためには、当然、規格に定めら
れたバスを使用しなければならない。しかも、中央制御
装置が周辺装置を識別するために、複雑なハードウェア
を個々の周辺装置側に設けなければならないという欠点
があった。

従って、本発明の目的の１つは、デイツプ・スイッチを
設定する等の人手による操作を必要とせずに、中央制御
装置から周辺装置へのアドレス割当てができるアドレス
割当て装置を提供することである。また、本発明の他の
目的は、アドレス割当て動作のために必要なハードウェ
ア及びその制御手順が単純なアドレス割当て装置を提供
することである。

［課題を解決するための手段］ 本発明のアドレス割当て装置では、中央制御装置は、書
込み出力端子及びイネーブル出力端子を有する。周辺装
置の各々は、中央制御装置の書込み出力端子に共通に接
続された書込み入力端子、イネーブル入力端子、イネー
ブル出力端子及び記憶手段を夫々有する。初段の周辺装
置のイネーブル入力端子は、中央制御装置のイネーブル
出力端子に接続され、次段以降の周辺装置の各々のイネ
ーブル入力端子は、前段の周辺装置のイネーブル出力端
子に接続される。

［作用］ 本発明のアドレス割当て装置によれば、中央制御装置は
、その中央制御装置の書込み出力端子及びイネーブル出
力端子に書込み信号及び書込みイネーブル信号を夫々出
力すると共に、バスにデータ信号を出力する。周辺装置
の各々は、イネーブル入力端子からの書込みイネーブル
信号の有効期間中に書込み入力端子からの書込み信号を
受けると、バスからのデータ信号を記憶手段に書込み、
イネーブル入力端子からの書込みイネーブル信号をイネ
ーブル出力端子に通過させる。従って、書込みイネーブ
ル信号は、順次、周辺装置の各々のイネーブル入力端子
及びイネーブル出力端子を通過する。この結果、各周辺
装置の記憶手段の各々に書き込まれたデータ信号の内容
がその周辺装置のアドレスとなる。

［実施例］ 次に、本発明のアドレス割当て装置に関わる実施例を図
面を参照して説明する。

第１図は、本発明のアドレス割当て装置の構成を示すブ
ロック図である。このアドレス割当て装置は、中央制御
装置１４にバス１３を介して接続された複数段の周辺装
置１６．　１８．　２０．　２２の各々に、中央制御装
置１４によりアドレスを割り当てる。バス１３は、アド
レス信号、データ信号、アドレス・デコード信号、及び
その他の制御信号を伝送するためのものである。なお、
本明細書において、各信号名の前に付した「／」は、当
該信号がアクティブ・ロウの信号であることを表す。中
央制御装置１４は、書込み出力端子３０、イネーブル出
力端子４０を有している。中央制御装置１４は、書込み
出力端子３０及びイネーブル出力端子４０に書込み信号
／Ａ書込みイネーブル信号／Ｅｌを夫々出力する。また
、これと共に、各周辺装置１６〜２２に割り当てるアド
レスを表すデータ信号をバス１３に出力する。周辺装置
１６〜２２の各々は、以下の端子を夫々有している。

即ち、中央制御装置１４の書込み出力端子３０に共通に
接続された書込み入力端子３２．　３４．　３６．３８
、イネーブル入力端子４２．　４４．　４６゜４８、及
びイネーブル出力端子５０．　５２．　５４゜５６であ
る。また、周辺装置１６〜２２は、中央制御装置１４が
周辺装置１６〜２２に割り当てたアドレスを記憶するた
めの記憶手段１６ａ〜２２ａを有している。初段の周辺
装置１６のイネーブル入力端子４２は、中央制御装置１
４のイネーブル出力端子４０に接続されている。また、
次段以降の周辺装置１８，２０．２２の各々のイネーブ
ル入力端子４４，４６．４８は、前段の周辺装置のイネ
ーブル出力端子５０，５２．５４に夫々接続されている
。

次に、このようにして構成されたアドレス割当て装置の
動作について説明する。

まず、周辺装置１６は、イネーブル入力端子４２からの
書込みイネーブル信号／Ｅｌの有効期間中に書込み入力
端子３２からの書込み信号／Ａを受けると、中央制御装
置１４からバス１３を介して出力されたデータ信号を記
憶手段１６ａに書込む。このデータ信号の内容が、当該
周辺装置１６のアドレスとなる。更に、周辺装置１６は
、上記アドレスの書込みと共に、イネーブル入力端子４
２からの書込みイネーブル信号／Ｅｌをイネーブル出力
端子５０に通過させる。通過した信号を書込みイネーブ
ル信号／Ｅ２とする。この書込みイネーブル信号／Ｅ２
は、次段の周辺装置１８のイネーブル入力端子４４に与
える。次に、周辺装置１８は、上述と同様の書込み動作
を行う。即ち、周辺装置１８は、イネーブル入力端子４
４からの書込みイネーブル信号／Ｅ２の有効期間中に書
込み入力端子３４からの書込み信号／Ａを受けると、中
央制御装置１４からバス１３を介して出力されたデータ
信号を記憶手段１８ａに書込む。このデータ信号の内容
が、当該周辺装置１８のアドレスとなる。更に、周辺装
置１８は、上記アドレスの書込みと共に、イネーブル入
力端子４４からの書込みイネーブル信号／Ｅ２をイネー
ブル出力端子５２に通過させる。通過した信号を書込み
イネーブル信号／Ｅ３とする。この書込みイネーブル信
号／Ｅ３は、次段の周辺装置２０のイネーブル入力端子
４６に与える。以下、同様のアドレス割り当て動作を行
うことにより、イネーブル信号／Ｅ４、／Ｅ５が、夫々
周辺装置２０．２２から出力されると共に、周辺装置２
２まで、順次、アドレスが割り当てられる。

次に、中央制御装置１４及び周辺装置１６〜２２の動作
について、第２図に示す回路図、及びこれに対応する第
３図のタイムチャートを参照して、詳細に説明する。

第２図は、本発明の一実施例における周辺装置の一部分
を示す回路図である。なお、第一２図において、第１図
に相当する部分には同一の符号を付している。バッファ
６０は、書込みイネーブル信号／Ｅｌが有効時にイネー
ブルとなって、書込み信号／Ａをアンド・ゲート６６に
与える。バス１３と、周辺装置１６内部のデータ・バス
ＢＤとの間の信号の授受は、バス・バッファ６２を介し
て行われる。バス・バッファ６２は、後述のマルチプレ
クサ７４の出力端子Ｑからの出力信号が有効になった時
にイネーブルされて、データの授受が可能となる。バッ
ファ６４には、バス１３上のデータのうちの４ビット分
のデータが入力する。書込みイネーブル信号／Ｅｌによ
り、バッファ６４がイネーブルされると、バッファ６４
を通過した４ビツトのデータは、レジスタ６８の入力端
子Ｄ１〜Ｄ４に与えられる。これらのデータは、アンド
・ゲート６６を通過した書込み信号／Ａの立ち」二がリ
エッジで、４ビツトのレジスタ６８に取り込まれて、そ
の出力端子０１〜の４にアクティブ・ロウで出力される
。なお、このレジスタ６８は、第１図の記憶手段１６ａ
に相当するものである。

周辺装置１６のアドレスは、３ビツトのデータとして、
レジスタ６８に格納される。レジスタ６８に書き込まれ
る残りの１ビツトのデータは、レジスタ６８にアドレス
が書き込まれたか、否かを示す書込み完了信号として使
用する。この書込み完了信号については、後で説明する
。また、レジスタ６８から出力された４ビツトのデータ
は、バッファ７６を通過して周辺装置１６内のデータ・
バスＢＤに出力される。また、レジスタ６８から出力さ
れた３ビツトのアドレス・データの各々は、マルチプレ
クサ７４の制御入力端子Ｃ１−０３に与えられる。この
アドレス・データに従って、マルチプレクサ７４は、そ
の入力端子Ｄ３〜Ｄ６に印加された４個のデコード信号
ＤＳＩ〜ＤＳ４の中から１個を選択して、出力端子Ｑに
出力する。

この出力端子Ｑに出力される信号が有効（ｒＬＪ）にな
ったとき、中央制御装置１４から周辺装置１６が選択さ
れたことになる。マルチプレクサ７４の出ツノ端子Ｑか
ら出力される信号により、上述のバス・バッファ６２が
イネーブルとなる。従って、周辺装置１６の内部のデー
タ・バスＢＤと、バス１３との間で、データの授受が行
われ、即ち、周辺装置１６が選択されることになる。マ
ルチプレクサ７４の出力信号によりイネーブルされるデ
コーダ７８は、中央制御装置１４から、バス１３及び周
辺装置１６内のアドレス・バスＢＡを介して与えられる
アドレス信号を受ける。デコーダ７８は、受けたアドレ
ス信号をデコードして、周辺装置１６内の各素子２例え
ば、バッファ、メモリ。

その他の素子等をイネーブルするイネーブル信号を出ノ
Ｊしたり、その他の制御信号を出力したりする。即ち、
周辺装置内の素子の各々に対して、アドレスが割り当て
られている。なお、周辺装置１６内のデータ・バスＢＤ
と同様に、周辺装置１６内のアドレス・バスＢＡは、図
示しないバス・バッファを介してバス１３に接続されて
いる。また、これらバス・バッファは、３ステート・バ
ッファであるため、イネーブル信号の他にも制御信号を
必要する。しかし、本実施例では、動作上関連がないの
で、上記制御信号を省略している。

次に、第３図のタイムチャートを参照して、第２図の回
路動作を説明する。

まず、中央制御装置１４は、イネーブル入力端子４２へ
の書込みイネーブル信号／Ｅｌを有効（「ＬＪ）にする
（第３図（Ａ））。この結果、バッファ６０及びバッフ
ァ６４がイネーブルされると共に、アンド・ゲート７２
の入力端子の一方が「Ｌ」となる。次に、周辺装置１６
に割り当てるアドレスを示すデータ信号をバス１３に出
力する。従って、そのデータ信号は、バッファ６４を通
過して、レジスタ６８の入力端子に与えられる。

そのアドレス信号が確定した後（第３図（Ｃ））、中央
制御装置１４は、書込み信号／Ａを出力する（第３図（
Ｂ））。この書込み信号／Ａは、イネーブル状態のバッ
ファ６０及びアンド・ゲート６６を通過して、レジスタ
６８のクロック入力端子に印加される。この結果、書込
み信号／Ａの立ち上がりエツジで、レジスタ６８の入力
端子Ｄ１〜Ｄ４に印加されているデータは、レジスタ６
８に書き込まれる。なお、この書込み動作前に行われる
初期設定により、レジスタ６８はリセットされており、
レジスタ６８の出力端子Ｑｌ−Ｑ４は、予め、全てｒＨ
Ｊ状態になっている。このため、上記書込み動作により
、レジスタ６８のデータ入力端子Ｄ１〜Ｄ３には、上述
したようなアドレスを示すデータ信号が出力することに
なる。なお、レジスタ６８の出力端子Ｑ４から、書込み
動作が完了したことを示す書込み完了信号／Ｂを出力さ
せるために、データ入力端子Ｄ４には、　ｒ　ＨＪの信
号が与えられる。従って、書込み動作の前後で、レジス
タ６８の出力端子Ｑ４の状態は、　ｒＨＪからｒＬＪに
変化する。即ち、書込み完了信号／Ｂの状態が、　「１
１」ならば、書込み前を示しており、ｒＬＪならば、書
込み後を示している。この書込み完了信号／Ｂは、アン
ド・ゲート７２の入力端子に至る。従って、アンド・ゲ
ート７２の出力信号、即ち、書込みイネーブル信号／Ｅ
２は、書込み完了信号／Ｂが有効（「Ｌ」）になると同
時に、有効（「Ｌ」）になる（第３図（Ｄ））。この書
込みイネーブル信号／Ｅ２は、イネーブル出力端子５０
を通過して、次段の周辺装置１８のイネーブル入力端子
４４に与えられる。また、上記書込み完了信号／Ｂは、
インバータ７０を介してアンド・ゲート６６に至る。即
ち、書込み完了信号／Ｂが有効（ｒＬＪ）になると、ア
ンド・ゲート６６は閉状態となるため、それ以降、バッ
ファ６０を介して入力してくる書込み信号／Ａの通過を
禁止する。このため、レジスタ６８に対する再書込みは
、禁止されることになる。

このような動作が行われた結果、周辺装置１６にアドレ
スが割当てられる。更に、上述と同様の動作が、順次、
周辺装置１８，２０．２２で行われる。その結果、第３
図（Ｅ）、　　（Ｆ）、　　（Ｇ）に示すように、書込
みイネーブル信号／Ｅ３゜／Ｅ４．／Ｅ５が、周辺装置
１８，２０．２２のイネーブル出力端子５２，５４．５
６から出力される。これらの動作については、繰り返し
になるので、その説明を省略する。

上述のように、アドレス割当て動作を行うことにより、
中央制御装置１４からみたアドレス・マツプ上に、周辺
装置１６〜２２の各々を割り当てることができる。従っ
て、中央制御装置１４からバス１３を介して周辺装置１
６〜２２へ、割り当てたアドレスに対応するアドレス・
デコード信号ＤＳＩ〜ＤＳ４を与えることにより、所望
の周辺装置を選択することができ、且つ、選択した周辺
装置を個別に制御することができる。

更に、上述のアドレス割当て動作が正確に行われたか、
否かを調べる場合は、以下のようにすればよい。即ち、
第１図でいえば、中央制御装置１４から各周辺装置１６
〜２２に割り当てたアドレ＋５− スが、各周辺装置１６〜２２の記憶手段１６ａ〜２２ａ
に格納されたことを確認すれば、アドレス割当て動作が
正確に行われたか、否かを確認できる。このことを第２
図を参照して説明する。即ち、選択する周辺装置のアド
レスに対応するアドレス・デコード信号ＤＳＬ−ＤＳ４
を出力することにより、例えば、周辺装置１６を選択す
る。これにより、マルチプレクサ７４の出力端子Ｑの出
力信号は、　「Ｌ」となり、デコーダ７８をイネーブル
する。このデコーダ７８には、バス１３からのアドレス
信号が入力している。レジスタ６８の出力信号を受ける
バッファ７６をイネーブルする信号をｒＬＪにするよう
に、アドレス信号を設定する。

これにより、レジスタ６８に格納されているデータ、即
ち、周辺装置１６に割当てたアドレスは、順次、バッフ
ァ７６、周辺装置１６内のデータ・バスＢＤ、　　及び
バス・バッファ６２を経由してバス１３に出力される。

この結果、中央制御装Ｗ１４は、周辺装置１６に割り当
てたアドレスを読み取ることができる。このようにして
周辺装置１６から読み出したアドレスと、初めに周辺装
置１６に割り当てたアドレスとを比較することにより、
正確にアドレスの割当て動作が行われたか、否かを確認
することができる。従って、これと同様の動作を各周辺
装置１８〜２２に対して順次行うことにより、アドレス
割当て動作の確認ができる。

上述のように、アドレスの割当ての確認を行うことによ
り、何台の周辺装置からアドレスを読み出したかという
ことを計数することは容易である。

このことを利用すれば、以下のような利点が生じる。即
ち、第１図の場合、４個の周辺装置１６〜２２のうち、
例えば、周辺装置２０が接続されていなかったときを考
える。この場合、書込みイネーブル信号は、周辺装置１
８までは至る。しかし、次段に存在すべきイネーブル入
力端子４６及びイネーブル出力端子５４が存在しないの
で、書込みイネーブル信号は、周辺装置２２に入力され
ない。

この結果、周辺装置２２に対するアドレスの割当ては行
われない。次に、上述したアドレス割当ての確認をする
と、周辺装置１８までのアドレスは読み出せるが、次段
以降のアドレスは読み出せない。従って、２個の周辺装
置１６．１８にしかアドレス割当てが行われていないこ
とが、中央制御装置１４により認識される。従って、中
央制御装置１４において、接続されるべき周辺装置の個
数と、アドレス割当てがなされた周辺装置の個数とを比
較すれば、所定数の周辺装置が正しく接続されているか
、否かを自動的に判定することができるという利点があ
る。

上述したように、本発明のアドレス割当て装置によれば
、中央制御装置１４にバスを介して接続された複数段の
周辺装置１６〜２２の記憶手段１６ａ〜２２ａの各々に
、順次、アドレスが書き込まれる。従って、デイツプ・
スイッチを設定する等の人手による操作を必要とせずに
、中央制御装置から周辺装置へのアドレス割当てを行う
ことができる。このため、従来と違って、デイツプ・ス
イッチの煩雑な設定操作を必要としない。また、デイツ
プ・スイッチの設定ミスによる誤動作を防止できるとい
った利点がある。

また、これらのアドレス割当て動作を実現するために必
要なハードウェアは、第２図の回路図に示すような単純
な構成により実現できる。また、そのハードウェアの制
御手順は、第３図のタイムチャートに示すように、簡単
である。

なお、第２図に示した実施例では、４ビツト構成のレジ
スタ６８を使用している。４ビツトのうちの３ビツトは
、周辺装置に割当てるアドレスを格納するために使用し
た。この理由について説明する。２ビツト分あれば、４
種類のアドレスを表現することができるため、４台の周
辺装置１６〜２２に割り当てるアドレスを格納できるは
ずである。しかし、初期設定により、レジスタ６８がリ
セットされた状態を別に示す必要がある。従って、レジ
スタ６８で使用するビットを１ビツト増やして、３ビツ
ト分をアドレス格納のために使用しているのである。

以上本発明の好適実施例について説明したが、本発明は
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱することなく２〇− 必要に応じて種々の変形及び変更を実施し得ることは当
業者には明らかである。

［発明の効果］ 以」二説明したように、本発明のアドレス割当て装置に
よれば、中央制御装置にバスを介して接続された複数段
の周辺装置の記憶手段の各々に、順次、アドレスが書き
込まれる。従って、従来と違って、デイツプ・スイッチ
を設定する等の人手による操作を必要とせずに、中央制
御装置から周辺装置へのアドレス割当てを行うことがで
きる。このため、操作性が向上すると共に、デイツプ・
スイッチの設定ミスによる誤動作を防止できる利点があ
る。また、アドレス割当て動作を実現するために必要な
ハードウェア、及びその制御手順は、単純なものでよい
という効果がある。また、周辺装置に割り当てたアドレ
スを読出すことにより、アドレス割当てされた周辺装置
の個数を計数すれば、周辺装置が所定個数接続されてい
るか、否かを判別することができるという効果がある。

【図面の簡単な説明】

第１図は、本発明のアドレス割当て装置の構成を示すブ
ロック図、第２図は、本発明の一実施例における周辺装
置の一部を示す回路図、第３図は、同実施例におけるア
ドレス割当て動作に対応するタイムチャート、第４図は
、従来のアドレス割当て装置の構成を示すブロック図で
ある。 １３　： １４＝ １６〜２２： １６ａ〜２２　ａ： ６８： バス 中央制御装置 周辺装置 記憶手段 レジスタ（記憶手段）

Claims (1)

1. 【特許請求の範囲】 中央制御装置にバスを介して接続された複数段の周辺装
   置の各々に、上記中央制御装置によりアドレスを割り当
   てるアドレス割当て装置において、上記中央制御装置は
   、書込み出力端子及びイネーブル出力端子を有し、これ
   ら書込み出力端子及びイネーブル出力端子に書込み信号
   及び書込みイネーブル信号を夫々出力すると共に、上記
   バスにデータ信号を出力し、 上記周辺装置の各々は、上記中央制御装置の書込み出力
   端子に共通に接続された書込み入力端子、イネーブル入
   力端子、イネーブル出力端子及び記憶手段を夫々有し、 初段の上記周辺装置のイネーブル入力端子は、上記中央
   制御装置のイネーブル出力端子に接続され、次段以降の
   上記周辺装置の各々のイネーブル入力端子は、前段の上
   記周辺装置のイネーブル出力端子に接続され、 上記周辺装置の各々は、上記イネーブル入力端子からの
   上記書込みイネーブル信号の有効期間中に上記書込み入
   力端子からの上記書込み信号を受けると、上記バスから
   の上記データ信号を上記記憶手段に書込み、上記イネー
   ブル入力端子からの上記書込みイネーブル信号を上記イ
   ネーブル出力端子に通過させ、 上記周辺装置の各々の上記記憶手段に書き込まれた上記
   データ信号の内容がその周辺装置のアドレスとなること
   を特徴とするアドレス割当て装置。