JPH11513823A - 共用ｓｒａｍ用のデータ・エラー検出および訂正 - Google Patents

Abstract

(57)【要約】 一次情報およびバックアップ情報が所定のアドレス指定可能位置に記憶される第１のメモリと第２のメモリを含む、メモリ・ユニットから読み取られた情報内のエラーを訂正する装置。対応する位置にある一次情報とバックアップ情報は同一である。プロセッサは、メモリ・ユニット内に記憶された情報の読取りを命令し、その読取りは、一次情報および対応するバックアップ情報の同時読取りである。マルチプレクサは、出力ポートをプロセッサに結合する。第１のメモリと第２のメモリから読み取られた一次情報および第１のメモリと第２のメモリから読み取られたバックアップ情報はマルチプレクサに結合される。第１のメモリと第２のメモリは、それぞれ第１のメモリと第２のメモリから読み取られたばかりの情報上でエラーが検出されたかどうかをそれぞれ第１のエラー信号と第２のエラー信号を介して示す。選択論理回路は、第１のメモリと第２のメモリ内のデータが一次情報またはバックアップ情報を含んでいるかを決定し、マルチプレクサの出力とすべき入力ポートの組を選択する制御信号を発生する。制御信号は、一次コピー内でエラーが示されなかった場合には、プロセッサに結合すべき一次情報を選択し、一次コピー内でエラーが示され、かつバックアップ・コピー内でエラーが示されない場合には、プロセッサに結合すべきバックアップ情報を選択する。

Description

【発明の詳細な説明】 共用ＳＲＡＭ用のデータ・エラー検出および訂正 発明の背景 本発明は、エラー検出に関し、より詳細には、エラー検出、および２つのプロ セッサによって共用されるメモリから読み取られたデータのソフト障害からの回 復に関する。 通常、メモリから読み取られたデータのエラーの検出と訂正（ＥＤＡＣ）では 、ある数の追加のビットをメモリ・ユニット内に記憶する必要がある。追加のビ ットはこれらの追加のビットの情報および分解能力を構成するビット（通常シン ドローム・ビットと呼ばれる）の数の関数である。情報（ワード／バイト）がメ モリ内に書き込まれるたびに、対応するシンドローム・ビットを発生させなけれ ばならない。情報が（対応するシンドローム・ビットと平行して）メモリから読 み取られ、エラーが検出された場合、すなわちエラーの性質がシンドローム・ビ ットの分解能力内に入る場合、一般にエラーを訂正することができる。この方法 は、かなりの量の追加のハードウェアを必要とし、また訂正を実施するために余 分の時間を必要とする。メモリにアクセスするプロセッサが余分の時間を使用す ることができない場合、新しい方式、すなわち回復方式を使用して、訂正を実施 しなければならない。 したがって、本発明は、実質上余分の時間を必要としないエラー検出および訂 正の手法を提供する。 発明の概要 したがって、本発明は、訂正を実施するために余分の時間を必要としないエラ ー検出および訂正の方式を提供する。メモリ・ユニットから読み取られた情報内 のエラーを訂正する装置は、第１のメモリと第２のメモリを含んでおり、そこで 一次情報およびバックアップ情報が所定のアドレス指定可能位置に記憶される。 対応する位置の一次情報とバックアップ情報とは同じである。第１のメモリと第 ２のメモリに動作可能に接続されたプロセッサは、メモリ・ユニット内に記憶さ れた情報の読取りを命令する。その読取りは、一次情報および対応するバックア ップ情報の同時読取りである。マルチプレクサは、入力ポートの第１の組および 入力ポートの第２の組を有し、さらに出力ポートの第１の組を有する。出力ポー トの第１の組はプロセッサに結合される。一次情報およびバックアップ情報は、 マルチプレクサの入力ポートの２つの組に結合される。選択論理回路は、マルチ プレクサに動作可能に結合され、さらに第１のメモリと第２のメモリに動作可能 に結合される。それぞれパリティ検出論理回路を備えた第１のメモリと第２のメ モリは、それぞれ第１のメモリと第２のメモリから読み取られたばかりの情報上 でエラーが検出されたかどうかをそれぞれ第１のエラー信号と第２のエラー信号 を介して示す。選択論理回路は、第１のメモリと第２のメモリ内のデータが一次 情報またはバックアップ情報を含んでいるかどうかを決定し、マルチプレクサの 出力とすべき入力ポートの組を選択する制御信号を発生する。制御信号は、一次 コピーによってエラーが示されなかった場合には、プロセッサに結合すべき一次 情報を選択し、一次コピー内でエラーが示され、かつバックアップ・コピー内で エラーが示されなかった場合には、プロセッサに結合すべきバックアップ情報を 選択する。 したがって、本発明の目的は、追加の時間を必要とせずにエラー訂正が実施さ れる装置を提供することである。 本発明の他の目的は、追加の時間を必要とせずにエラーが検出されたときにス タティック・ランダム・アクセス・メモリから読み取られた情報上でエラー訂正 が実施される装置を提供することである。 図面の簡単な説明 本発明の上記その他の目的は、以下の説明および添付の図面に関してとられた とき、より明らかになろう。図面中、同じ文字は同じ部分を示し、また図面は本 明細書の一部となる。 第１図は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のメモリ ・マップを示す図である。 第２図は、第１図のＳＲＡＭに結合されたマイクロコントローラのブロック図 である。 第３図は、ＳＲＡＭのメモリ空間の所定の割当てを示すＳＲＡＭのメモリ・マ ップを示す図である。 第４図は、所定の割当てを有する第３図のＳＲＡＭに結合されたマイクロコン トローラのブロック図である。 第５図は、本発明の好ましい実施形態のＳＲＡＭ割当てのメモリ・マップを示 す図である。 第６図は、それぞれ異なるタイプの第１のプロセッサと第２のプロセッサの間 で共用されたＳＲＡＭのブロック図である。 第７図は、ＳＲＡＭ用の選択論理回路の真理値表を示す図である。 詳細な説明 第１図には、それぞれプロセッサによってアクセスされる第１のスタティック ・ランダム・アクセス・メモリ（ＳＲＡＭ１）１０および第２のスタティック・ ランダム・アクセス・メモリ（ＳＲＡＭ２）１１のメモリ・マップが示されてい る。好ましい実施形態では、マイクロプロセッサ（Ｉｎｔｅｌ８０ｃ３１）はＳ ＲＡＭ１０、１１にアクセスすべきである。ＳＲＡＭ２ １１は一次情報を含ん でおり、ＳＲＡＭ１ １０はバックアップ情報を含んでいる。 第２図を参照すると、ＳＲＡＭ１ １０およびＳＲＡＭ２ １１に接続された マイクロコントローラ２０のブロック図が示されている。マイクロコントローラ ２０からのアドレス線３０はＳＲＡＭ１ １０ならびにＳＲＡＭ２ １１に接続 される。ＳＲＡＭ１ １０からのデータ線３２はマルチプレクサ４０に結合され 、ＳＲＡＭ２ １１からのデータ線３４もマルチプレクサ４０に結合される。マ ルチプレクサ４０の出力は、データ線３６を介してマイクロコントローラ２０の データ端子に結合される。チップ・イネーブル信号、読取りイネーブル信号、書 込みイネーブル信号などを含むマイクロコントローラ２０からの制御信号は、Ｓ ＲＡＭ１ １０およびＳＲＡＭ２ １１に結合される。ＳＲＡＭ１ １０からの パリティ・ビットＰ１およびＳＲＡＭ２ １１からのパリティ・ビットＰ２はパ リ ティ選択論理回路５０に結合される。 マイクロコントローラ２０がＳＲＡＭからの読取りを行いたい場合、所望の情 報のアドレスがアドレス線３０上に配置される（Ａ₀〜Ａ₁₅は、マイクロコント ローラ２０がＳＲＡＭからの情報の６４Ｋビットを読み取ることを可能にする） 。情報は、ＳＲＡＭ２ １１の一次領域ならびにＳＲＡＭ１ １０のバックアッ プ領域の指定された位置から読み取られ、情報は、それぞれのデータ線３２、３ ４上に配置される。パリティ・ビットＰ１、Ｐ２は、パリティ選択論理回路５０ に結合される。いずれかのパリティ・ビットＰ１、Ｐ２上にエラーがないことが パリティ選択論理回路の真理値表内に示された場合、パリティ選択論理回路は、 ＳＲＡＭ２の一次領域からのデータである入力１を選択する信号を出力する。こ のデータは、次いでデータ線３６を介してマイクロコントローラ２０に結合され る。しかしながら、ＳＲＡＭ２の一次領域の読取りからエラーが検出された場合 、パリティ選択論理回路は、バックアップ領域からのデータ、すなわちマルチプ レクサ４０の入力ポートの第２の組のデータを選択する制御信号を出力し、その データがマイクロコントローラ２０に結合される。パリティ・エラーがＳＲＡＭ １ １０とＳＲＡＭ２ １１の両方に発生した場合、選択論理回路は、後の処理 のためにマイクロコントローラに対して割込みを発生する。好ましい実施形態で は、パリティ選択論理回路は、マイクロコントローラ２０を実質上停止させるリ セット信号をマイクロコントローラ２０に対して発生する。したがって、エラー が一次データから検出された場合、二次（バックアップ）データが時間の延長な しにマイクロコントローラ２０内に読み込まれる。好ましい実施形態のマイクロ コントローラでは、データが読取りサイクルの開始（８０ｃ３１マイクロコント ローラからのＡＬＥアドレス・ラッチ・イネーブルパルスの立上りエッジ）から ３６１ナノ秒後データ・ポート上になければならない。ＳＲＡＭは、他のプロセ ッサと共用され、またアービトレーション方式では、ＳＲＡＭにアクセスするた めに他のプロセッサに時間が割り当てられるので、追加の６０ナノ秒を必要とす る従来のＥＤＡＣ技法を使用することは、データがマイクロコントローラ・デー タ入力ポートにおいてＡＬＥパルスの立上りエッジから３６１ナノ秒以内で有効 であるという要件を満足しない。本発明の方式は、訂正されたデータがプロセッ サに おいて所与の時間枠内で有効であるようにする。 第３図を参照すると、マイクロコントローラ２０のメモリ・ユニットのメモリ ・マップが示されている。本発明の好ましい実施形態のメモリ・ユニットは、そ れぞれ１２８Ｋバイト×９バイトから構成される２つの物理ＳＲＡＭを含んでい ることが有利である。マイクロコントローラ２０の一次情報（データおよび命令 ）は、図示のように位置０（領域Ｐ１、Ｐ２）において始まり、マイクロコント ローラ２０のバックアップ情報は、位置２００００ＨＥＸ（領域Ｂ１、Ｂ２）に おいて始まる。（本発明において使用されるすべてのメモリ位置は、１６進形式 で示される）。 第４図には、メモリ・ユニット（ＳＲＡＭ１ １０およびＳＲＡＭ２ １１を 含む）に結合されたマイクロコントローラのブロック図が示されている。さらに 、それぞれＳＲＡＭの上半分または下半分をアドレス指定するためにＳＲＡＭ１ ０、１１のＡ１６ビット、Ａ１７ビットを制御するＳＲＡＭ選択論理回路６０も 含まれている。マイクロコントローラ２０からの制御信号も、メモリ・アクセス （すなわち、読取り）がマイクロコントローラ２０によって実施されていること を示すためにＳＲＡＭ選択論理回路６０に結合される。この場合、ＳＲＡＭ選択 論理回路は、マイクロコントローラ２０がＳＲＡＭのバイトＰ１にアクセスして いるとき、ＳＲＡＭ２ １１に結合されたＡ１６ビットおよびＡ１７ビットはど ちらも０になり、それにより下部メモリ、すなわち一次領域Ｐ１がアドレス指定 されるようになっている。しかしながら、Ａ１７ビットが論理１になり、ＳＲＡ Ｍ１に結合されたＡ１６ビットが論理０になると、それによりバックアップ領域 Ｂ１がアドレス指定される。マイクロコントローラ２０がＳＲＡＭのバイトＰ２ によってアクセスしている場合、ＳＲＡＭ２ １１に結合されたＡ１７およびＡ １６はそれぞれ論理１および論理０になり、ＳＲＡＭ１ １０に結合されたＡ１ ７およびＡ１６はどちらも論理０になる。読取りが実施されたとき、データは、 ＳＲＡＭ１からのデータ線３２およびＳＲＡＭ２からのデータ線３４上に出力さ れ、マルチプレクサ４０に結合される。選択論理回路は、第１のメモリと第２の メモリ内のデータが一次情報またはバックアップ情報を含んでいるかどうかを決 定し、マルチプレクサの出力とすべき入力ポートの組を選択する制御信号を発生 する。 制御信号は、一次コピー内でエラーが示されなかった場合には、プロセッサに結 合すべき一次情報を選択し、一次コピー内でエラーが示され、かつバックアップ ・コピー内でエラーが示されなかった場合には、プロセッサに結合すべきバック アップ情報を選択する。 マイクロコントローラ２０に対するデータ・アベイラビリティの時間制限は、 メモリが他のプロセッサと共用される結果として生じる。 第５図を参照すると、本発明の好ましい実施形態のメモリ割当てのメモリ・マ ップが示されている。ＳＲＡＭ１ １０およびＳＲＡＭ２ １１は、マイクロコ ントローラならびに第２のプロセッサについて、一次領域が下部メモリ・アドレ ス空間内にあり、かつバックアップ領域が上部メモリ・アドレス空間内にあるよ うに割り当てられる。特定のデータのバイトの一次コピーおよび対応するバック アップ・コピーは、物理的に異なるＳＲＡＭ内に常駐する。これにより、共用Ｓ ＲＡＭの同時読取りおよび書込み動作が可能になる。例えば、Ｐ１と呼ばれるア ドレス０００００の一次コピーはＳＲＡＭ１内にあり、Ｂ１と呼ばれるアドレス ２０００１のバックアップ・バイトはＳＲＡＭ２内にある。 第６図には、マイクロコントローラ２０および第２のプロセッサ７０がアクセ スするために使用できる共用ＳＲＡＭ１０、１１のブロック図が示されている。 本発明の好ましい実施形態の第２のプロセッサは、Ｍｏｔｏｒｏｌａ６８０００ ファミリー・プロセッサである。第２のプロセッサ７０は、ＳＲＡＭ１０、１１ をアドレス指定するためにアドレス・バス３０に結合されたアドレス線を有する 。ビットＡ１６およびＡ１７は、動作タイプ、すなわち読取りがバイト読取りで あるのか、ワード読取りであるのか、または長いワードであるのかを識別する制 御情報を伴ってＳＲＡＭ選択論理回路６０に結合される。したがって、ＳＲＡＭ 選択論理回路６０内に含まれる論路回路は、第７図に示される真理値表に従って ＳＲＡＭ１に対してアドレス信号Ａ１７、Ａ１６を発生し、ＳＲＡＭ２ １１に 対してアドレス信号Ａ１７、Ａ１６を発生する。各ＳＲＡＭからのデータ・バス ３２、３４は、データ・バッファ論理回路８０に結合され、データ・バッファ論 理回路８０の出力は、第２のプロセッサ７０のデータ・ポートＤ₀〜Ｄ₃₁に結合 される３２ビット出力である。パリティ・ビットは、同様に第２のプロセッサ７ ０ に結合される。第２のプロセッサ７０は、パリティ・エラーが存在するかどうか を識別し、バックアップ領域を読み取ることができるように第２の読取りを開始 する処理能力を有する。ワード読取りを実施する場合、第２のプロセッサ７０は 、一次領域Ｐ１と一次領域Ｐ２とを併合した１６ビット・ワードを読み取る能力 を有する。このようにして、２つのプロセッサ間の通信を共用ＳＲＡＭを介して 実施する。エラーがデータ読取りにおいて検出された場合、第２のプロセッサ７ ０は、バックアップ領域、すなわちそれぞれＢ１領域およびＢ２領域からの同じ データの第２の読取りを開始し、次いでバイトが適切なシーケンスになるように バイト・スワップを実施する。本発明の好ましい実施形態の６８ＸＸＸはデータ 確認信号を含んでいないので、マイクロコントローラ２０に適用できる時間制限 は、好ましい実施形態の第２のプロセッサには適用できない。 本発明の好ましい実施形態のアービトレーション方式は、サイクルの第１の半 分が第２のプロセッサ７０に割り当てられ、サイクルの第２の半分がマイクロコ ントローラ２０に割り当てられるサイクルを含んでいる。このアービトレーショ ン方式は、第２のプロセッサ７０とマイクロコントローラ２０が実質上同時にＳ ＲＡＭをアドレス指定しようと試みる場合に必要になる。第２のプロセッサによ るＳＲＡＭ１０、１１にアクセスする要求は、「外部要求」の同期を必要とし、 要求が所定の時間スロット内でアサートされた場合、第２のプロセッサ７０は、 ＳＲＡＭへのアクセス権を得る。残りの時間は、マイクロコントローラ２０に割 り当てられる。長いワードの読取りの場合、サイクルは、２つのワード読取り動 作に分割される。例えば、６８ＸＸＸが位置１００００から長いワードの読取り を実施する場合、サイクルは、２つのワード・サイクルに分割される。ワード１ （アドレス１００００および１０００１）は第１のサイクル中にアクセスされ、 ワード２（アドレス１０００２および１０００３）は第２のサイクル中にアクセ スされる。Ｍｏｔｏｒｏｌａ６８ＸＸＸの動作は、データ・バッファ論理回路８ ０の動作を含めて、多数の文献があり、当業者に周知である。特定のマイクロコ ントローラおよび第２のプロセッサが示されたが、いかなるマイクロプロセッサ 、マイクロコントローラなどが使用できることが当業者なら理解できよう。本発 明を使用すれば、共用ＳＲＡＭへのアクセスに対する時間制限を解決することが で きる。同様に、パリティ選択論理回路５０およびＳＲＡＭ選択論理回路６０の論 理は、当業者なら本明細書に示される真理値表から実施することができる。 本発明の好ましい実施形態について考えられることを示したが、本発明の実質 的な精神および範囲から逸脱することなく本発明に多数の変更および修正を加え ることができることは明らかである。したがって、下記の請求の範囲において、 本発明の真の範囲内に入るそのようなすべての変更および修正を包括する。

───────────────────────────────────────────────────── 【要約の続き】 が示されなかった場合には、プロセッサに結合すべき一 次情報を選択し、一次コピー内でエラーが示され、かつ バックアップ・コピー内でエラーが示されない場合に は、プロセッサに結合すべきバックアップ情報を選択す る。

Claims (1)

1. 【特許請求の範囲】 １．ａ）一次情報とバックアップ情報が同じであるとき、所定のアドレス指定可 能位置に一次情報を記憶する第１のメモリと所定のアドレス指定可能位置にバッ クアップ情報を記憶する第２のメモリ、 ｂ）第１のメモリと第２のメモリに動作可能に接続され、前記メモリ内に記憶 された情報の読取りを命令するプロセッサであって、その読取りが、第１のメモ リ内に記憶された一次情報および第２のメモリ内に記憶された対応するバックア ップ情報の同時読取りであるプロセッサ、 ｃ）入力ポートの第１の組と入力ポートの第２の組を有し、さらに出力ポート の第１の組を有するマルチプレクサであって、出力ポートの第１の組が前記プロ セッサに結合され、かつ第１のメモリから読み取られた一次情報および第２のメ モリから読み取られたバックアップ情報が、それぞれマルチプレクサの入力ポー トの第１の組および入力ポートの第２の組に結合されるマルチプレクサ、及び ｄ）マルチプレクサに接続され、さらに第１のメモリと第２のメモリに動作可 能に結合された選択論理回路であって、第１のメモリと第２のメモリが、それぞ れ第１のメモリと第２のメモリから読み取られたばかりの情報上でエラーが検出 されたかどうかをそれぞれ第１のエラー信号と第２のエラー信号を介して示し、 選択論理回路が、一次エラー信号によってエラーが示されなかった場合には、入 力ポートの第１の組を選択する制御信号を発生し、それによりプロセッサに結合 すべき一次情報を選択し、一次エラー信号によってエラーが示され、かつ二次エ ラー信号によってエラーが示されない場合には、入力ポートの第２の組を選択す る制御信号を発生し、それによりプロセッサに結合すべき正確な情報であるバッ クアップ情報を選択する選択論理回路 を含む、メモリ・ユニットから読み取られた情報内のエラーを訂正する装置。 ２．さらに前記選択論理回路が、情報の読取り時に第１のメモリと第２のメモリ の両方からエラーが検出されたときを示すように前記プロセッサに結合される請 求項１に記載の装置。 ３．ａ）それぞれ下部メモリが一次情報を記憶し、上部メモリがバックアップ情 報を記憶するように下部メモリと上部メモリに分割され、上部メモリ・アドレス 指定可能位置が下部メモリ・アドレス指定可能位置の相対アドレス可能位置に対 応し、対応する相対アドレス可能位置に記憶された一次情報とバックアップ情報 が同じである第１のメモリと第２のメモリと、 ｂ）前記第１のメモリと第２のメモリに接続され、メモリ・ユニット内に記憶 された情報の読取りを命令するプロセッサであって、その読取りが、第１のメモ リと第２のメモリに記憶されている、上部メモリ内に記憶された一次情報と下部 メモリの対応するバックアップ情報の同時読取りであるプロセッサと、 ｃ）前記第１のメモリと第２のメモリに接続され、下部メモリを読み取らせ、 かつ上部メモリの対応する相対アドレス指定可能位置を読み取らせるアドレス情 報を発生し、それにより一次情報と対応するバックアップ情報が読み取られるメ モリ選択論理回路と、 ｄ）入力ポートの第１の組および入力ポートの第２の組を有し、さらに出力ポ ートの第１の組を有するマルチプレクサであって、出力ポートの１つの組が第１ のプロセッサに結合され、かつ上部メモリから読み取られた一次情報と下部メモ リから読み取られたバックアップ情報が、その第１の入力ポートおよび第２の入 力ポートに結合されるマルチプレクサと、 ｅ）前記マルチプレクサに接続され、さらに前記第１のメモリと第２のメモリ に結合された選択論理回路であって、第１のメモリと第２のメモリが、それぞれ 第１のメモリと第２のメモリから読み取られたばかりの情報上でエラーが検出さ れたかどうかをそれぞれ第１のエラー信号と第２のエラー信号を介して示し、第 １のメモリと第２のメモリ中のデータが一次情報またはバックアップ情報を含む かどうか判定し、一次コピー内でエラーが示されなかった場合には、一次データ を含む入力ポートの組を選択する制御信号を発生し、それにより第１のプロセッ サに結合すべき一次情報を選択し、一次コピー内でエラーが示され、かつバック アップ・コピー内でエラーが示されない場合には、入力ポートのバックアップ・ データを含む入力ポートの他の組を選択する制御信号を発生し、それにより第１ のプロセッサに結合すべき正確な情報であるバックアップ情報を選択する選択論 理回路と を含む、メモリ・ユニットから読み取られた情報内のエラーを訂正する装置。 ４．さらに前記選択論理回路が、情報の読取り時に第１のメモリと第２のメモリ の両方からエラーが検出されたときを示すためにプロセッサに結合される請求項 ３に記載の装置。 ５．ａ）それぞれ単一バイト幅であり、さらにマイクロコントローラおよび第２ のプロセッサ用に、下部メモリが一次情報を記憶して上部メモリがバックアップ 情報を記憶するように下部と下部のメモリに分割され、上部メモリ・アドレス指 定可能位置が下部メモリ・アドレス指定可能位置の相対アドレス可能位置に対応 し、対応する相対アドレス可能位置に記憶された一次情報とバックアップ情報が 同じである第１のメモリと第２のメモリと、 ｂ）前記第１のメモリと第２のメモリに接続され、メモリ・ユニット内に記憶 された情報の読取りを命令する第１のプロセッサであって、その読取りが、第１ のメモリと第２のメモリの下部メモリ内に記憶された一次情報と第１のメモリと 第２のメモリの上部メモリ内に記憶された対応するバックアップ情報との同時読 取りであり、一次情報およびバックアップ情報がどちらも単一バイト幅である第 １のプロセッサと、 ｃ）前記第１のメモリと第２のメモリに接続され、メモリ・ユニット内に記憶 された情報の読取りを命令する第２のプロセッサであって、バイト読取り、ワー ド読取り、および長いワードの読取りを含む異なるタイプの読取り動作を実施す ることができ、第１のメモリと第２のメモリから読み取られた情報が第２のプロ セッサに結合され、さらに第１のエラー信号と第２のエラー信号が、それぞれ第 １のメモリと第２のメモリの読取りエラーを示すために第２のプロセッサに結合 される第２のプロセッサと、 ｄ）前記第１のメモリと第２のメモリに動作可能に接続され、下部メモリを読 み取らせ、かつ上部メモリの対応する相対アドレス指定可能位置を読み取らせる アドレス情報を発生し、それにより第１のプロセッサがメモリ・ユニットを読み 取っているときに一次情報および対応するバックアップ情報が読み取られ、かつ 第２のプロセッサが命令している読取り動作のタイプに従って第１のメモリと第 ２のメモリとを読み取らせるアドレス情報を第１のメモリと第２のメモリに対し て発生するメモリ選択論理回路と を含む、メモリ・ユニットから読み取られた情報内のエラーを訂正する装置。 ６．さらに前記選択論理回路が、情報の読取り時に第１のメモリと第２のメモリ の両方からエラーが検出されたときを示すために第１のプロセッサに結合される 請求項５に記載の装置。 ７．前記第１と第２のメモリと第２のプロセッサとの間に挿入され、第１のメモ リと第２のメモリから読み取られたバイト幅データをアセンブルして、命令され た動作タイプに一致するデータ形式にするバッファ論理回路をさらに含む請求項 ６に記載の装置。