JPS63116258A - デ−タ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はデータ処理システムに関し、さらに具体的には
そのようなシステムの拡張を簡単にするための装置に関
するものである。

Ｂ、従来技術とその問題点 画像表示装置、フロッピ・ディスク・データ記憶装置、
プリンタ通信機能、電話管理システム等のシステム周辺
モジュールを付加することにより、個々の需要または要
求に合わせてコンピュータ・システムを構成することは
よく行なわれる。

コンピュータ・システムに新しい機能を追加するには、
コンピュータ・ボードの使用可能なスロットにインター
フェース回路カードを挿入する必要がある。しかし、「
モジュールの追加」または除去が行なわれるたびに、そ
の後で、制御プロセッサが、ボード上に挿入されたすべ
てのインターフェース・カードに別々にアドレスするこ
とができなければならない。

アドレス割振りの問題は、以前から知られており、様々
な解決策が考案されてきた。

従来技術の第１の解決方法では、制御プロセッサがカー
ドと連絡したいとき、スロット間での物理的位置にかか
わらずインターフェース回路にアドレスできるように、
各インターフェース回路カードが復号回路を備えている
。その装置を第２図に示す。制御プロセッサは、アダプ
タ・カード（１０５）が接続されているアドレス・バス
（１０６）を介してアドレスを生成する。そのアダプタ
は、スイッチまたはストラップ（１０１，”）ないしく
１０３）等によりバーツナライズされる。２つのアドレ
スが一致した場合、比較機構（１０４）はリード（１０
７）にカードを選択させる。その主な欠点は、導入時に
手動操作が必要なことであり、そのため構成上の誤りを
生じる恐れがあることである。また、詳細な顧客用のド
キュメンテーション・パンフレットが必要であり、かつ
複雑な保守操作も必要である。この方法では、コンピュ
ータ・システムのユーザが、復号回路を備えていない２
枚の類似したカードを挿入することもできない。パーソ
ナル・コンピュータでは、たとえば、５ＤＬＣ（直列デ
ータ・リンク制御装置）アダプタにストラップまたはス
イッチがないので、このアダプタは独自のアドレスを有
し、従って、この形式のカードが１枚しか挿入できない
。

従来技術の第２の解決方法は、導入時に手動操作は要ら
ないが、スイッチまたはストラップがボード上に配置さ
れていることを別にすると、同じ原理に基いている。各
スロットに特有のビット構成を復号することにより、そ
れぞれのアドレスが決定される。この機能は、手動操作
は要らないものの、新たな欠点がある。アドレスをボー
ドの物理スロットから供給しなければならないので、コ
ンピュータ・ボードは明らかに、この情報を供給するよ
うに設計しなければならず、従って、パーソナル・コン
ピュータのような小型コンピュータ・システムはその可
能性が排除される。さらに、この方法は、ボード上の物
理的位置とは無関係に１枚のインターフェース・カード
をスロットに挿入することができなくなり、特有の復号
手段を持たない２枚の同じカード（例えば、２枚の記憶
拡張カード）が挿入できない。

順序付けられたスロットの直列走査に影響を及ぼす回路
は、従来技術では、ある形の「ディジー・チェーン」構
成であった。すべてのアダプタを介して連鎖された信号
を使うと、各アダプタを次々に主プロセツサと通信させ
、異なるアドレスを割り当てすることが可能になる。第
３図にその原理を示す。リード２０３上のディジー・チ
ェーン信号は、アダプタ・カード２００を通過し、アダ
プタ・カード２００はその後優先権を次のアダプタ・カ
ード２０１に与えることができ、以下同様に進む。カー
ドは導入時に特別の処理を必要とせず、任意のスロット
に挿入することができる。しかし、そのような構成では
、空のスロットがないこと、および本体マシンが優先順
位情報を供給するように設計されている必要があり、ま
たボードは、アドレス指定の初期設定期間中のみ含まれ
る各スロットに関する入力および出力を有する特定の信
号を必要とする。

米国特許第４５５６９５３号は、複数の異なる、または
同様なインターフェース回路カードを事前割当てなしに
幾つかのスロットのどれにでも挿入できるようになって
いる装置を開示している。この装置は、本体マシンがそ
のような機能を提供するように設計されていることを必
要とし、特にカードが挿入される特定の物理的位置にオ
プション・カードがあることを示す信号を伝送するため
の特別なリードを必要とする。従って、その機能はパー
ソナル・コンピュータ等の小型システムでは使用できな
い。

０６問題点を解決するための手段 本発明は、ボードまたはインターフェース・カードの手
動操作を不要にし、保守の複雑さを軽減し、費用の削減
をもたらす。

本発明は、１枚または数枚の類似した、または異なるカ
ードを、ボード上での位置がどこであろうと使用可能な
スロットに挿入できるようにする。

本発明は、所定の優先順位を実現するためインターフェ
ース回路カードを特定のスロットに配列しなくてもすむ
ようにし、活動インターフェース・カード相互間に空の
スロットがあってもよいようにする。

本発明は、パーソナル・コンピュータのような小型シス
テム等、元来上記機能が可能なようには設計されていな
い、共通バスを有するコンピュータ・システムに対して
、上記機能を提供する。

本発明は、ボード上のスロットの位置がどこであろつと
、また、同様に他のインターフェース・カードが挿入さ
れているかどうか、およびその性質にかかわらず、コン
ピュータ・システムのユーザが新しいカードを使用可能
な１つのスロットに挿入できるようにするという原理を
実現したものである。

Ｄ、実施例 本発明は、主プロセツサとアダプタの間の自動アドレス
割振りおよび構成を可能にするものである。第１図に本
発明の原理を示す。基本システムのマスタ・プロセッサ
３０４は、データ・バス３０５、アドレス・バス３０６
および制御バス３０７を介してインターフェース・カー
ド３１０．３２０および３３０と連絡する。インターフ
ェース・カード３１０は、プロセッサ３１１と２つのレ
ジスタ３１２および３１３を備えている。インターフェ
ース・カード３２０は、プロセッサ３２１と２つのレジ
スタ３２２および３２′３を備えている。

同様に、インターフェース・カード３３０は、プロセッ
サ３３１と２つの゛レジスタ３３２および３３３を備え
ている。明らかに、カードの数は３枚に限定されず、余
分なカードを使用可能なスロットの１つに挿入するだけ
で、ユーザの必要に合わせて増やすことができる。記憶
スペース内で、特定の記憶域がアダプタ用に予約されて
いる。すべてのアダプタが’　ＡＡ　’と呼ばれる特定
の記憶域を有するものと仮定する（一般に、’ＡＡ”の
大きさは約１キロバイトである）、ここまでは、アダプ
タ・カードはそれらの特有のアドレスをまだ持たないの
で、どのアダプタ・カードも（異なる識別や機能を備え
ていても）アドレスによって区別できない、初期設定シ
ーケンスが開始し、各アダプタ・カードに一時に１枚ず
つアドレスし、さらに、必要ならば、アプリケーション
・プログラムが要求する場合アダプタ・カードに特定の
アドレスを再割当てする能力をマスタ・プロセッサ３０
４に与える。初期設定シーケンスは初期設定コマンドで
始まる。初期設定コマンドはどのアダプタにも共通な初
期設定アドレスをアドレス・バス３０６を介して伝送す
ることでよく、それに対して、各アダプタは初期設定シ
ーケンスを実行することにより応答する。このシーケン
スの間にすべてのアダプタ３１０．３２０および３３０
が記憶域’ＡＡ”内のランダム・アドレスを計算する。

このランダム・アドレスは、カード上のプロセッサ、ま
たは、カードがプロセッサを備えていない場合はハード
ウェア自体によって計算することができる。たとえば、
アダプタ３１０が選択したアドレスＷＸＹＺが、レジス
タ３１２に記憶されるそれ自体のアドレスになり、アド
レス・バス８０６を復号するのに使用される。同様に、
アダプタ３２０（または３３０）は、レジスタ３２２（
または３３３）にアドレスｗ’ｘ’ｙ”ｚ’　（または
Ｗ″Ｘ″Ｙ″Ｚ”）を記憶する。

次にマスタ・プロセッサ３０４が、記憶域°ＡＡ°内の
可能なすべてのアドレスを走査する。アダプタ・カード
・によって選択されなかったアドレスが走査されたとき
は、どのアダプタも応答せず、従って、マスタ・プロセ
ッサ３０４は何も読み取らない、、（データ・バスが３
試態である場合は、ＦＦＦＦが読み取られる。） アダプタ３１０が選択したアドレスＷＸＹＺに走査が進
むと、マスタ・プロセッサ３０４の読取り命令に対する
応答としてアダプタがその値を送′り戻す。カードの存
在、カード入出力等、アダプタの存在を示すための他の
どんな信号も使用できることに留意すべきである。

記憶域”ＡＡ”全体についての走査が終ると、マスタ・
プロセッサ３０４は通常、挿入されたカードの数と同数
の応答を得る。

万一、２つ以上のアダプタが同一のランダム・アドレス
を選択することが起こった場合、同じアドレスを有する
アダプタが同時に応答するので、受は取る応答の数はそ
の構成内のアダプタの数よりも少なくなる。マスタ・プ
ロセッサ３０４は、初期設定コマンドをすべてのアダプ
タに再度書き込むことにより、手順を再開する。その手
順は、各アダプタ・カードが異なるランダム・アドレス
を有する限り、継続する。

マスタ・プロセッサ３０４が、各アダプタ・カードによ
って選択された特定のアドレスを知っているとき、各カ
ードに別々にアドレスすることができる。特に、マスタ
・プロセッサ３０４はカードの識別子を読み取って、５
ＤＬＣカード、フロッピ・ディスク、インターフェース
・カード等、その種類を判定することができる。

マスタ・プロセッサ３０４はまた、（必要ならば）アプ
リケーション・プログラムの要求に応じて各アダプタに
対し新しいアドレスを再割当てすることができる。これ
らの新しいアドレスは、レジスタ３１３．３２３および
３３３に記憶される。

こうして最終的に構成テーブルが作成される。

第４図に、本発明の好ましい実施例の一例をさらに詳し
く示す。前述のように、マスタ・プロセッサ３０４はア
ドレス・バス３０６、データ・バス３０５および制御バ
ス３０７を介してインターフェース・カード３１０と連
絡する。制御バス３０７は、書込みパルスＷＲおよび読
取りパルスＲＤを発生する。

インターフェース・カード３１０は、アドレス・バス４
０６、データ・バス４０４および制御バス４０５を介し
て通信を行なうスレーブ・プロセッサ３１１を備えてい
る。制御リード４１３はこれらのバスを使用禁止（高イ
ンピーダンス値）にさせる。Ｐ　ＲＯＭ　４６０は、後
述するすべての操作の順序づけ用の、特に初期設定シー
ケンス用のプロセッサ３１１の制御プログラムを記憶す
る。

この特定の実施例では、２つのレジスタ３１２および３
１３はレジスタ４０１にまとめてあり、従って、再割当
て処理が実行される場合、プロセッサ３１１が選択した
以前のアドレスに新しいアドレスが取って変わる。

初期設定シーケンスの始めに、スレーブ・プロセッサ３
１１は、たとえば、ランダム・アドレス’ｗＶ　Ｘ　Ｙ
　Ｚを計算する。次に、ランダム・アドレスＷＸＹＺの
値が、バス４０４を介して伝送され、バス４０６はアド
レス・レジスタ４０１のアドレスを運ぶ。そのアドレス
は、デコーダ４０２で復号される′。デコーダ４０２は
、制御リード４０７を有効化して、制御バス４０５から
到来する書込みパルスＷＲをＡＮＤゲート４０３を通過
させる。

書込みパルスＷ　Ｒは、アドレス・レジスタ４０１の書
込み入力線に接続されたＯＲゲート４０８に伝送される
。データ・バス４０４によって運ばれたｗ　、ｘ　ｙ　
ｚの値は、最終的にアドレス・レジスタ４０１に記憶さ
れる。

このステップで、検査のために必要ならば、アドレス・
レジスタ４０１の内容を、制御バス４０５上の読取りコ
マンドを用いてゲート４４０を介してスレーブ・プロセ
ッサ３１１が読み取ることができる。値ｗｘｙｚは、自
動的に比較回路４１０に送られる。レジスタ４０１から
の出力は、り一ド４１１によって遅延回路４０９に人力
され、遅延時間後に比較回路４１０のＸ人力に伝送され
る。

０λゲート４３０は、制御バス３０７上に読取り信号ｒ
ＬＤまたは書込み信号ＷＲが発生したとき、比較回路４
１０を有効化する。

マスタ・プロセッサ３０４に対するこの特定アダプタ３
１０のアドレスは、このときまでに’ｖＶ　ＸＹＺにな
っている。要するに、アドレス・レジスタ４０１は、異
なる２つのアドレスを介してアクセス可能である。アド
レス・レジスタ４０１には、スレーブ・プロセッサ３１
１が所定の固定アドレスを用いてデコーダ４０２を介し
てアドレスすることができる。マスタ・プロセッサ３０
４もスレーブ・プロセッサ３１１で計算されたランダム
・アドレスＷ　Ｘ　Ｙ　Ｚにより比較回ｉ１４１０を介
して、アドレス・レジスタ４０〕にアドレスすることが
できる。初期設定の最初のステップの終りまでに、各ア
ダプタはそれ自体のランダム・アドレスを計算し終えて
いる。

次に、マスタ・プロセッサ３０４は、一連の読取りコマ
ンドを用いて、割り振られた記憶域′ＡＡ°内の可能な
すべてのアドレスを走査する。値Ｗ　Ｘ　Ｙ　Ｚがアド
レス・バス３０６を介して伝送されるときは、値Ｗ　Ｘ
　Ｙ　Ｚはドライバ４１２を介して直ちに比較回路４１
０に送られる。比較回路４１０に対する２つの人力Ｘと
Ｙの値は等しいので、制御リード４１３および４１４が
有効化される。

制御リード４１３は、有効化されると、バス４０４．４
０５．４０６を使用禁止にする。

制御リード４１４は、制御バス３０７を介してマスタ・
プロセッサ３０４から到来する読取りパルスＲＤをＡＮ
Ｄゲート４１５を介して伝送させる。ゲート４１５の出
力は、ドライバ４１７を有効化して、レジスタ４０１の
出力をデータ・バス３０５に伝送させる。従って、マス
タ・プロセッサ３０４は、そのアドレスが少なくとも１
つのアダプタによって選択されたことをマスタ・プロセ
ッサ３０４に教える読取りコマンドに対する応答として
、アダプタのランダム・アドレスＷＸＹＺを、そのデー
タ・バス３０５上で読み取ることができる。マスタ・プ
ロセッサ３０４は、すべてのアダプタが選択したアドレ
スの数と値を知る。２個以上のアダプタが同一アドレス
を選択した場合、応答の数は、挿入されたカードの数よ
りも少なくなる。この場合は、各アダプタに対して異な
るアドレスを得るため、新しい初期設定シーケンスが実
行される。

この初期設定シーケンスの終りで、マスタ・プロセッサ
３０４は、選択されたランダム・アドレスを知っており
、従って、各アダプタに別々にアドレスすることができ
る。ユーザまたはプログラム・アプリケーションの要件
に応じて、新しいアドレスを各インターフェース・カー
ドに再割当てする必要が生じることがある。カードの再
割当てを行なうと、アプリケーション・プログラムが、
初期設定シーケンスで選択された前のランダム・アドレ
スとは無開係に、インターフェース・カードにアドレス
することが可能になる。

アダプタにアドレスを再割当てするには、マスタ・プロ
セッサ３０４がこの新しいアドレスを次のようにアドレ
ス・レジスタ４０１に書込む。ある期間中に、マスタ・
プロセッサ３０４は、アドレス・バス３０６を介して運
ばれるランダム・アドレスｗｘｙｚを用いて、インター
フェース・カード３１０にアドレスする。比較回路４１
０の人力ＸおよびＹが等しければ、リード４１３および
４１４が有効化される。制御リード４１３はバス４０４
．４０５および４０６を無効化する。制御り一ド４１４
はＡＮＤゲート４１５および４１６を有効化する。ＩＮ
ＩＴリード４５０は、マスタ・プロセッサ３０４または
内部ハードウェアで制御され、ＡＮＤゲート４１５およ
び４１６に接続されている。ＩＮＩＴリード４５０は、
初期設定シーケンスが実行されるときレジスタ４０１を
ロックするために使用される。

第２の期間中に、マスタ・プロセッサ３０４は、新、し
いアダプタ・アドレスをデータ・バス３０５を介して伝
送し、書込みパルスＷＲを制御バス３０７を介して送る
。ＡＮＤゲート４１６はオンにセットされ、バス・レシ
ーバ４１８を有効化する。

データ・バス３０５は、高インピーダンス状態であった
スレーブ・データ・バス４０４とドツト接続される。Ａ
ＮＤゲート４１６はまたＯＲゲート４０８を有効化し、
ＯＲゲート４０８は新しいカード・アドレスの値をアド
レス・レジスタ４０１に記憶させる。記憶された値は、
次に遅延回路４０９を介して比較回路４１０のＸ入力に
伝送される。

この遅延は、リード４１４上に、従って、ＯＲゲート４
０８の出力線に十分大きなパルスを確保するために必要
である。この遅延回路４０９の代りに、論理マルチプレ
クサを使ってもよい。値ＸとＹはこのとき異なっている
ので、比較結果は一致せず、ゲート４１５、および４１
６は低レベルになる。

この再割当てシーケンスの終りに、アドレス・レジスタ
４０１に新しいアドレスが記憶され、従って、上述のよ
うにカードにアドレスするためにマスタ・プロセッサ３
０４がそれを使用できる。

通常通り、アダプタ・アドレスは、アドレスの上位ビッ
トから成り、アダプタ内のそれぞれのレジスタを選択す
るには下位ビットが使用されることに留意すべきである
。

アダプタはまた、アダプタの種類（ＳＤＬＣカード、フ
ロッピ・ディスク・インターフェース・カード、プリン
タ・カード等）に特有の識別子レジスタを有する。初期
設定シーケンス中にこの識別子レジスタを読むことによ
り、マスタ・プロセッサ３０４は、どの種類のアダプタ
が特定のランダム・アドレスに対応するかを判定し、従
って、識別子レジスタとカードの性質とに応じて新しい
アドレス指定ステップを遂行することができる。これは
、自動構成テーブルを作成し、従って、初期設定シーケ
ンス中に計算された前のランダム・アドレスがどうであ
れ、アプリケーション・プログラムが各カードにアドレ
スできるようにする方法である。

通常遅延回路４０９とアドレス・レジスタ４０１を除い
て、第４図に示すすべてのモジュールは、共通のインタ
ーフェース・カード上に既にあり、従って、あまり追加
費用をかけずに、将来使用するカードで本発明が実施で
きることに留意すべきである。

【図面の簡単な説明】

図面の簡単な説明 第１図は本発明の原理を簡単に示したブロック・ダイヤ
グラムである。 第２図は従来技術で知られている、カード上に配置され
たスイッチまたはストラップを用いてカードを識別する
方法の原理を示すブロック・ダイヤグラムである。 第３図は、従来技術で知られている、ディジー・チェー
ン信号を用いたカード識別の方法を示すブロック・ダイ
ヤグラムである。 第４図は、本発明の原理による好ましい実施例の詳細な
ブロック・ダイヤグラムである。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名）

Claims (1)

1. 【特許請求の範囲】 マスタ・プロセッサおよび該マスタ・プロセッサにバス
   を介して接続された複数のインターフェース・カードを
   含み、 各インターフェース・カードが、前記マスタ・プロセッ
   サによる初期設定時にランダム・アドレスを計算する手
   段と、該ランダム・アドレスを自身のアドレスとして記
   憶する手段とを具備することを特徴とするデータ処理シ
   ステム。