JP2646807B2 - マルチポートメモリ - Google Patents
マルチポートメモリInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は，デユアルポートメモリ等の複数のポート
を有するマルチポートメモリに関するものである。
を有するマルチポートメモリに関するものである。
従来のマルチポートメモリの一例を第１図を用いて説
明する。第１図はデユアルポートメモリのブロツク図で
あり，第４図は従来例としての第１図における調停回路
の回路図である。
明する。第１図はデユアルポートメモリのブロツク図で
あり，第４図は従来例としての第１図における調停回路
の回路図である。
第１図において，（１）はメモリセル，（100）はメ
モリセル（１）とアクセス可能な第１ポート，例えばＬ
側ポート，（101）はメモリセル（１）とアクセス可能
な第２ポート，例えばＲ側ポート，（２）はＬ側ポート
（100）のデータバス，（３）はＬ側ポート（100）のア
ドレスバス，（４）は“0"レベルを与えるとＬ側ポート
（100）をアクチブにする▲▼信号，（５）は
“0"レベルを与えるとＬ側ポート（100）のアドレスバ
ス（３）の指定するアドレスにおいてメモリセル（１）
にＬ側ポート（100）のデータバス（２）の内容を書込
む▲▼信号，（６）は“0"レベルを与えるとＬ側
ポート（100）のアドレスバス（３）の指定するアドレ
スにおけるメモリセル（１）の内容をＬ側のポート（10
0）のデータバス（２）に読み出す▲▼信号，
（７）はＲ側ポート（101）からアクセス中のアドレス
と同一アドレスを，後からＬ側ポート（100）から同時
アクセスしようとした時“0"レベルが出力され,L側ポー
ト（100）からアクセスしようとしたCPU（図示せず）を
動作待ちの状態にするための▲▼信号，
（８）はＲ側ポート（101）のデータバス，（９）はＲ
側ポート（101）のアドレスバス，（10）は“0"レベル
を与えるとＲ側ポート（101）をアクチブにする▲
▼信号，（11）は“0"レベルを与えるとＲ側ポート
（101）のアドレスバス（９）の指定するアドレスにＲ
側ポート（101）のデータバス（８）の内容を書き込む
▲▼信号，（12）は“0"レベルを与えるとＲ側ポ
ート（101）のアドレスバス（９）の指定するアドレス
の内容をＲ側のポート（101）のデータバス（８）に読
み出す▲▼信号，（13）はＬ側ポート（100）か
らアクセス中のアドレスと同一アドレスを後からＲ側ポ
ート（101）から同時アクセスしようとした時“0"レベ
ルが出力され,R側ポート（101）からアクセスしようと
したCPU（図示せず）を動作持ちの状態にするための▲
▼信号である。（14）はＬ側ポート（100）
のアドレスバス（３）の内容と,R側ポート（101）のア
ドレスバス（９）の内容と，▲▼信号（４）と▲
▼信号（10）とが入力され,L側ポート（100）と
Ｒ側ポート（101）とから同時にメモリセル（１）の同
一アドレスをアクセスしないようにするためのＬ側ポー
ト（100）およびＲ側ポート（101）の内部制御信号（1
5），（16）を発生するとともに，上述の▲
▼信号（７）および▲▼信号（13）を出力す
る調停回路である。（17）はＬ側ポート（100）のデー
タバス（２）と▲▼信号（６）と▲▼信号
（５）とＬ側ポート（100）の内部制御信号（15）とが
加えられ，メモリセル（１）に書き込むデータをメモリ
セル（１）に与え，メモリセル（１）から読み出される
データを受けとり，さらに，メモリセル（１）に対して
制御信号を与えるＬ側ポート（100）のI/Oバツフア，
（18）はＬ側ポート（100）のアドレスバス（３）の情
報をメモリセル（１）の該当するアドレスを選択するコ
ードに変換するＬ側ポート（100）のアドレスデコー
ダ，（19）はＲ側ポート（101）のデータバス（８）と
▲▼信号（12）と▲▼信号（11）とＲ側ポ
ート（101）の内部制御信号（16）とが加えられ，メモ
リセル（１）に書き込むデータをメモリセル（１）に与
え，メモリセル（１）から読み出されるデータを受けと
り，さらに，メモリセル（１）に対して制御信号を与え
るＲ側ポート（101）のI/Oバツフア，（20）はＲ側ポー
ト（101）のアドレスバス（９）の情報をメモリセル
（１）の該当するアドレスを選択するコードに変換する
Ｒ側ポート（101）のアドレスデコーダである。
モリセル（１）とアクセス可能な第１ポート，例えばＬ
側ポート，（101）はメモリセル（１）とアクセス可能
な第２ポート，例えばＲ側ポート，（２）はＬ側ポート
（100）のデータバス，（３）はＬ側ポート（100）のア
ドレスバス，（４）は“0"レベルを与えるとＬ側ポート
（100）をアクチブにする▲▼信号，（５）は
“0"レベルを与えるとＬ側ポート（100）のアドレスバ
ス（３）の指定するアドレスにおいてメモリセル（１）
にＬ側ポート（100）のデータバス（２）の内容を書込
む▲▼信号，（６）は“0"レベルを与えるとＬ側
ポート（100）のアドレスバス（３）の指定するアドレ
スにおけるメモリセル（１）の内容をＬ側のポート（10
0）のデータバス（２）に読み出す▲▼信号，
（７）はＲ側ポート（101）からアクセス中のアドレス
と同一アドレスを，後からＬ側ポート（100）から同時
アクセスしようとした時“0"レベルが出力され,L側ポー
ト（100）からアクセスしようとしたCPU（図示せず）を
動作待ちの状態にするための▲▼信号，
（８）はＲ側ポート（101）のデータバス，（９）はＲ
側ポート（101）のアドレスバス，（10）は“0"レベル
を与えるとＲ側ポート（101）をアクチブにする▲
▼信号，（11）は“0"レベルを与えるとＲ側ポート
（101）のアドレスバス（９）の指定するアドレスにＲ
側ポート（101）のデータバス（８）の内容を書き込む
▲▼信号，（12）は“0"レベルを与えるとＲ側ポ
ート（101）のアドレスバス（９）の指定するアドレス
の内容をＲ側のポート（101）のデータバス（８）に読
み出す▲▼信号，（13）はＬ側ポート（100）か
らアクセス中のアドレスと同一アドレスを後からＲ側ポ
ート（101）から同時アクセスしようとした時“0"レベ
ルが出力され,R側ポート（101）からアクセスしようと
したCPU（図示せず）を動作持ちの状態にするための▲
▼信号である。（14）はＬ側ポート（100）
のアドレスバス（３）の内容と,R側ポート（101）のア
ドレスバス（９）の内容と，▲▼信号（４）と▲
▼信号（10）とが入力され,L側ポート（100）と
Ｒ側ポート（101）とから同時にメモリセル（１）の同
一アドレスをアクセスしないようにするためのＬ側ポー
ト（100）およびＲ側ポート（101）の内部制御信号（1
5），（16）を発生するとともに，上述の▲
▼信号（７）および▲▼信号（13）を出力す
る調停回路である。（17）はＬ側ポート（100）のデー
タバス（２）と▲▼信号（６）と▲▼信号
（５）とＬ側ポート（100）の内部制御信号（15）とが
加えられ，メモリセル（１）に書き込むデータをメモリ
セル（１）に与え，メモリセル（１）から読み出される
データを受けとり，さらに，メモリセル（１）に対して
制御信号を与えるＬ側ポート（100）のI/Oバツフア，
（18）はＬ側ポート（100）のアドレスバス（３）の情
報をメモリセル（１）の該当するアドレスを選択するコ
ードに変換するＬ側ポート（100）のアドレスデコー
ダ，（19）はＲ側ポート（101）のデータバス（８）と
▲▼信号（12）と▲▼信号（11）とＲ側ポ
ート（101）の内部制御信号（16）とが加えられ，メモ
リセル（１）に書き込むデータをメモリセル（１）に与
え，メモリセル（１）から読み出されるデータを受けと
り，さらに，メモリセル（１）に対して制御信号を与え
るＲ側ポート（101）のI/Oバツフア，（20）はＲ側ポー
ト（101）のアドレスバス（９）の情報をメモリセル
（１）の該当するアドレスを選択するコードに変換する
Ｒ側ポート（101）のアドレスデコーダである。
なお,L側ポート（100）はI/Oバツフア（17），アドレ
スデコーダ（18）を有するとともに，データバス
（２），アドレスバス（３），▲▼信号（６），
▲▼信号（５），▲▼信号（４），および
▲▼信号（７）の端子を有し,R側ポート（10
1）はI/Oバツフア（19），アドレスデコーダ（20）を有
するとともにデータバス（８），アドレスバス（９），
▲▼信号（12），▲▼信号（11），▲
▼信号（10），および▲▼信号（13）の端
子を有している。
スデコーダ（18）を有するとともに，データバス
（２），アドレスバス（３），▲▼信号（６），
▲▼信号（５），▲▼信号（４），および
▲▼信号（７）の端子を有し,R側ポート（10
1）はI/Oバツフア（19），アドレスデコーダ（20）を有
するとともにデータバス（８），アドレスバス（９），
▲▼信号（12），▲▼信号（11），▲
▼信号（10），および▲▼信号（13）の端
子を有している。
次に，従来の調停回路（14）の詳細を示す第４図にお
いて，（21）はＬ側ポート（100）のアドレスバス
（３）の内容と,R側ポート（101）のアドレスバス
（９）の内容が一致しているか否かを判定し，一致して
いればアドレス一致内部信号（22）を出力するアドレス
一致判定手段，例えばアドレス一致判定回路，（23）は
アドレス一致内部信号（22）と▲▼信号（４）と
▲▼信号（10）とが入力され,L側ポート（100）
の内部制御信号（15）とＲ側ポート（101）の内部制御
信号（16）と▲▼信号（７）と▲
▼信号（13）を出力するWAIT発生回路である。
いて，（21）はＬ側ポート（100）のアドレスバス
（３）の内容と,R側ポート（101）のアドレスバス
（９）の内容が一致しているか否かを判定し，一致して
いればアドレス一致内部信号（22）を出力するアドレス
一致判定手段，例えばアドレス一致判定回路，（23）は
アドレス一致内部信号（22）と▲▼信号（４）と
▲▼信号（10）とが入力され,L側ポート（100）
の内部制御信号（15）とＲ側ポート（101）の内部制御
信号（16）と▲▼信号（７）と▲
▼信号（13）を出力するWAIT発生回路である。
次に動作について説明する。デユアルポートメモリは
Ｌ側ポート（100）とＲ側ポート（101）とからアクセス
するアドレスが同一でないときは全く相互に影響を与え
ずにアクセスすることができるが，同一アドレスを同時
にアクセスしようとしたときは同時アクセスを防止する
ための調停が行われる。
Ｌ側ポート（100）とＲ側ポート（101）とからアクセス
するアドレスが同一でないときは全く相互に影響を与え
ずにアクセスすることができるが，同一アドレスを同時
にアクセスしようとしたときは同時アクセスを防止する
ための調停が行われる。
まず，第５図に示されるタイムチヤートにより,R側ポ
ート（101）が書込みのためのアクセス中のアドレスに
対し,L側ポート（100）から読み出しを行おうとした場
合の動作について説明する。
ート（101）が書込みのためのアクセス中のアドレスに
対し,L側ポート（100）から読み出しを行おうとした場
合の動作について説明する。
時点（32）においてＬ側アドレスバス（３）の内容と
Ｒ側アドレス（９）の内容が一致し，しかも，▲
▼信号（４）と▲▼信号（10）が共にアクチブ
（“0"レベル）なのでアクセスの競合が起り，アドレス
一致内部信号（22）がアクチブ（“1"レベル）になる。
Ｒ側アドレス（９）の内容が一致し，しかも，▲
▼信号（４）と▲▼信号（10）が共にアクチブ
（“0"レベル）なのでアクセスの競合が起り，アドレス
一致内部信号（22）がアクチブ（“1"レベル）になる。
この場合,R側ポート（101）のアドレスバス（９）が
先にAn＋１となり，後からＬ側ポート（100）のアドレ
スバス（３）がAn＋１になつたので,L側ポート（100）
からのアクセスはＲ側ポート（101）からのアクセスが
終了するまで待ちの状態になる。この間,L側ポート（10
0）の▲▼信号（７）がアクチブ（“0"レベ
ル）になり,L側ポート（100）につながるプロセツサ等
を待ち状態にする。
先にAn＋１となり，後からＬ側ポート（100）のアドレ
スバス（３）がAn＋１になつたので,L側ポート（100）
からのアクセスはＲ側ポート（101）からのアクセスが
終了するまで待ちの状態になる。この間,L側ポート（10
0）の▲▼信号（７）がアクチブ（“0"レベ
ル）になり,L側ポート（100）につながるプロセツサ等
を待ち状態にする。
時点（33）でＬ側ポート（100）の▲▼信
号（７）がインアクチブ（“1"レベル）になると，アク
セスの競合が終了し，待たされていたＬ側ポート（10
0）はアドレスAn＋１の内容を読み出す。
号（７）がインアクチブ（“1"レベル）になると，アク
セスの競合が終了し，待たされていたＬ側ポート（10
0）はアドレスAn＋１の内容を読み出す。
なお，この例では，読み出されたアドレスAn＋１の内
容は，先にＲ側ポート（101）からアドレスAn＋１に書
き込まれたデータ（Dx）である。
容は，先にＲ側ポート（101）からアドレスAn＋１に書
き込まれたデータ（Dx）である。
さて，第１図および第４図に示される従来のマルチポ
ートメモリにおいては，複数のメモリアドレスにわたる
メモリセル領域を単位にして第１ポート（100）または
第２ポート（101）からメモリセル（１）をアクセスす
る場合，第１ポート（100）からアクセス中の単位のメ
モリセル領域に対し，第２ポート（101）からアクセス
が行われようとしているか否かを判定する機能を有して
いないので，第１ポート（100）からアクセス中の上述
のメモリセル領域に対する第２ポート（101）からのア
クセスを防止することできなかつた。即ち，例えば，第
１ポート（100）から書込み途中の単位のメモリセル領
域の情報が第２ポート（101）から書込み完了データと
して読出され，情報が誤つて転送される問題が生じた。
この問題を防ぐため従来においては，第１ポート（10
0）がメモリセル（１）にデータを読出しまたは書込中
は，読出しまたは書込中のメモリセル領域がいずれであ
つても，第２ポート（101）から読出しまたは書込みを
しないように，第２ポート（101）側につながるCPU（図
示せず）は，第１ポート（100）個につながるCPU（図示
せず）が出力するメモリセル（１）とアクセス状態か否
かを表すステータス情報を読み，上述のステータス情報
がメモリセル（１）とアクセス中を意味しているとき
は，第２ポート（101）側につながる上述のCPU（図示せ
ず）は，メモリセル（１）とアクセスしないようにソフ
トウエアで防止するなどの方法をとつていたが，プログ
ラムを複雑にするばかりでなく，第１ポート（100）か
らメモリセル（１）のいずれのアドレスがアクセスされ
ていても第２ポート（101）からメモリセル（１）をア
クセスできないなどの問題があつた。
ートメモリにおいては，複数のメモリアドレスにわたる
メモリセル領域を単位にして第１ポート（100）または
第２ポート（101）からメモリセル（１）をアクセスす
る場合，第１ポート（100）からアクセス中の単位のメ
モリセル領域に対し，第２ポート（101）からアクセス
が行われようとしているか否かを判定する機能を有して
いないので，第１ポート（100）からアクセス中の上述
のメモリセル領域に対する第２ポート（101）からのア
クセスを防止することできなかつた。即ち，例えば，第
１ポート（100）から書込み途中の単位のメモリセル領
域の情報が第２ポート（101）から書込み完了データと
して読出され，情報が誤つて転送される問題が生じた。
この問題を防ぐため従来においては，第１ポート（10
0）がメモリセル（１）にデータを読出しまたは書込中
は，読出しまたは書込中のメモリセル領域がいずれであ
つても，第２ポート（101）から読出しまたは書込みを
しないように，第２ポート（101）側につながるCPU（図
示せず）は，第１ポート（100）個につながるCPU（図示
せず）が出力するメモリセル（１）とアクセス状態か否
かを表すステータス情報を読み，上述のステータス情報
がメモリセル（１）とアクセス中を意味しているとき
は，第２ポート（101）側につながる上述のCPU（図示せ
ず）は，メモリセル（１）とアクセスしないようにソフ
トウエアで防止するなどの方法をとつていたが，プログ
ラムを複雑にするばかりでなく，第１ポート（100）か
らメモリセル（１）のいずれのアドレスがアクセスされ
ていても第２ポート（101）からメモリセル（１）をア
クセスできないなどの問題があつた。
従来のマルチポートメモリの一例としてのデユアルポ
ートメモリは以上のように構成されているので，単一の
アドレス対応でアクセスを判定しており，複数のメモリ
アドレスにわたるメモリセル領域を単位にしてアクセス
する場合，第１ポート（100）が書込みまたは読出中の
メモリセル領域の単位に対し同時に第２ポート（101）
から書込みまたは読出しが行われようとしても，これを
判定できずデータが誤つて授受されるなどの問題があつ
た。
ートメモリは以上のように構成されているので，単一の
アドレス対応でアクセスを判定しており，複数のメモリ
アドレスにわたるメモリセル領域を単位にしてアクセス
する場合，第１ポート（100）が書込みまたは読出中の
メモリセル領域の単位に対し同時に第２ポート（101）
から書込みまたは読出しが行われようとしても，これを
判定できずデータが誤つて授受されるなどの問題があつ
た。
この発明は，上記のような課題を解決するためになさ
れたもので，複数のメモリアドレスにわたるメモリセル
領域を単位にしてアクセスする場合，第１ポートからの
アクセス中のメモリセル領域の単位に対して第２ポート
からアクセスしようとしているか否かを判定する手段を
設け，第１ポートが書込みまたは読出中のメモリセル領
域の単位に対する第２ポートからの書込みまたは読出し
が防止されるマルチポートメモリを得ることを目的とす
る。
れたもので，複数のメモリアドレスにわたるメモリセル
領域を単位にしてアクセスする場合，第１ポートからの
アクセス中のメモリセル領域の単位に対して第２ポート
からアクセスしようとしているか否かを判定する手段を
設け，第１ポートが書込みまたは読出中のメモリセル領
域の単位に対する第２ポートからの書込みまたは読出し
が防止されるマルチポートメモリを得ることを目的とす
る。
この発明に係るマルチポートメモリは、メモリセル
と、２進化された複数ビットを有するメモリアドレスの
うち所定のビットを除く部分アドレス情報が同一な複数
のメモリアドレスにわたるメモリセル領域を単位とし
て、単位毎に対応してメモリセルと読出し書込みを行う
第１ポートおよび第２ポートと、第１ポートの読出しま
たは書込中の所定の単位のメモリセル領域の部分アドレ
ス情報が、第２ポートが読出しまたは書込みを行うメモ
リセル領域の部分アドレス情報と一致しているかを判定
し、一致している場合、単位の連続したアドレスにデー
タ信号を第１ポートが読出しまたは書込み終了後に、第
２ポートに読出しまたは書込みを行なわせるメモリ領域
一致判定手段と、を備えるようにしたものである。
と、２進化された複数ビットを有するメモリアドレスの
うち所定のビットを除く部分アドレス情報が同一な複数
のメモリアドレスにわたるメモリセル領域を単位とし
て、単位毎に対応してメモリセルと読出し書込みを行う
第１ポートおよび第２ポートと、第１ポートの読出しま
たは書込中の所定の単位のメモリセル領域の部分アドレ
ス情報が、第２ポートが読出しまたは書込みを行うメモ
リセル領域の部分アドレス情報と一致しているかを判定
し、一致している場合、単位の連続したアドレスにデー
タ信号を第１ポートが読出しまたは書込み終了後に、第
２ポートに読出しまたは書込みを行なわせるメモリ領域
一致判定手段と、を備えるようにしたものである。
この発明におけるマルチポートメモリでは、メモリセ
ル領域一致判定手段を第１、第２ポートのアドレス情報
のうち所定のビットを除く部分アドレス情報について一
致判定しないようにし、メモリセル領域一致判定手段の
出力信号により、第１のポートがアクセス中の連続する
複数のメモリアドレスにわたるメモリセル領域からなる
単位のメモリセル領域毎に対する第２ポートからの同時
アクセスを行わない。
ル領域一致判定手段を第１、第２ポートのアドレス情報
のうち所定のビットを除く部分アドレス情報について一
致判定しないようにし、メモリセル領域一致判定手段の
出力信号により、第１のポートがアクセス中の連続する
複数のメモリアドレスにわたるメモリセル領域からなる
単位のメモリセル領域毎に対する第２ポートからの同時
アクセスを行わない。
以下，この発明の一実施例を第１図，および第２図に
より説明する。第１図は，デユアルポートメモリのブロ
ツク構成図であり，従来例の説明で使用されたものと同
一であるが，この発明の一実施例においては調停回路
（14）の内部接続が従来例の場合と異つている。第２図
は，この発明の一実施例における調停回路（14）の詳細
を示した回路図である。第２図において，（40）は２つ
の連続したメモリアドレスのメモリセル領域を単位のメ
モリセル領域とし，この単位のメモリセル領域毎にメモ
リセル（１）と書込みまたは読出しを行うときアクチブ
（“1"レベル）に設定するDAH信号，（41）はＬ側ポー
ト（100）のアドレスバス（３）のA0L信号（3a）とＲ側
ポート（101）のアドレスバス（９）のA0R信号（9a）が
入力され，両者が等しいとき出力が“1"レベルになるA0
一致回路，（42）はＬ側ポート（100）のA1L信号（3b）
とＲ側ポート（101）のA1R信号（9b）が入力され，両者
が等しいとき出力が“1"となるA1一致回路，（51）はＬ
側ポート（100）のA10L信号（3k）とＲ側ポート（101）
のA10R信号（9k）が入力され，両者が等しいとき出力が
“1"となるA10一致回路，（52）はDAH信号（40）とA0一
致回路（41）の出力信号とが入力されるOR回路，（53）
はOR回路（52）の出力信号と,A1一致回路（42）の出力
信号と,A2〜A9一致回路（図示せず）の出力信号と,A10
一致回路（51）の出力信号とが入力されメモリセル領域
一致内部信号（122）を出力するAND回路である。
より説明する。第１図は，デユアルポートメモリのブロ
ツク構成図であり，従来例の説明で使用されたものと同
一であるが，この発明の一実施例においては調停回路
（14）の内部接続が従来例の場合と異つている。第２図
は，この発明の一実施例における調停回路（14）の詳細
を示した回路図である。第２図において，（40）は２つ
の連続したメモリアドレスのメモリセル領域を単位のメ
モリセル領域とし，この単位のメモリセル領域毎にメモ
リセル（１）と書込みまたは読出しを行うときアクチブ
（“1"レベル）に設定するDAH信号，（41）はＬ側ポー
ト（100）のアドレスバス（３）のA0L信号（3a）とＲ側
ポート（101）のアドレスバス（９）のA0R信号（9a）が
入力され，両者が等しいとき出力が“1"レベルになるA0
一致回路，（42）はＬ側ポート（100）のA1L信号（3b）
とＲ側ポート（101）のA1R信号（9b）が入力され，両者
が等しいとき出力が“1"となるA1一致回路，（51）はＬ
側ポート（100）のA10L信号（3k）とＲ側ポート（101）
のA10R信号（9k）が入力され，両者が等しいとき出力が
“1"となるA10一致回路，（52）はDAH信号（40）とA0一
致回路（41）の出力信号とが入力されるOR回路，（53）
はOR回路（52）の出力信号と,A1一致回路（42）の出力
信号と,A2〜A9一致回路（図示せず）の出力信号と,A10
一致回路（51）の出力信号とが入力されメモリセル領域
一致内部信号（122）を出力するAND回路である。
なお，上記のA0一致回路（41）〜A10一致回路（51）,
OR回路（52），およびAND回路（53）によりメモリセル
領域一致判定手段，例えばメモリセル領域一致判定回路
（121）が構成される。
OR回路（52），およびAND回路（53）によりメモリセル
領域一致判定手段，例えばメモリセル領域一致判定回路
（121）が構成される。
次に動作について説明する。第２図において,DAH信号
（40）が“1"レベルのときは,A0一致信号（41）がマス
クされ,A0L信号（3a）とA0R信号（9a）が一致しても一
致しなくても,A1L信号（3b）〜A10L信号（3k）とA1R信
号（9b）〜A10R信号（9k）とが等しいときはメモリセル
領域一致内部信号（122）がアクチプ（“1"レベル）に
なり，このとき，▲▼信号（４）と▲▼信
号（10）が共にアクチブ（“0"レベル）であれば,WAIT
発生回路（23）はＬ側ポート（100）からのアクセスと
Ｒ側ポート（101）からのアクセスが競合しているもの
とし，同一の単位のメモリセル領域に後からアクセスし
ようとした側のポートが待たされるように内部制御信号
（15），内部制御信号（16），▲▼信号
（７），▲▼信号（13）を出力する。
（40）が“1"レベルのときは,A0一致信号（41）がマス
クされ,A0L信号（3a）とA0R信号（9a）が一致しても一
致しなくても,A1L信号（3b）〜A10L信号（3k）とA1R信
号（9b）〜A10R信号（9k）とが等しいときはメモリセル
領域一致内部信号（122）がアクチプ（“1"レベル）に
なり，このとき，▲▼信号（４）と▲▼信
号（10）が共にアクチブ（“0"レベル）であれば,WAIT
発生回路（23）はＬ側ポート（100）からのアクセスと
Ｒ側ポート（101）からのアクセスが競合しているもの
とし，同一の単位のメモリセル領域に後からアクセスし
ようとした側のポートが待たされるように内部制御信号
（15），内部制御信号（16），▲▼信号
（７），▲▼信号（13）を出力する。
なお,DAH信号（40）が“0"レベルのときは従来例を示
す第４図と同じ動作になり,L側ポート（100）のアドレ
スバス（３）とＲ側ポート（101）のアドレスバス
（９）とのデータが全て同一であり，▲▼信号
（４）と▲▼信号（10）が共にアクチブ（“0"レ
ベル）のときのみWAIT発生回路（23）はＬ側ポート（10
0）からのアクセスとＲ側ポート（101）からのアクセス
が競合しているものと判定し動作する。
す第４図と同じ動作になり,L側ポート（100）のアドレ
スバス（３）とＲ側ポート（101）のアドレスバス
（９）とのデータが全て同一であり，▲▼信号
（４）と▲▼信号（10）が共にアクチブ（“0"レ
ベル）のときのみWAIT発生回路（23）はＬ側ポート（10
0）からのアクセスとＲ側ポート（101）からのアクセス
が競合しているものと判定し動作する。
次に，第３図は第１図，第２図で示されるデユアルポ
ートメモリにおいて,L側ポート（100）から，アドレスA
nとアドレスAn＋１の連続した２つのメモリアドレスの
メモリセル領域からなる単位のメモリセル領域を読出中
にＲ側ポート（101）からアドレスAn＋１にデータを書
き込みを行おうとした場合のタイムチヤートである。図
において，（60）はアクセスの競合が始まる時点であ
り，（61）はアクセスの競合が終了する時点である。
ートメモリにおいて,L側ポート（100）から，アドレスA
nとアドレスAn＋１の連続した２つのメモリアドレスの
メモリセル領域からなる単位のメモリセル領域を読出中
にＲ側ポート（101）からアドレスAn＋１にデータを書
き込みを行おうとした場合のタイムチヤートである。図
において，（60）はアクセスの競合が始まる時点であ
り，（61）はアクセスの競合が終了する時点である。
時点（60）において,L側ポート（100）からアドレスA
nの内容の読出しを行つているにもかかわらずＲ側ポー
ト（101）よりアドレスAn＋１にデータ（Dx）を書き込
むためにＲ側アドレスバス（９）をAn＋１とし，▲
▼信号（10）をアクチブ（“0"レベル）にしたので，
メモリセル領域一致判定回路（121）はメモリセル領域
一致内部信号（122）をアクチブ（“1"レベル）にし,WA
IT発生回路（23）は▲▼信号（13）をアクチ
プ（“0"レベル）にし,R側ポート（101）につながるブ
ロセツサ等（図示せず）を待ち状態にする。
nの内容の読出しを行つているにもかかわらずＲ側ポー
ト（101）よりアドレスAn＋１にデータ（Dx）を書き込
むためにＲ側アドレスバス（９）をAn＋１とし，▲
▼信号（10）をアクチブ（“0"レベル）にしたので，
メモリセル領域一致判定回路（121）はメモリセル領域
一致内部信号（122）をアクチブ（“1"レベル）にし,WA
IT発生回路（23）は▲▼信号（13）をアクチ
プ（“0"レベル）にし,R側ポート（101）につながるブ
ロセツサ等（図示せず）を待ち状態にする。
時点（61）でＬ側ポート（100）のアドレスバス
（３）の内容がAn＋１から別の値（An,An＋１以外の
値）に変化するとともに，▲▼信号（４）がイン
アクチブ（“1"レベル）に変化したため，メモリセル領
域一致内部信号（122）と▲▼信号（13）が
インアクチブ（“1"レベル）に戻り，待たされていたＲ
側ポート（101）につながるプロセツサ等（図示せず）
は動作を開始し,R側ポート（101）のデータバス（８）
の内容を（Dx）をＲ側ポート（101）のアドレスバス
（９）が指定するアドレスAn＋１に書き込む。
（３）の内容がAn＋１から別の値（An,An＋１以外の
値）に変化するとともに，▲▼信号（４）がイン
アクチブ（“1"レベル）に変化したため，メモリセル領
域一致内部信号（122）と▲▼信号（13）が
インアクチブ（“1"レベル）に戻り，待たされていたＲ
側ポート（101）につながるプロセツサ等（図示せず）
は動作を開始し,R側ポート（101）のデータバス（８）
の内容を（Dx）をＲ側ポート（101）のアドレスバス
（９）が指定するアドレスAn＋１に書き込む。
なお，上記実施例では，メモリセル領域一致判定回路
（121）において，連続する２つのメモリアドレスのメ
モリセル領域を単位のメモリセル領域とし，最下位アド
レスビツト（A0）についてメモリセル領域の一致判定を
行わないようにしたが，さらに，連続する４つまたはそ
れ以上のメモリアドレスのメモリセル領域を単位のメモ
リセル領域とする場合に対し，最下位アドレスビツト
（A0）に続くアドレスビツトについてもメモリセル領域
一致の判定を行わないようにしてもよい。
（121）において，連続する２つのメモリアドレスのメ
モリセル領域を単位のメモリセル領域とし，最下位アド
レスビツト（A0）についてメモリセル領域の一致判定を
行わないようにしたが，さらに，連続する４つまたはそ
れ以上のメモリアドレスのメモリセル領域を単位のメモ
リセル領域とする場合に対し，最下位アドレスビツト
（A0）に続くアドレスビツトについてもメモリセル領域
一致の判定を行わないようにしてもよい。
この発明におけるマルチポートメモリは、メモリセル
領域一致判定手段を第１、第２ポートのアドレス情報の
うち所定のビットを除く部分アドレス情報について一致
判定をしないように構成したので、第１ポートがアクセ
ス中の連続する複数のメモリアドレスにわたるメモリセ
ル領域からなる単位のメモリセル領域毎に対する第２ポ
ートからのアクセスが、上述のメモリセル領域一致判定
手段の出力信号により防止され、連続する複数のメモリ
アドレスにわたるメモリセル領域毎への同時アクセスに
よる情報の書込み及び読出しの誤りを防止でき、書込み
及び読出しを行う情報量の単位を増加させられるため、
情報の書込み及び読出しの速度を向上できる効果があ
る。
領域一致判定手段を第１、第２ポートのアドレス情報の
うち所定のビットを除く部分アドレス情報について一致
判定をしないように構成したので、第１ポートがアクセ
ス中の連続する複数のメモリアドレスにわたるメモリセ
ル領域からなる単位のメモリセル領域毎に対する第２ポ
ートからのアクセスが、上述のメモリセル領域一致判定
手段の出力信号により防止され、連続する複数のメモリ
アドレスにわたるメモリセル領域毎への同時アクセスに
よる情報の書込み及び読出しの誤りを防止でき、書込み
及び読出しを行う情報量の単位を増加させられるため、
情報の書込み及び読出しの速度を向上できる効果があ
る。
第１図はこの発明の一実施例によるデユアルポートメモ
リのブロツク図，第２図は，第１図における調停回路の
詳細ブロツク図，第３図はこの発明の一実施例によるデ
ユアルポートメモリの動作タイムチヤート図である。 第４図は従来の調停回路を示すブロツク図，第５図は従
来のデユアルポートメモリの動作タイムチヤート図であ
る。 図中，（１）はメモリセル，（100）はＬ側ポート，（1
01）はＲ側ポート，（121）はメモリセル領域一致判定
回路。 なお，図中，同一符号は同一，または相当部分を示す。
リのブロツク図，第２図は，第１図における調停回路の
詳細ブロツク図，第３図はこの発明の一実施例によるデ
ユアルポートメモリの動作タイムチヤート図である。 第４図は従来の調停回路を示すブロツク図，第５図は従
来のデユアルポートメモリの動作タイムチヤート図であ
る。 図中，（１）はメモリセル，（100）はＬ側ポート，（1
01）はＲ側ポート，（121）はメモリセル領域一致判定
回路。 なお，図中，同一符号は同一，または相当部分を示す。
Claims (1)
- 【請求項１】メモリセルと、２進化された複数ビットを
有するメモリアドレスのうち所定のビットを除く部分ア
ドレス情報が同一な複数のメモリアドレスにわたるメモ
リセル領域を単位として、上記単位毎に対応して上記メ
モリセルと読出し書込みを行う第１ポートおよび第２ポ
ートと、 上記第１ポートの読出しまたは書込中の所定の上記単位
のメモリセル領域の部分アドレス情報が、上記第２ポー
トが読出しまたは書込みを行うメモリセル領域の部分ア
ドレス情報と一致しているかを判定し、一致している場
合、上記単位の連続したアドレスにデータ信号を第１ポ
ートが読出しまたは書込み終了後に、第２ポートに読出
しまたは書込みを行なわせるメモリ領域一致判定手段
と、 を備えたマルチポートメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163703A JP2646807B2 (ja) | 1990-06-21 | 1990-06-21 | マルチポートメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163703A JP2646807B2 (ja) | 1990-06-21 | 1990-06-21 | マルチポートメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0457287A JPH0457287A (ja) | 1992-02-25 |
| JP2646807B2 true JP2646807B2 (ja) | 1997-08-27 |
Family
ID=15779019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2163703A Expired - Lifetime JP2646807B2 (ja) | 1990-06-21 | 1990-06-21 | マルチポートメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646807B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5680425A (en) * | 1995-09-28 | 1997-10-21 | Micron Technology, Inc. | Self-queuing serial output port |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2535911B2 (ja) * | 1987-05-29 | 1996-09-18 | 日本電気株式会社 | 半導体メモリ装置 |
-
1990
- 1990-06-21 JP JP2163703A patent/JP2646807B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0457287A (ja) | 1992-02-25 |
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