JP2535911B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は半導体メモリ装置に関し、特に、ワード線駆
動方法を改良したデュアルポート型スタティックラムに
関する。

＜従来の技術＞ 従来デュアルポート型のSRAM（スティックランダムア
クセスメモリ）は、マルチプロセッサシステムなどにお
いて複数のプロセッサに共有なメモリとして使われてい
る。第４図にマルチプロセッサシステムのブロック図を
示す。デュアルポート型SRAMはプロセッサとのインタフ
ェースに使用するポートを２組有しており、１組のポー
トはプロセッサＡに接続されており、アドレス信号、書
き込み／読み出し信号、チップセレクト信号、出力イネ
ーブル信号等をプロセッサから受け取り、アドレス信号
で指定された番地のデータの出し入れを行なっている。
もう１組のポートはプロセッサＢに接続されており、同
様にアドレス，制御信号をプロセッサから受け取りデー
タの出し入れを行なっている。このときプロセッサA,プ
ロセッサＢの作業効率を高めるためにこのデュアルポー
トSRAMはプロセッサA,プロセッサＢのアクセスする番地
が異なるときには同時かつ非同期に双方のプロセッサが
アクセスできるように構成されている。

第５図を用いてデュアルポートSRAMの従来の構成例を
詳細に説明する。従来例は図示されているようにデュア
ルポート型のメモリセルを用いて、双方のポートA,Bか
らの同時アクセスを可能にしていた。すなわちメモリセ
ルは従来の６素子にトランスファーゲートを１組追加し
た８素子で構成されており、追加したトランスファーゲ
ートのゲート駆動用のワード線と、追加したトランスフ
ァーゲートのドレイン端子に接続されたディジット線対
とがさらに追加されている。従って、両方のポートから
のアドレス信号に基づき、それぞれのワード線、ディジ
ット線が選択可能であり、両ポートからの同時アクセス
が可能となっている。ところが、両方のポートから供給
されるアクセス番地が一致した場合、特に、一方が書き
込みを行なった場合には読み出しデータが途中で変化す
ることになる。また、双方が逆情報を書き込んだ場合に
は、書き込みデータが不定となったりするので、一般的
にはポートA,Bから供給されるアドレスについてアドレ
ス検出回路を設けておき、双方のアドレスが一致した場
合にはアービター（仲裁）回路によってアクセス要求の
早い順に片方ずつアクセス要求を受け入れるようにして
いる。このとき後番になった方のポートにはウェイト信
号を出力し、アクセスを待たせるようにしていた。

＜発明が解決しようとする問題点＞ 上述した従来のデュアルポート型SRAMはメモリセルそ
のものをデュアルポート化していたので、双方のポート
からのアクセス番地が一致しない限り双方のポートから
アクセスできるという点で非常に効率の良いメモリであ
ったが、各セルは８素子を必要としており、素子数が増
加したのみならず、ワード線、ディジット線とも２倍に
増加するので、単位セルはデュアルポート化していない
単位セルに比べてほぼ縦・横の寸法が２倍に広がり、メ
モリの大容量化（単位セル数を増加させる）が困難であ
るという問題点を有していた。例えば、デュアルポート
化しなければ256Kビットのメモリセルが集積できる場合
でもデュアルポート化すると64Kビット程度のメモリセ
ルしか集積できなかった。

＜問題点を解決するための手段＞ 本発明は行列状に配置された複数のメモリセルと、第
１ポートから供給される第１列アドレス信号をデコード
して第１ブロック選択要求信号を発生させる第１カラム
デコーダと、第２ポートから供給される第２列アドレス
信号をデコードして第２ブロック選択要求信号を発生さ
せる第２カラムデコーダと、第１ブロック選択要求信号
と、第２ブロック選択要求信号とを調整して第１ブロッ
ク選択信号か第２ブロック選択信号かを出力するアービ
ター回路と、第１ポートから供給される第１行アドレス
信号をデコードする第１ロウデコーダと、第２ポートか
ら供給される第２アドレス信号をデコードする第２ロウ
デコーダとを含み、上記第１ロウデコーダの出力信号と
上記第１ブロック選択信号とのアンド論理出力か上記第
２ロウデコーダの出力信号と上記第２ブロック選択信号
のアンド論理出力かで、上記カラムデコーダと上記ロウ
デコーダとで選択されたメモリセルに接続されたワード
線を駆動するようにしたことを特徴としている。

＜実施例＞ 次に本発明の実施例について図面を参照して説明す
る。

第1A図に本発明の第１実施例の論理回路図を示す。説
明を容易にするために半導体メモリ装置は４行×２列で
合計８アドレス分のメモリセルを有していることとす
る。第１のカラムデコーダ11、12は第１のポートからの
カラムアドレスを入力し、そのハイ、ロウレベルの組合
せにより２列の内の１列を選択するように構成されてい
る。第２のカラムデコーダ13、14は第２のポートからの
カラムアドレスを入力し、そのハイ、ロウレベルの組合
せにより２列の内の１列を選択するように構成されてい
る。第１のカラムデコーダは第１のブロック選択要求信
号SR1を出力し、第２のカラムデコーダは第２のブロッ
ク選択要求信号SR2を出力する。同じ列を選択する第１
のカラムデコーダの出力と第２のカラムデコーダの出力
はアービター回路15、16に入力しそのハイレベルになる
時期の早い順に、第１のブロック選択信号SE1か第２の
ブロック選択信号SE2の一方をハイレベルにする。第１
のロウデコーダ17〜20は第１のポートから２本のロウア
ドレスを入力し、そのハイ、ロウレベルの組合せによ
り、４行の内の１行を選択するように構成される。第２
のロウデコーダ21〜24は同様に第２のポートから２本の
ロウアドレスを入力し、そのハイ、ロウレベルの組合せ
により４行の内の１行を選択するように構成される。選
択された行のメモリセル28〜35は選択されたロウデコー
ダの出力信号に直接駆動されずにロウデコーダ出力信号
とアービター回路出力との論理により選択的に活性化さ
れるワード線36〜43により駆動される。ゲート25〜27は
ワード線駆動回路の１つを構成している。すなわち第１
行第１列に位置するワード線及びメモリセルは、第１行
の第１ロウデコーダ出力信号と第１列の第１のブロック
選択信号のアンド論理か、第１行の第２ロウデコーダ出
力信号と第１列の第２のブロック選択信号のアンド論理
のいずれかで駆動され、アクセスされる。同様に第１行
第２列に位置するワード線およびメモリセルは第１行の
第１ロウデコーダ出力信号と第２列の第１ブロック選択
信号のアンド論理か、第２行の第２ロウデコーダ出力信
号と第２列第２ブロック選択信号のアンド論理のいずれ
かで駆動され、アクセスされる。第1B図にメモリセル28
〜35の具体的構成を示す。第1B図からも明らかなように
各メモリセル28〜35は６素子で構成されており、メモリ
セルの占有面積は従来に比べ減少している。第ｎ′行第
ｍ′列（ｎ′＝1,2,3,4,m′＝1,2）に位置するワード線
及びメモリセルは第ｎ′行の第１ロウデコーダ出力信号
と第ｍ′列の第１ブロック選択信号のアンド論理か、第
ｎ′行の第２ロウデコーダ出力信号と第ｍ′列の第２ブ
ロック選択信号のアンド論理によって駆動され、アクセ
スされる。同一列に並びメモリセルは共通に同一のディ
ジット線対44、45に接続される。ディジット線対の一端
は、その列の第１ブロック選択信号によって制御される
トランスファーゲート48を経て第１のデータ・バス50
か、あるいはその列の第２ブロック選択信号によって制
御されるトランスファーゲート49を経て第２のデータ・
バス51に接続される。第１のデータ・バス50は第１ポー
トからのデータ・バスで、センスアンプ52を経て出力端
子Doutに出力されるか、第１パートの入力バッファ54の
出力が接続されている。第２のデータ・バス51は第２ポ
ートからのデータ・バスで、同様にセンスアンプ53を経
て第２ポートの出力端子Doutに出力されるか、第２ポー
トの入力バッファ54の出力が接続されている。第１図に
おいて、46、47は負荷抵抗を示している。

以下、第1A図を参照して動作説明を行なう。まず第１
ポート３本のアドレス信号が全てハイレベルで、第２ポ
ートではカラムアドレスはロウレベルでロウアドレスは
ハイレベルであったとする。この場合第１ポートのカラ
ムアドレスがハイレベルなので、第１列の第１カラムデ
コーダ11が選択され第１ブロック選択要求信号SR1がハ
イレベルとなる。また第２ポートからのカラムアドレス
はロウレベルなので、第２列の第２カラムデコーダ14が
選択レベルとなり第２列の第２ブロック選択要求信号が
ハイレベルとなる。この結果第１列のアービター回路は
第１ブロック選択要求信号がハイレベルなので第１ブロ
ック選択信号がハイレベルとなり、また第２列のアービ
ター回路は第２ブロック選択要求信号がハイレベルなの
で第２ブロック選択信号がハイレベルとなる。一方、ロ
ウデコーダの方はアドレスがどちらのポート側もハイレ
ベルであるため第１行の第１ロウデコーダ17及び第１行
の第２ロウデコーダ21が選択されハイレベルを出力す
る。その結果ワード線選択の論理回路により第１行第１
列のワード線36と、第１行第２列のワード線40とが選択
され、そこに接続されるメモリセル28、32がアクセスさ
れる。同時に第１列では第２ブロック選択信号のハイレ
ベルにより、ディジット線が第１のデータ・バスに接続
され第１ポートからのデータの書き込みあるいは読出し
が行なわれる。また第２列では第２ブロック選択信号の
ハイレベルにより、ディジット線が第２のデータ・バス
に接続され、第２ポートからのデータの書き込みあるい
は読出しが第１ポートからのアクセスと同時に行なわれ
る。

次に両方のポートからのアクセスアドレスが全てハイ
レベルの場合を説明する。この場合第１行の第１ロウデ
コーダ及び第１行の第２ロウデコーダが選択され、ハイ
レベヴを出力することは前の説明と同じであるが、第１
列に位置する第１カラムデコーダ11、第２カラムデコー
ダ13が共に選択されて第１ブロック選択要求信号SR1及
び第２ブロック選択要求信号SR2が共にハイレベルとな
り、アービター回路15に入力する。アービター回路15で
は２つの入力信号の内、先にハイレベルになった側のブ
ロック選択信号をハイレベルにする。例えば第１ポート
側のカラムアドレス信号が先に入力し、その結果、第１
ブロック選択要求信号SR1が第２ブロック選択要求信号S
R2より先にハイレベルになったとすれば、第１ブロック
選択信号がハイレベルとなりの第２ブロック選択信号は
ロウレベルのままでいる。その結果、第１行第１列に位
置するワード線36が選択レベルとなり、かつ、第１ブロ
ック選択信号のハイレベルにより第１列のディジット線
44が第１のデータ・バス50に接続され、第１ポート側か
ら第１行第１列のメモリセル28に対してアクセスが行な
われる。第２ポートもこのとき第１行、第２列のメモリ
セルに対してアクセスを要求しているがアービター回路
15において優先権が取れなかったためにウェイト状態に
なっている。第１図ではウェイト信号は省略されてい
る。

第１ポートからのアクセスが終了すると第１列に位置
する第１カラムデコーダ11が非選択レベルとなり第１ブ
ロック選択要求信号SR1をロウレベルにする。その結果
アービター回路15への入力は第２ブロック選択要求信号
SR2のみハイレベルとなるので、第１列のアービター回
路15は今度は第１ブロック選択信号SE1をロウレベルに
すると共に第２ブロック選択信号SE2をハイレベルにす
る。よって第１行の第２ロウデコーダのハイレベル出力
と第１列の第２ブロック選択信号のハイレベル出力によ
り引き続き第１行第１列のワード線36が駆動されるとと
もに、第１列のディジット線44は第２ブロック選択信号
のハイレベルにより第２のデータ・バス51に接続され、
第２ポート側から第１行第１例に位置するメモリセル28
に対してアクセスが行なわれる。以上の動作をまとめる
と、第１ポートからのアクセスと第２ポートからのアク
セスが異なる列（ブロック）に対して行なわれる場合に
は両ポートから同時アクセスが行なわれ、同じ列（ブロ
ック）に対して行なわれる場合にはアービター回路から
与えられる優先順位に従って片方ずつ順番にアクセスす
る。以上は説明を容易にするため４行２列のメモリセル
を有する場合について述べたが、行及び列の数は任意に
拡張が可能である。またアービター回路は１つの列に対
して１個を対応させていたが、複数の列に対して１個を
対応させることも可能である。

このことを第２図を用いて説明する。第２図はＪ行、
16xL列のメモリセルを有した本発明の第２実施例に係る
デュアルポート型SRAMの一例を示す論理回路図である。
メモリセルは16列単位で１つのブロックにまとめられて
おり、合計Ｌブロックで構成されている。Ｌは２以上の
整数なら任意の数で可能であるがアドレス構成の都合上
好ましくはＰを１以上の任意の整数として2P乗になるよ
うに選ぶのが望ましい。また、本実施例では１ブロック
は16列で構成しているが１以上の任意の整数にすること
が可能である。但しアドレス構成の都合上好ましくは
Ｐ′を１以上の任意の整数として2P′乗になるように選
ぶのが望ましい。第２図においてはメモリセルをＬブロ
ックに分割し、１つのブロックを16列にて構成している
のでカラムアドレスはブロックを選択するカラムアドレ
ス1,101、104と１つのブロック中の列を選択するカラム
アドレス2,103、106とにより構成される。第２図ではカ
ラムアドレス２は４本で構成されている。各ポートのカ
ラムアドレス１の信号は、その組合せにより対応するブ
ロックが選択されるようにカラムデコーダ107、108に入
力する。カラムデコーダ107は例えばポート１のカラム
アドレス信号が全てハイレベルのときにハイレベルを出
力するように構成される。カラムデコーダ108は同様に
ポート２のカラムアドレス１信号が全てハイレベルのと
きにハイレベルを出力するように構成される。アービタ
ー109はカラムデコーダ107または108の出力信号が入力
しており、それらの少なくとも一方がハイレベルのとき
それに対応して出力1121か1122の一方がハイレベルを出
力するように構成される。カラムアドレス２は選択され
たブロックにおける16列の中から１列を選択するための
アドレスとして使われ、カラムスイッチ115、116を駆動
する信号を発生させるカラムデコーダ117〜119に入力す
る。カラムアドレス２の信号は各ブロックに対応するカ
ラムデコーダ117〜119にそれぞれ入力するが、そのカラ
ムデコーダにはアービターからのブロック選択信号（例
えば1121と1122）がデコーダのイネーブル信号として入
力しており選択されたブロックのカラムデコーダのみ動
作を行ないカラムアドレス２のアドレスの組合せに対応
してカラムスイッチをオンさせる信号を発生する。その
結果ブロックを選択したポート側のデータ・バスにカラ
ムアドレス２により選択されたディジット線が接続さ
れ、ロウデコーダ出力とアービターからのブロック選択
信号により駆動されるワード線上のメモリセルに対して
アクセスを行なうことができる。以上のように、第２図
においてはアービターはカラムアドレス１の組合せの数
だけ設けられており、アービターの出力信号により選択
されたブロックの中ではさらにカラムアドレス２に対応
した列が選択されるように構成される。第２図に示す例
においては、ポート１側のカラムアドレス１により選択
されるブロックと、ポート２側のカラムアドレス１によ
り選択されるブロックが異なる場合には両方のポートか
らの同時アクセスが可能であり、両ポートが同じブロッ
クをアクセスした場合にはアービターにより優先順位が
決定し優先順位に基づきシリアルにアクセスが行なわれ
る。

第１図、第２図におけるアービター回路の具体的構成
例を第３図に示す。301及び302は第１ポート、第２ポー
トのカラムデコーダに相当し、出力307には第１ポート
のブロック選択要求信号が出力し、出力308には第２ポ
ートのブロック選択要求信号が出力する。303はアンド
ゲートであり、307の第１ポートのブロック選択要求信
号と第２ポートのブロック選択信号310の反転信号とが
入力し、出力309は第１ポートのブロック選択信号とな
る。304は別のアンドゲートで308の第２パートのブロッ
ク選択要求信号と309の第１ポートのブロック選択信号
の反転信号とが入力し第２ポートのブロック選択信号を
310に出力する。305、306は別のアンドゲートで、305は
307の信号と309の反転信号を入力し出力311は第１ポー
トのウェイト信号として使われる。306は308の信号と31
0の反転信号が入力し、出力312は第２ポートのウェイト
信号として使われる。

以下、動作を説明する。第１ポート、第２ポートのカ
ラムアドレス１がそのブロックを選択していないときに
はデコーダの出力信号307、308はロウレベルであり、そ
の信号が加わるアンドゲート303〜306はすべてロウレベ
ルを出力する。次に第１ポートのカラムアドレス１が選
択レベルとなりデコーダ301が出力307にハイレベルを出
力するとアンドゲート303にはすべてハイレベルが入力
し、出力309をハイレベルとする。出力309がハイレベル
となるとアンドゲート304はその反転信号が加わってい
るので入力308のレベルによらず出力310はロウレベルを
出力する。従ってデコーダ出力307がハイレベルとなっ
た後にデコーダ出力308がハイレベルとなってもアービ
ター出力310はロウレベルを維持する。このときアンド
ゲート306は入力がすべてハイレベルとなるのでハイレ
ベルとなり第２ポートのウェイト信号として使われる。
第１ポート側のアクセスが終了してカラムアドレス１が
切り換るとデコーダ出力307がロウレベルとなり、アン
ドゲート303の出力309はロウレベルとなる。このときア
ンドゲート304は両入力ともハイレベルが加わるので出
力310がハイレベルとなり、同時にアンドゲート306の出
力312はロウレベルとなり第２ポートのウェイト状態が
解除され第２ポートのそのブロックに対するアクセスが
開始される。基本的にデコーダ出力信号307、308の内、
早くハイレベルとなった方の要求が受け入れられ、その
ポート側のアービター出力であるブロック選択信号がハ
イレベルとなるように動作する。

＜発明の作用および効果＞ 以上説明したように本発明は、選択するブロック単位
で第１ポート側のアクセスを優先するか、第２ポート側
のアクセスを優先するかの優先付けを行ない、両方のポ
ートが互いに異なるブロックをアクセス要求していると
きには両者を同時にアクセスさせることを可能とさせ、
両方のポートが同じブロックをアクセス要求していると
きには優先順位結果に基づき順番にアクセスを行なわせ
る。したがって本発明によれば従来８素子で構成してい
た単位メモリセルを６素子で構成することができるの
で、チップ上の占有面積が少なくてよく、半導体メモリ
装置の大容量化が可能である。

【図面の簡単な説明】

第1A図は本発明の第１実施例の構成を示す論理回路図、
第1B図はメモリセルの回路図、 第２図は本発明の第２実施例の構成を示す論理回路図、 第３図は第１及び第２実施例に用いられているアービタ
ー回路の論理構成を示す論理回路図、 第４図はデュアルポート型スタティックRAMを使用した
マルチプロセッサシステムのブロック図、 第５図は従来のデュアルポート型スタティックRAMを示
す回路図である。 11、12……第１カラムデコーダ、 13、14……第２カラムデコーダ、 15、16……アービター回路、 17〜20……第１ロウデコーダ、 21〜24……第２ロウデコーダ、 25〜27……ワード線駆動回路、 28〜35……メモリセル、 36〜43……ワード線、 46、47……ディジット線の負荷抵抗、 48、49……ディジット線を第１のデータバスまたは第２
のデータバスに接続するためのトランスファーゲート、 50、51……第１及び第２のデータバス、 52、53……センスアンプ、 54、55……入力バッファ、 101、104……ポート１、ポート２のカラムアドレス１信
号、 102、105……ポート１、ポート２のロウアドレス信号、 103、106……ポート１、ポート２のカラムアドレス２信
号、 107、108、110……ブロック選択カラムデコーダ、 109、111……アービター、 1121、1122……第１ポートブロック選択信号及び第２ポ
ートブロック選択信号、 113、114……ロウデコーダ、 115、116……カラムスイッチ、 117、118、119……１ブロック中の列選択用カラムデコ
ーダ、 301、302……第１ポート、第２ポートのブロック選択カ
ラムデコーダ、 303〜306……アンドゲート、 307、308……第１ポートブロック選択要求信号及び第２
ポートブロック選択要求信号。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】行列状に配置された複数のメモリセルと、
   第１ポートから供給される第１列アドレス信号をデコー
   ドして第１ブロック選択要求信号を発生させる第１カラ
   ムデコーダと、第２ポートから供給される第２列アドレ
   ス信号をデコードして第２ブロック選択要求信号を発生
   させる第２カラムデコーダと、第１ブロック選択要求信
   号と、第２ブロック選択要求信号とを調整して第１ブロ
   ック選択信号か第２ブロック選択信号かを出力するアー
   ビター回路と、第１ポートから供給される第１行アドレ
   ス信号をデコードする第１ロウデコーダと、第２ポート
   から供給される第２アドレス信号をデコードする第２ロ
   ウデコーダとを含み、上記第１ロウデコーダの出力信号
   と上記第１ブロック選択信号とのアンド論理出力か上記
   第２ロウデコーダの出力信号と上記第２ブロック選択信
   号のアンド論理出力かで、上記カラムデコーダと上記ロ
   ウデコーダとで選択されたメモリセルに接続されたワー
   ド線を駆動するようにしたことを特徴とする半導体メモ
   リ装置。