JPS5954096A - ダイナミツク型ｍｏｓｒａｍ - Google Patents
ダイナミツク型ｍｏｓｒａｍInfo
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- JPS5954096A JPS5954096A JP57163887A JP16388782A JPS5954096A JP S5954096 A JPS5954096 A JP S5954096A JP 57163887 A JP57163887 A JP 57163887A JP 16388782 A JP16388782 A JP 16388782A JP S5954096 A JPS5954096 A JP S5954096A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4082—Address Buffers; level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、アドレスマルチ方式のダイナミック型ＭＱ
Ｓ（金属絶縁物半導体）ＲＡＭ（ランダム アクセス
メモリ）に関する。
Ｓ（金属絶縁物半導体）ＲＡＭ（ランダム アクセス
メモリ）に関する。
ダイナミック型ＭＱＳＲＡＭ（以下、Ｄ−ＲＡＭと称す
る）においては、例えばＩＣ（集積回路）チップの周辺
部にアドレスバッファが設けられ、ＩＣチップのはＶ中
央部に複数のメモリアレイが設けられ、さらにメモリア
レイに対応してロウデコーダ及びカラムデコーダのよう
なアドレスデコーダが設けられる。カラムデコーダは１
例えば互いに隣接する２つのメモリアレイの間に配置さ
れる。アドレスバッファの出力配線は、メモリアレイの
周囲のＩＣチップ上に延長される。しかじながら、アド
レスバッファとロウデコーダ及びアドレスバッファとカ
ラムデコーダとの間に設けられる配線数は、比較的大き
い。そのため、ＩＣチップに設定すべき配線エリアが大
きくなる。
る）においては、例えばＩＣ（集積回路）チップの周辺
部にアドレスバッファが設けられ、ＩＣチップのはＶ中
央部に複数のメモリアレイが設けられ、さらにメモリア
レイに対応してロウデコーダ及びカラムデコーダのよう
なアドレスデコーダが設けられる。カラムデコーダは１
例えば互いに隣接する２つのメモリアレイの間に配置さ
れる。アドレスバッファの出力配線は、メモリアレイの
周囲のＩＣチップ上に延長される。しかじながら、アド
レスバッファとロウデコーダ及びアドレスバッファとカ
ラムデコーダとの間に設けられる配線数は、比較的大き
い。そのため、ＩＣチップに設定すべき配線エリアが大
きくなる。
本顯発明者は、アドレスマルチ方式のＤ−ＲＡＭでは、
アドレス信号が時系列的に入力されるものであることに
着目して、アドレスバッファとデコーダとの間に設ける
べきアドレス信号線を共通化して用いることを考えた。
アドレス信号が時系列的に入力されるものであることに
着目して、アドレスバッファとデコーダとの間に設ける
べきアドレス信号線を共通化して用いることを考えた。
この発明の目的は、高集積化を図ったダイナミック型Ｍ
Ｏ８ＲＡＭを提供することにある。
Ｏ８ＲＡＭを提供することにある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
になるであろう。
以下、この発明を実施例とともに詳細に説明する。
第１図には、実施例のＤ−ＲＡＭの回路構成図が示さし
ている。図示のＤ−ＲＡＭは、特に制限さｎないが、そ
れぞれ１２８列（ロウ）×６４行（カラム）に配列され
たメモリセル、すなわち８１８２ピツ）（８にビット）
の記憶容量を持つ８つのメモリアレイＭ−ＡＲＹＩ〜Ｍ
−／ＲＹ８を持ち、全体として約６４にビットの記憶容
量を持つようにさｎている。なお、同図における主要な
ブロックは、実際のＩＣチップ上の幾何学的な配置に合
わせて描かれている。
ている。図示のＤ−ＲＡＭは、特に制限さｎないが、そ
れぞれ１２８列（ロウ）×６４行（カラム）に配列され
たメモリセル、すなわち８１８２ピツ）（８にビット）
の記憶容量を持つ８つのメモリアレイＭ−ＡＲＹＩ〜Ｍ
−／ＲＹ８を持ち、全体として約６４にビットの記憶容
量を持つようにさｎている。なお、同図における主要な
ブロックは、実際のＩＣチップ上の幾何学的な配置に合
わせて描かれている。
各メモリアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ８のロウ系の
アドレス選択線（ワード線）には、アドレス信号ＡＯ〜
Ａ７に基づいて得られる１２８通りのデコーダ出力信号
が印加される。
アドレス選択線（ワード線）には、アドレス信号ＡＯ〜
Ａ７に基づいて得られる１２８通りのデコーダ出力信号
が印加される。
この際、各メモリアレイにＢけるワード線の配線長を短
くするために、つまりワード線の一端から他端までの信
号伝達の伝播遅延時間を小さくするために、合計４つの
ロウデコーダＲ−ＤＣＲ１〜ロウデコーダＲ−ＤＣＲ４
がそれぞｒしメモリアレイＭ−ＡＲＹ１とＭＡＲＹ３の
ように隣接する２つのメモリアレイの間に配置さｎてい
る。
くするために、つまりワード線の一端から他端までの信
号伝達の伝播遅延時間を小さくするために、合計４つの
ロウデコーダＲ−ＤＣＲ１〜ロウデコーダＲ−ＤＣＲ４
がそれぞｒしメモリアレイＭ−ＡＲＹ１とＭＡＲＹ３の
ように隣接する２つのメモリアレイの間に配置さｎてい
る。
カラムデコーダＣ−ＤＣＲは、アドレス信号Ａ９〜Ａ１
５に基づいて１２８通りのデコード出力信号を出力する
。このカラム選択用デコード出力信号は、カラムデコー
ダＣ−０ＣＲの左右に配置されたメモリアレイ並びに各
メモリアレイ内の隣合う上下のカラムに対して、すなわ
ち合計４つのカラムに対して共通にされる。
５に基づいて１２８通りのデコード出力信号を出力する
。このカラム選択用デコード出力信号は、カラムデコー
ダＣ−０ＣＲの左右に配置されたメモリアレイ並びに各
メモリアレイ内の隣合う上下のカラムに対して、すなわ
ち合計４つのカラムに対して共通にされる。
これら４つのカラムのうちいず肚か１つを選択するため
に、アドレス信号Ａ７及び八８が割当られる。例えば、
Ａ７は左右の選択、八８は上下の選択に割当られる。
に、アドレス信号Ａ７及び八８が割当られる。例えば、
Ａ７は左右の選択、八８は上下の選択に割当られる。
アドレス信号Ａ７ 、Ａ８に基づいて４通りの組合せに
解読するのがφｉｊ信号発生回路φ目−８Ｇであり、そ
の出力信号φｙ００．φｙｏｘ、φｙ＋ｏ、φｙ１１
に基づいてカラムを切り換えるのがカラムスイッチセレ
クタＣ３Ｗ−８１、Ｃ３Ｗ−８である。
解読するのがφｉｊ信号発生回路φ目−８Ｇであり、そ
の出力信号φｙ００．φｙｏｘ、φｙ＋ｏ、φｙ１１
に基づいてカラムを切り換えるのがカラムスイッチセレ
クタＣ３Ｗ−８１、Ｃ３Ｗ−８である。
このように、メモリアレイのカラムを選択するためのデ
コーダは、カラムデコーダＣ−ＤＣＲ及びカラムスイッ
チセレクタＣ３Ｗ−８１、Ｃ０Ｗ−８２の２段に分割さ
れる。デコーダを２段に分割したねらいは、まず第１に
、ＩＣチップ内で無駄な空白部分が生じないようにする
ことにある。
コーダは、カラムデコーダＣ−ＤＣＲ及びカラムスイッ
チセレクタＣ３Ｗ−８１、Ｃ０Ｗ−８２の２段に分割さ
れる。デコーダを２段に分割したねらいは、まず第１に
、ＩＣチップ内で無駄な空白部分が生じないようにする
ことにある。
つまり、カラムデコーダＣ−ＤＣＲの左右一対の出力信
号線を担う比較的大きな面積を有するＮ０Ｒゲートの縦
方向の配列間隔（ピッチ）を、メモリセルのカラム配列
ピッチに合わせることにある。
号線を担う比較的大きな面積を有するＮ０Ｒゲートの縦
方向の配列間隔（ピッチ）を、メモリセルのカラム配列
ピッチに合わせることにある。
すなわち、デコーダを２段に分割することによって、上
記ＮＯＲゲートを構成するトランジスタの数が低減され
、その占有面積を小さくできる。デコーダを２段に分割
した第２のねらいは、１つのアドレス信号線に接続され
る上記ＮＯＲゲート数を減少させることにより、１つの
アドレス信号線に結合される負荷を軽くし、アドレス信
号線におけるスイッチングスピードを向上させることに
ある。
記ＮＯＲゲートを構成するトランジスタの数が低減され
、その占有面積を小さくできる。デコーダを２段に分割
した第２のねらいは、１つのアドレス信号線に接続され
る上記ＮＯＲゲート数を減少させることにより、１つの
アドレス信号線に結合される負荷を軽くし、アドレス信
号線におけるスイッチングスピードを向上させることに
ある。
ロウアドレスバッファＲ−ＡＤＨは、マルチプレックス
されて入力される８ビツトの外部アドレス信号ＡＯ−Ａ
７をアドレスストローブ信号ＲＡＳに従って形成された
内部タイミング信号φａｒにより取り込むことによって
、８種類の相補アドレス信号ａｏ−ａ７を形成する。
されて入力される８ビツトの外部アドレス信号ＡＯ−Ａ
７をアドレスストローブ信号ＲＡＳに従って形成された
内部タイミング信号φａｒにより取り込むことによって
、８種類の相補アドレス信号ａｏ−ａ７を形成する。
カラムアドレスバッファＣ−ＡＤＢは、マルチプレック
スさｎて入力される８ビツトの外部アドレス信号へ８〜
Ａ１５をアドレスストローブ信号ＣＡＳに従って形成さ
れた内部タイミング信号φａＣＫより取り込み、そｔぞ
れ８種類の相補アドレス信号ａ８〜ａ１５を形成する。
スさｎて入力される８ビツトの外部アドレス信号へ８〜
Ａ１５をアドレスストローブ信号ＣＡＳに従って形成さ
れた内部タイミング信号φａＣＫより取り込み、そｔぞ
れ８種類の相補アドレス信号ａ８〜ａ１５を形成する。
この実施例では、ＩＣチップの高集積化を図るため、上
記内部タイミング信号φａｒ、φａＣによっぞ動作制御
されるマルチプレクサＭＰＸが設げられている。アドレ
スバッファＲ−Ａ Ｄ Ｂの出力とアドレスバッファＣ
−ＡＤＢの出力はマルチプレクサＭＰＸを介して共通化
さｎたアドレス信号線に時系列的に送出さｎる。したが
って、上記相補アドレス信号ａＯ〜ａ７とａ８〜ａ１５
とは、依然としてマルチプレクサされたままとされる。
記内部タイミング信号φａｒ、φａＣによっぞ動作制御
されるマルチプレクサＭＰＸが設げられている。アドレ
スバッファＲ−Ａ Ｄ Ｂの出力とアドレスバッファＣ
−ＡＤＢの出力はマルチプレクサＭＰＸを介して共通化
さｎたアドレス信号線に時系列的に送出さｎる。したが
って、上記相補アドレス信号ａＯ〜ａ７とａ８〜ａ１５
とは、依然としてマルチプレクサされたままとされる。
第１図においては、図面中央に８種類の相補アドレス信
号線（カラム・ロウアドレス線）ＣＲ−ＡＤＬが縦方向
に延長されている（なお、ＩＣチップ上において相補ア
ドレス信号線は実際にはカラムデコーダＣ−ＤＣＲのほ
ぼ中央を通り抜けるように配置される）。これらのアド
レス信号線は、ロウ選択用アドレス信号ａＯ−ａ７及び
カラム選択用アドレス信号ａ８〜ａ１５に対して共通に
使用されるので、そｎぞｎがロウ及びカラムに対応して
独立に設けらｎる場合に比べてその配線数及び占有面積
が半分に低減する。
号線（カラム・ロウアドレス線）ＣＲ−ＡＤＬが縦方向
に延長されている（なお、ＩＣチップ上において相補ア
ドレス信号線は実際にはカラムデコーダＣ−ＤＣＲのほ
ぼ中央を通り抜けるように配置される）。これらのアド
レス信号線は、ロウ選択用アドレス信号ａＯ−ａ７及び
カラム選択用アドレス信号ａ８〜ａ１５に対して共通に
使用されるので、そｎぞｎがロウ及びカラムに対応して
独立に設けらｎる場合に比べてその配線数及び占有面積
が半分に低減する。
上記カラム−ロウアドレス線ＣＲ−ＡＤＬは、メモリア
レイの１列目と２列目の間及び３列目と４列目の間付近
に設げられた切り換えスイッチＳＷを介して左右両方向
に分岐されるとともに、ロウデコーダＲ−ＤＣＲＩ−Ｒ
−ＤＣＲ４に接続される。
レイの１列目と２列目の間及び３列目と４列目の間付近
に設げられた切り換えスイッチＳＷを介して左右両方向
に分岐されるとともに、ロウデコーダＲ−ＤＣＲＩ−Ｒ
−ＤＣＲ４に接続される。
上記切り換えスイッチＳＷは、相補ロウアドレス線号ａ
Ｏ−ａ７のみを通すように、この実施例では、その動作
が上記タイミング信号φａｒで制御される。カラムデコ
ーダＣ−ＤＣＲそのものの動作は、カラム系のタイミン
グ信号φｄｆ（カラムデコーダ制御信号）によってその
動作が制御される。
Ｏ−ａ７のみを通すように、この実施例では、その動作
が上記タイミング信号φａｒで制御される。カラムデコ
ーダＣ−ＤＣＲそのものの動作は、カラム系のタイミン
グ信号φｄｆ（カラムデコーダ制御信号）によってその
動作が制御される。
これに応じて、マルチプレックスされた相補カラムアド
レス信号ａ９〜ａ１５は、相補アドレス信号ａｏ％ａ６
と区分さｎる。
レス信号ａ９〜ａ１５は、相補アドレス信号ａｏ％ａ６
と区分さｎる。
第２図には、上記マルチプレクサＭＰＸ、カラムデコー
ダＣ−ＤＣＲ，ロウデコーダＲ−ＤＣＲ及び切り換えス
イッチＳＷの具体的一実施例の回路図が示さｔている。
ダＣ−ＤＣＲ，ロウデコーダＲ−ＤＣＲ及び切り換えス
イッチＳＷの具体的一実施例の回路図が示さｔている。
マルチプレクサＭＰＸと、切り換えスイッチＳＷは、そ
れぞれ伝送ゲートＭＱＳＦＥＴ（絶縁ゲート屋電界効果
トランジスタ）Ｑｌ、Ｑ２及びＱｌから構成されている
。ロウアドレスバッファＲ−ＡＤＢの出力信号を伝える
ＭＯ８ＦＥＴＱＩと、上記ＭＯ８ＦｇＴＱ７のゲートに
は、上記タイミング信号φａｒが印加され、カラムアド
レスバッファＣ−ＡＤＢの出力信号を伝えるＭＯ８ＦＥ
ＴＱ２のゲー１は、上記タイミング信号φａＣが印加さ
ｎる。
れぞれ伝送ゲートＭＱＳＦＥＴ（絶縁ゲート屋電界効果
トランジスタ）Ｑｌ、Ｑ２及びＱｌから構成されている
。ロウアドレスバッファＲ−ＡＤＢの出力信号を伝える
ＭＯ８ＦＥＴＱＩと、上記ＭＯ８ＦｇＴＱ７のゲートに
は、上記タイミング信号φａｒが印加され、カラムアド
レスバッファＣ−ＡＤＢの出力信号を伝えるＭＯ８ＦＥ
ＴＱ２のゲー１は、上記タイミング信号φａＣが印加さ
ｎる。
ロウデコーダＲ−ＤＣＲは、プリチャージＭＯ８ＦＥＴ
Ｑ８と、論理ブロックを構成するＭＱＳＦＥＴＱ９．Ｑ
ＩＯとで構成されたＮＯＲゲート回路から構成されてい
る。一方、カラムデコーダＣ−ＤＣＲは、上記同様なプ
リチャージＭＱＳＦＥＴＱ３及び論理ブロックＭＯ８Ｆ
ＥＴＱ４．Ｑ５並びに、上記論理ブロックＭＯ８ＦＥＴ
Ｑ４．Ｑ５の共通ソースと接地点との間に設けられたＭ
ＱＳＦＥＴＱ６から構成さｎている。、：のＭＯ８ＦＥ
ＴＱ６のゲートには、上記タイミング信号φｄｆが印加
される。
Ｑ８と、論理ブロックを構成するＭＱＳＦＥＴＱ９．Ｑ
ＩＯとで構成されたＮＯＲゲート回路から構成されてい
る。一方、カラムデコーダＣ−ＤＣＲは、上記同様なプ
リチャージＭＱＳＦＥＴＱ３及び論理ブロックＭＯ８Ｆ
ＥＴＱ４．Ｑ５並びに、上記論理ブロックＭＯ８ＦＥＴ
Ｑ４．Ｑ５の共通ソースと接地点との間に設けられたＭ
ＱＳＦＥＴＱ６から構成さｎている。、：のＭＯ８ＦＥ
ＴＱ６のゲートには、上記タイミング信号φｄｆが印加
される。
次に、上記Ｄ−ＲＡＭのアドレス設定課程の回路動作を
第３図のタイミング図に従って説明する。
第３図のタイミング図に従って説明する。
アドレスストローブ信４ＲＡＳのロウレベルへの変化に
従って、タイミング信号φａｒがハイレベルに変化さｎ
る。タイミング信号φａｒのハイレベルへの変化により
、アドレスバッファＲ−ＡＤＢが動作しその結果として
、外部アドレス信号ＡＯ〜１７に対応した８種類の相補
アドレス信号ａＱ〜見７が形成さｎる。これらの相補ア
ドレス信号ａＯ〜ａ７は、上記タイミング信号φａｒの
ハイレベルによりオンしているＭＯ８ＦＥＴＱＩ 、Ｑ
ｌ等で構成さｎたマルチプレクサＭＰＸ及び切す換えス
イッチＳＷを通してロウデコーダＲ−ＤＣＲ１〜４に伝
えらｎる。
従って、タイミング信号φａｒがハイレベルに変化さｎ
る。タイミング信号φａｒのハイレベルへの変化により
、アドレスバッファＲ−ＡＤＢが動作しその結果として
、外部アドレス信号ＡＯ〜１７に対応した８種類の相補
アドレス信号ａＱ〜見７が形成さｎる。これらの相補ア
ドレス信号ａＯ〜ａ７は、上記タイミング信号φａｒの
ハイレベルによりオンしているＭＯ８ＦＥＴＱＩ 、Ｑ
ｌ等で構成さｎたマルチプレクサＭＰＸ及び切す換えス
イッチＳＷを通してロウデコーダＲ−ＤＣＲ１〜４に伝
えらｎる。
次に、ワード線選択タイミング信号φＸがハイレベルに
立ち上がることによって、４つの上記ロウデコーダＲ−
ＤＣＲで形成さｎたワード線選択信号がメモリアレイの
ワード線ＷＬに伝えられる。
立ち上がることによって、４つの上記ロウデコーダＲ−
ＤＣＲで形成さｎたワード線選択信号がメモリアレイの
ワード線ＷＬに伝えられる。
その結果ワード線選択が行われる。
次に、カラムアドレス信号へ８・−Ａ１５０入力に先立
って、上記タイミング信号φａｒがロウレベルにさｎる
。上記ワード線選択動作を待って、タイミング信号φｐ
ａがハイレベルにされる。タイミング信号φｐａのハイ
レベルによってセンスアンプＳＡＩ〜８がアクティブと
なり１選択されたメモリセルからデータ線ＤＬＫ読み出
された記憶情報が増幅される。
って、上記タイミング信号φａｒがロウレベルにさｎる
。上記ワード線選択動作を待って、タイミング信号φｐ
ａがハイレベルにされる。タイミング信号φｐａのハイ
レベルによってセンスアンプＳＡＩ〜８がアクティブと
なり１選択されたメモリセルからデータ線ＤＬＫ読み出
された記憶情報が増幅される。
次に、アドレスストローブ信号ＣＡＳのロウレベルへの
変化に従って、タイミング信号φｄｆがハイレベルにな
る。カラムデコーダＣ−ＤＣＲは、それにおけるパワー
スイッチＭＯ８ＦＥＴＱ６がタイミング信号φｄｆによ
ってオン状態にさｎるので動作可能となる。タイミング
信号φｄｆに対して少し遅れてタイミング信号φａＣが
ハイレベルに立ち上がることにより、アドレスバッファ
Ｒ−ＡＤＢが動作状態にさｎ、外部アドレス信号Ａ８〜
Ａ１５に対応した８種類の相補アドレス信号ａ８〜〜ａ
１５は、上記タイミング信号φａＣのハイレベルにより
オンしているＭＱＳＦＥＴＱ２等で構成グ信号φＢｒが
すでにロウレベルとなっていることによって切り換えス
イッチ５Ｗ（Ｑ７）がオフしているので、上記相補アド
レス信号ａ９〜ａ１５はロウデコーダＲ−ＤＣＲに印加
されない。ロウデコーダＲ−ＤＣＲの入力には、上記ロ
ウアドレス信号ａＯ−ａ６が保持さｎている。
変化に従って、タイミング信号φｄｆがハイレベルにな
る。カラムデコーダＣ−ＤＣＲは、それにおけるパワー
スイッチＭＯ８ＦＥＴＱ６がタイミング信号φｄｆによ
ってオン状態にさｎるので動作可能となる。タイミング
信号φｄｆに対して少し遅れてタイミング信号φａＣが
ハイレベルに立ち上がることにより、アドレスバッファ
Ｒ−ＡＤＢが動作状態にさｎ、外部アドレス信号Ａ８〜
Ａ１５に対応した８種類の相補アドレス信号ａ８〜〜ａ
１５は、上記タイミング信号φａＣのハイレベルにより
オンしているＭＱＳＦＥＴＱ２等で構成グ信号φＢｒが
すでにロウレベルとなっていることによって切り換えス
イッチ５Ｗ（Ｑ７）がオフしているので、上記相補アド
レス信号ａ９〜ａ１５はロウデコーダＲ−ＤＣＲに印加
されない。ロウデコーダＲ−ＤＣＲの入力には、上記ロ
ウアドレス信号ａＯ−ａ６が保持さｎている。
次に、カラムスイッチ制御信号φｙがハイレベルに立ち
上がると、こ牡に応じてφｙＩＪ信号発生回路φｙｉｊ
−８Ｇが動作状態にさｎる。
上がると、こ牡に応じてφｙＩＪ信号発生回路φｙｉｊ
−８Ｇが動作状態にさｎる。
なお、アドレス信号Ａ７に対応した相補アドレス信号ａ
７は、タイミング信号φａｒがハイレベルになったとき
に、またアドレス信号ａ８は、タイミング信号φａＣが
ハイレベルになったときに、それぞｎφｙｉｊ信号発生
回路φ）ｒｉｊ−８Ｇに予め印加さｎている。したがっ
て、カラムスイッチ制御信号φｙがハイレベルに立ち上
がると、これとほぼ同時に、φｙｉｊ信号発生回路φｙ
ｉｊ −８ＧはカラムスイッチセレクタＣ３Ｗ−８１、
Ｃ３Ｗ−８２にカラム選択タイミング信号φｙｏＯ〜φ
ｙ１１を送出する。
７は、タイミング信号φａｒがハイレベルになったとき
に、またアドレス信号ａ８は、タイミング信号φａＣが
ハイレベルになったときに、それぞｎφｙｉｊ信号発生
回路φ）ｒｉｊ−８Ｇに予め印加さｎている。したがっ
て、カラムスイッチ制御信号φｙがハイレベルに立ち上
がると、これとほぼ同時に、φｙｉｊ信号発生回路φｙ
ｉｊ −８ＧはカラムスイッチセレクタＣ３Ｗ−８１、
Ｃ３Ｗ−８２にカラム選択タイミング信号φｙｏＯ〜φ
ｙ１１を送出する。
このようにして、カラムスイッチＣ−８ＷＩ 。
Ｃ−８Ｗ２における合計５１２のＭＯＳＦＥＴ対のうち
の一対がデコーダＣ−ＤＣＲ及びφｙｉｊ信号発生回路
の出力によって選択される。その結果、この選択された
一対のＭＯＳＦＥＴを介し【メモリアレイ内の一対のデ
ータ線ＤＬがコモンデータ線対ＣＤＬ、ＣＤＬに接続さ
れる。
の一対がデコーダＣ−ＤＣＲ及びφｙｉｊ信号発生回路
の出力によって選択される。その結果、この選択された
一対のＭＯＳＦＥＴを介し【メモリアレイ内の一対のデ
ータ線ＤＬがコモンデータ線対ＣＤＬ、ＣＤＬに接続さ
れる。
上記実施例のＤ−ＲＡＭにおいては、ロウデコーダＲ−
ＤＣＲと、カラムデコーダＣ−ＤＣＲへのアドレス信号
線を共通化できるので、ＩＣチップの大幅な高集積化を
図ることができる。
ＤＣＲと、カラムデコーダＣ−ＤＣＲへのアドレス信号
線を共通化できるので、ＩＣチップの大幅な高集積化を
図ることができる。
ちなみに、上記アドレス信号線の共通化により。
横方向にメモリセルを約４０個分の占有面積を減少させ
ることができ、縦方向には、上記のように５１２個をメ
モリセルが形成できるから、全体としてメモリセルで換
算すると、約４にピット分の面積を減少させることがで
きる。
ることができ、縦方向には、上記のように５１２個をメ
モリセルが形成できるから、全体としてメモリセルで換
算すると、約４にピット分の面積を減少させることがで
きる。
また、この実施例では、ロウアドレスとカラムアドレス
に対してアドレスバッファが独立して設けられているの
で、その動作を高速にすることができる。すなわち、ア
ドレスバッファもロウアドレス信号とカラムアドレス信
号とに共通に用いることも考えられるが、この場合には
、カラムアドレス信号の取込みに際して、比較的長時間
を要するプリチャージ動作が必要になるので、動作が遅
くなってしまうからである。
に対してアドレスバッファが独立して設けられているの
で、その動作を高速にすることができる。すなわち、ア
ドレスバッファもロウアドレス信号とカラムアドレス信
号とに共通に用いることも考えられるが、この場合には
、カラムアドレス信号の取込みに際して、比較的長時間
を要するプリチャージ動作が必要になるので、動作が遅
くなってしまうからである。
第４図には、この発明の他の一実施例の回路図が示され
ている。
ている。
この実施例では、縦方向にコモンデータ線ＣＤＬ、ＣＤ
Ｌが合計４本走っていること、及びコモンデータ線ＣＤ
Ｌ、ＣＤＬに読み出し／書込みデータ信号が伝送される
のは、上記カラムアドレス信号がカラムデコーダＣ−Ｄ
ＣＲに送出さｎた後であることより、上記コモンデータ
線ＣＤＬ、ＣＤＬも上記アドレス信号線ＣＲ−ＡＤＬと
共通化して用いるものである。
Ｌが合計４本走っていること、及びコモンデータ線ＣＤ
Ｌ、ＣＤＬに読み出し／書込みデータ信号が伝送される
のは、上記カラムアドレス信号がカラムデコーダＣ−Ｄ
ＣＲに送出さｎた後であることより、上記コモンデータ
線ＣＤＬ、ＣＤＬも上記アドレス信号線ＣＲ−ＡＤＬと
共通化して用いるものである。
この実施例では、上記コモンデータ線とアドレス信号線
との共通化に伴って、アドレス信号のラッチ機能を付加
する必要があるので、カラムデコーダＣ−ＤＣＲは、上
記同様なＭＯ８ＦＥＴＱ３〜Ｑ５の他に、次の回路素子
が付加さ牡ている。
との共通化に伴って、アドレス信号のラッチ機能を付加
する必要があるので、カラムデコーダＣ−ＤＣＲは、上
記同様なＭＯ８ＦＥＴＱ３〜Ｑ５の他に、次の回路素子
が付加さ牡ている。
上記カラムデコーダＣ−ＤＣＲを構成するＮＯＲゲート
の出力は、新たに設けらｎた伝送ゲートＭＯ８ＦＥＴＱ
１２を介して上記カラムスイッチセレクタｃｓｗ−ｓを
構成するＭ ＯＳ Ｆ Ｅ Ｔ Ｑ１４のゲートに伝え
らｎる・ そして、このＭＱＳＦＥＴＱ１２のゲートには。
の出力は、新たに設けらｎた伝送ゲートＭＯ８ＦＥＴＱ
１２を介して上記カラムスイッチセレクタｃｓｗ−ｓを
構成するＭ ＯＳ Ｆ Ｅ Ｔ Ｑ１４のゲートに伝え
らｎる・ そして、このＭＱＳＦＥＴＱ１２のゲートには。
プリチャージＭＱＳＦＥＴＱＩ １と、ディスチャージ
ＭＯ８ＦＥＴＱＩ ３とが設げらｎ、このディスチャー
ジＭＱＳｐＥＴＱ１３のゲートには、上記ＭＯ８ＦＥＴ
Ｑ１４を通したカラムスイッチ選択タイミング信号φｙ
１ｊが印加される。
ＭＯ８ＦＥＴＱＩ ３とが設げらｎ、このディスチャー
ジＭＱＳｐＥＴＱ１３のゲートには、上記ＭＯ８ＦＥＴ
Ｑ１４を通したカラムスイッチ選択タイミング信号φｙ
１ｊが印加される。
次に、この実施例回路の動作を説明する。
アドレス信号線ＣＲ−ＡＤＬからのカラムアドレス信号
が総てロウレベルで、そのデコード出力がハイレベルと
なっているとき、上記タイミング信号φｙｉｊが供給さ
れると、カラムスイッチＣ−５Ｗを構成するＭＯ５ＦＥ
ＴＱＩ ５ 、ｌ ６をオンさせるとともに、上記ディ
スチャージＭＱ Ｓ Ｆ ＥＴＱ１３をオンさせるので
、ＭＯ８ＦＥＴＱ１２がオフとなる。
が総てロウレベルで、そのデコード出力がハイレベルと
なっているとき、上記タイミング信号φｙｉｊが供給さ
れると、カラムスイッチＣ−５Ｗを構成するＭＯ５ＦＥ
ＴＱＩ ５ 、ｌ ６をオンさせるとともに、上記ディ
スチャージＭＱ Ｓ Ｆ ＥＴＱ１３をオンさせるので
、ＭＯ８ＦＥＴＱ１２がオフとなる。
したがって、ＭＱＳＦＥＴＱ１４のゲートには、上記デ
コード出力信号が保持されることになる。
コード出力信号が保持されることになる。
そして、上記カラムスイッチｃ−ｓｗｙ、−構成するＭ
Ｏ８ＦＥＴＱＩ ５．１６のオンとともに、読み出しの
時には、データ線ＤＬ、ＤＬからの読み出し信号が上記
アドレス信号線ＣＲ−ＡＤＬに伝えらｎて図示しないデ
ータ出力バッファ（第１図のＤＯＢ）の入力に印加され
、書込みの時には、図示しないデータ人力バッファ（第
１図のＤＩＢ）で形成された書込みデータが上記アドレ
ス信号線０Ｒ−ＡＤＬから上記データ線ＤＬ、ＤＬに伝
えらｎる。
Ｏ８ＦＥＴＱＩ ５．１６のオンとともに、読み出しの
時には、データ線ＤＬ、ＤＬからの読み出し信号が上記
アドレス信号線ＣＲ−ＡＤＬに伝えらｎて図示しないデ
ータ出力バッファ（第１図のＤＯＢ）の入力に印加され
、書込みの時には、図示しないデータ人力バッファ（第
１図のＤＩＢ）で形成された書込みデータが上記アドレ
ス信号線０Ｒ−ＡＤＬから上記データ線ＤＬ、ＤＬに伝
えらｎる。
なお、この時、上記アドレス信号線における上記データ
信号により、カラムデコーダＣ−ＤＣＲを構成する論理
ＭＯ８ＦＥＴＱ５．Ｑ６等がオンしても、上記ＭＱＳＦ
ＥＴＱ１２のオフによりその影響を受けない。
信号により、カラムデコーダＣ−ＤＣＲを構成する論理
ＭＯ８ＦＥＴＱ５．Ｑ６等がオンしても、上記ＭＱＳＦ
ＥＴＱ１２のオフによりその影響を受けない。
この実施例では、コモンデータ線についても。
アドレス信号線との共用化により、削減できるので、Ｉ
Ｃチップの高集積化をよりいっそう図ることができる。
Ｃチップの高集積化をよりいっそう図ることができる。
この発明は、前記実施例に限定されない。
メモリアレイの構成は、前記８マット方式の他。
例えば４マット方式等、ロウアドレス信号線と、カラム
アドレス信号線又はこれらとコモンデータ線とが平行し
て走るものであれば何であってもよ（−０ また、上記アドレス信号線の共通化にともなって、異な
る信号の伝送に際して、そのプリチャージ又はリセット
が必要であれば、そのための回路が設けられるものであ
ることは言うまでも・な〜・であろう。
アドレス信号線又はこれらとコモンデータ線とが平行し
て走るものであれば何であってもよ（−０ また、上記アドレス信号線の共通化にともなって、異な
る信号の伝送に際して、そのプリチャージ又はリセット
が必要であれば、そのための回路が設けられるものであ
ることは言うまでも・な〜・であろう。
さらに、その周辺回路のレイアウト構成及び具体的回路
構成は、種々の実施形態を採ることができるものである
。すなわち、この発明は、アドレスマルチ方式のＤ−Ｒ
ＡＭに広く適用できるもσ）である。
構成は、種々の実施形態を採ることができるものである
。すなわち、この発明は、アドレスマルチ方式のＤ−Ｒ
ＡＭに広く適用できるもσ）である。
第１図は、この発明の一実施例を示すブロック図、
第２図は、その置体的一実施例を示す回路図、第３図は
、そのアドレス設定動作を説明するためのタイミング図
、 第４図は、カラムデコーダＣ−ＤＣＲの他の一実施例を
示す回路図である。 Ｍ−ＡＩ（Ｙｌ〜８・・・メモリアレイ、ＳＡＩ〜８・
・・センスアンプ、Ｄ−ＡＲＹＩ〜８・・・ダミーセル
アレイ、Ｒ−ＡＤＢ・・・ロウアドレスバッファ、Ｃ−
ＡＤＢ・・・カラムアドレスバッファ、Ｒ−ＤＣＲ・・
・ロウデコーダ、Ｃ−ＤＣＲ・・・カラムデコーダ、Ｃ
３Ｗ−８ｌ〜２・・・カラムスイッチセレクタ、Ｃ−８
Ｗ１〜２・・・カラムスイッチ、ＭＰＸ・・・マルチプ
レクサ、ＣＲ−Ａ Ｄ Ｌ・・・アドレス信号線、φｙ
ｉｊ−８Ｇ・・・φｙｌｊ信号発生回路、ＤＩＢ・・・
データ人力バッファ、ＤＯＢ・・・データ出力バッファ
・ＳＷ・・・切り換えスイッチ。
、そのアドレス設定動作を説明するためのタイミング図
、 第４図は、カラムデコーダＣ−ＤＣＲの他の一実施例を
示す回路図である。 Ｍ−ＡＩ（Ｙｌ〜８・・・メモリアレイ、ＳＡＩ〜８・
・・センスアンプ、Ｄ−ＡＲＹＩ〜８・・・ダミーセル
アレイ、Ｒ−ＡＤＢ・・・ロウアドレスバッファ、Ｃ−
ＡＤＢ・・・カラムアドレスバッファ、Ｒ−ＤＣＲ・・
・ロウデコーダ、Ｃ−ＤＣＲ・・・カラムデコーダ、Ｃ
３Ｗ−８ｌ〜２・・・カラムスイッチセレクタ、Ｃ−８
Ｗ１〜２・・・カラムスイッチ、ＭＰＸ・・・マルチプ
レクサ、ＣＲ−Ａ Ｄ Ｌ・・・アドレス信号線、φｙ
ｉｊ−８Ｇ・・・φｙｌｊ信号発生回路、ＤＩＢ・・・
データ人力バッファ、ＤＯＢ・・・データ出力バッファ
・ＳＷ・・・切り換えスイッチ。
Claims (1)
- 【特許請求の範囲】 １、アドレスストローブ信号ＲＡＳ及びＣＡＳに従って
多重化されて入力されたアドレス信号を受けるアドレス
バッファＲ−ＡＤＢ及びＣ−ＡＤＢと、上記対応するア
ドレスストローブ信号に従って形成された内部タイミン
グ信号を受けて動作し、上記アドレスバッファの出力信
号を共通化されたアドレス信号線に時系列的に伝えるマ
ルチプレクサと、上記内部タイミング信号に従りて上記
共通化されたアドレス信号線の信号を取り込むロウデコ
ーダＲ−ＤＣＲ及びカラムデコーダＣ−ＤＣＲとを含む
ことを特徴とするダイナミックＷＭＯ８ＲＡＭ。 ２、上記共通化されたアドレス信号線と、ｏウデコーダ
Ｒ−ＤＣＲの入力との間には、上記アドレスバッファＲ
−ＡＤＢの出力信号送出タイミングに従って動作する伝
送ゲート回路が設けらｎるものであることを特徴とする
特許請求の範囲第１項記載のダイナミック型ＭＯ８ＲＡ
Ｍ。 ３、上記共通化さｎたアドレス信号線には、メそリセル
に対する入出力データ信号も所定のタイミング信号によ
り多重化されて伝送されるものであることを特徴とする
特許請求の範囲第１又は第２項記載のダイナミック型Ｍ
Ｏ８ＲＡＭ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163887A JPS5954096A (ja) | 1982-09-22 | 1982-09-22 | ダイナミツク型ｍｏｓｒａｍ |
| KR1019830003037A KR840005885A (ko) | 1982-09-22 | 1983-07-04 | 다이나믹형 mosram |
| FR838312878A FR2533349B1 (fr) | 1982-09-22 | 1983-08-04 | Memoire mosram de type dynamique |
| GB08324526A GB2127596A (en) | 1982-09-22 | 1983-09-13 | Dynamic type MOSRAM |
| DE19833333974 DE3333974A1 (de) | 1982-09-22 | 1983-09-20 | Dynamischer mos-speicher mit wahlfreiem zugriff |
| IT22952/83A IT1168282B (it) | 1982-09-22 | 1983-09-21 | Memoria ad accesso casuale di tipo mos |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163887A JPS5954096A (ja) | 1982-09-22 | 1982-09-22 | ダイナミツク型ｍｏｓｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5954096A true JPS5954096A (ja) | 1984-03-28 |
| JPH0379799B2 JPH0379799B2 (ja) | 1991-12-19 |
Family
ID=15782682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57163887A Granted JPS5954096A (ja) | 1982-09-22 | 1982-09-22 | ダイナミツク型ｍｏｓｒａｍ |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPS5954096A (ja) |
| KR (1) | KR840005885A (ja) |
| DE (1) | DE3333974A1 (ja) |
| FR (1) | FR2533349B1 (ja) |
| GB (1) | GB2127596A (ja) |
| IT (1) | IT1168282B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10435234B2 (en) | 2017-05-18 | 2019-10-08 | Samsung Electronics Co., Ltd. | Chemical liquid supply apparatus and semiconductor processing apparatus having the same |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3427454A1 (de) * | 1984-07-25 | 1986-01-30 | Siemens AG, 1000 Berlin und 8000 München | Integrierte schaltung fuer einen in komplementaerer schaltungstechnik aufgebauten dynamischen halbleiterspeicher |
| JPS6212991A (ja) * | 1985-07-10 | 1987-01-21 | Fujitsu Ltd | 半導体記憶装置 |
| US4792929A (en) * | 1987-03-23 | 1988-12-20 | Zenith Electronics Corporation | Data processing system with extended memory access |
| US5173878A (en) * | 1987-11-25 | 1992-12-22 | Kabushiki Kaisha Toshiba | Semiconductor memory including address multiplexing circuitry for changing the order of supplying row and column addresses between read and write cycles |
| KR930008838A (ko) * | 1991-10-31 | 1993-05-22 | 김광호 | 어드레스 입력 버퍼 |
| KR0120592B1 (ko) * | 1994-09-09 | 1997-10-20 | 김주용 | 신호 변환 장치를 갖고 있는 어드레스 입력버퍼 |
| KR0145852B1 (ko) * | 1995-04-14 | 1998-11-02 | 김광호 | 반도체메모리소자의 어드레스버퍼 |
| GB9902561D0 (en) * | 1999-02-06 | 1999-03-24 | Mitel Semiconductor Ltd | Synchronous memory |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325324A (en) * | 1976-08-23 | 1978-03-09 | Hitachi Ltd | Address selection system |
| JPS5381021A (en) * | 1976-12-27 | 1978-07-18 | Nippon Telegr & Teleph Corp <Ntt> | Address input circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5575899U (ja) * | 1978-11-20 | 1980-05-24 | ||
| JPS57118599U (ja) * | 1981-01-14 | 1982-07-23 | ||
| US4541078A (en) * | 1982-12-22 | 1985-09-10 | At&T Bell Laboratories | Memory using multiplexed row and column address lines |
-
1982
- 1982-09-22 JP JP57163887A patent/JPS5954096A/ja active Granted
-
1983
- 1983-07-04 KR KR1019830003037A patent/KR840005885A/ko not_active Application Discontinuation
- 1983-08-04 FR FR838312878A patent/FR2533349B1/fr not_active Expired - Lifetime
- 1983-09-13 GB GB08324526A patent/GB2127596A/en not_active Withdrawn
- 1983-09-20 DE DE19833333974 patent/DE3333974A1/de not_active Withdrawn
- 1983-09-21 IT IT22952/83A patent/IT1168282B/it active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325324A (en) * | 1976-08-23 | 1978-03-09 | Hitachi Ltd | Address selection system |
| JPS5381021A (en) * | 1976-12-27 | 1978-07-18 | Nippon Telegr & Teleph Corp <Ntt> | Address input circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10435234B2 (en) | 2017-05-18 | 2019-10-08 | Samsung Electronics Co., Ltd. | Chemical liquid supply apparatus and semiconductor processing apparatus having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| IT8322952A1 (it) | 1985-03-21 |
| DE3333974A1 (de) | 1984-03-22 |
| IT8322952A0 (it) | 1983-09-21 |
| GB8324526D0 (en) | 1983-10-12 |
| IT1168282B (it) | 1987-05-20 |
| GB2127596A (en) | 1984-04-11 |
| JPH0379799B2 (ja) | 1991-12-19 |
| FR2533349B1 (fr) | 1991-09-06 |
| FR2533349A1 (fr) | 1984-03-23 |
| KR840005885A (ko) | 1984-11-19 |
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