KR0135085B1 - 메모리장치 - Google Patents

메모리장치

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KR0135085B1
KR0135085B1 KR1019880014994A KR880014944A KR0135085B1 KR 0135085 B1 KR0135085 B1 KR 0135085B1 KR 1019880014994 A KR1019880014994 A KR 1019880014994A KR 880014944 A KR880014944 A KR 880014944A KR 0135085 B1 KR0135085 B1 KR 0135085B1
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    • G11C11/419—Read-write [R-W] circuits

Abstract

없음

Description

메모리장치
제1도는 메모리 장치의 한 실시예의 회로 블록도.
제2도는 메모리 장치의 한 실시예의 회로도.
제3도는 제어신호 디코더의 입력 타이밍을 나타내는 타이밍 챠트.
제4도는 메모리 장치의 한 실시예의 전류 파형도.
제5도는 종래 기술의 회로 블록도.
제6도는 문제점을 나타내는 전류 파형도.
*도면의 주요부분에 대한 부호의 설명*
M : 메모리 셀군 DE : 디코더
본 발명은 메모리 장치, 특히 일괄 기입 기능을 갖는 메모리 장치에 관한 것이다.
본 발명은 일괄 기입 기능을 갖는 메모리 장치에 있어서, 일괄 기입시에 흐르는 전류 피크값을 작게 하기 위하여 메모리 셀 어레이를 복수의 메모리 셀군으로 분할하여 각 메모리 셀군에 대해 같지 않은 타이밍으로 일괄 기입을 행하도록 한 것이다.
일반적으로 랜덤 억세스 메모리 장치는 플래시 클리어 기능을 갖도록 되어 있다.이 플래시 클리어 기능은 외부에서 하나의 제어 신호를 부여하면 메모리 셀의 전부에 「0」을 동시에 써 넣는 것으로, 리세트를 한다든지 테스팅에 따라 필요한 초기화를 한다든지 하는 것에 사용된다.
제 5도는 일괄 기입 부착 메모리의 한 예를 나타내는 블록도이며, (a)는 메모리 셀 어레이, (b)는 일괄기입용 디코더로 외부에서 플래시 클리어를 지령하는 제어신호를 받으면 메모리 셀 어레이(a) 내에 설치된 도시하지 않는 플래시 클리어용 풀다운 트랜지스터를 구동하여 각 비트선 B,
Figure kpo00001
의 한쪽 B를 접지 레벨로 한다. 이 제 5도에 도시하는 종래의 메모리 장치에 있어서 일괄기입은 하나의 디코더(b)에 의해 메모리 셀 어레이(a) 전체에 대하여 일제히 행해진다.
그런데 제 5도에 도시하는 메모리 장치에서는 디코더(b)가 하나밖에 없으며 이 디코더(b)에 의해서 메모리 셀 어레이(a) 전체에 대하여 일제히 행해짐으로 플래시 클리어 때에 메모리 셀 어레이에 흐르는 전류 피크값이 제 6도에 도시한 바와 같이 대단히 커지는 문제가 있다.
메모리 장치 기억용량은 근년 매우 커지며, 메모리 셀 어레이는 대규모화의 일로를 걷고 있기 때문에 대규모 메모리 셀 어레이를 한꺼번에 클리어하면 흐르는 전류 피크가 대단히 커진다. 그래서, 전류 피크 값이 커지면 필연적으로 전원 라인 또는 접지 라인의 레벨이 변동하여 잡음이 발생하고 또한 칩내의 배선 용해등으로 인한 칩내의 파괴 또는 메모리 장치를 사용한 기기의 파괴를 초래할 우려가 있다. 따라서, 플래시 클리어에 과대한 피크 전류가 흐르는 것은 무시할 수 없는 문제이다.
본 발명은 이와같은 문제점을 해결하기 위해 행해진 것이며, 일괄 기입시에 흐르는 전류 피크를 작게 할 수 있도록 하는 것을 목적으로 한다.
본 발명 메모리 장치는 상기 문제점을 해결하기 위하여, 메모리 셀 어레이를 복수의 메모리 셀 군으로 분할하여 각 메모리 셀 군에 대해, 같지 않는 타이밍으로 일괄 기입을 행하도록 한 것을 특징으로 한다.
본 발명 메모리 장치에 의하면 일괄 기입시에는 메모리 셀 어레이를 분할한 복수의 메모리 셀 군을 다른 타이밍으로 일괄 기입하므로, 일괄기입에 의해 흐르는 피크 전류 크기를 작게 할 수 있다.
이하, 본 발명 메모리 장치를 도시한 실시예에 따라서 상세히 설명한다.
제 1도 내지 제 4도는 본 발명 메모리 장치의 한 실시예를 설명하기 위한 것으로, 제 1 도는 블록도, 제 2 도는 회로도, 제 3 도는 타이밍 챠트, 제 4도는 전류 파형도이다.
M0 내지 M15는 메모리 셀 어레이 전체를 분할하여 이루어진 16개의 메모리 셀군, DE0 내지 DE15는 메모리 셀군 M에 대응하여 설치된 일괄 기입용 디코더이다. DL1 내지 DL15는 종속 접속된 지연회로로 최초단의 지연회로 DL1은 외부 제어신호
Figure kpo00002
를 받아 출력신호
Figure kpo00003
를 일괄기입용 디코더 DE1로 송출하고, 2단째의 지연회로 DL2는 출력신호
Figure kpo00004
를 일괄 기입용 디코더 DE2로 송출하는 바와 같이 외부 제어 신호
Figure kpo00005
를 순차 지연시켜 각 디코더 DE1, DE2, … DE15에 제공한다. 또한, 디코더 DE0에는 외부 제어신호
Figure kpo00006
가 직접 인가된다.
QL, QL, …는 부하 MOS 트랜지스터, Qfa0, Qfa1, Qfa2, … 및 Qfb0, Qfb1, Qfb2,…는 일괄 기입용 풀다운 MOS트랜지스터이다. 각 디코더 DE는 제어 신호
Figure kpo00007
를받으면「1」의 제어신호 Sa와「0」의 제어신호
Figure kpo00008
를 발생하여 자신과 대응하는 메모리 셀군 M의 비트선 B를 「0」에 비트선
Figure kpo00009
를「1」로 한다. 한편 워드선 WL0, WL1…은 플래시 클리어 때에는 모두가 선택 상태가 되도록 되어 있다. 그것은 예컨데워드선에 대응하여 NAND 게이트를 NA를 설치하여 워드신호를 상기 NAND 게이트NA를 거쳐서 워드선에 제공하도록 함과 동시에 각 NAND 게이트 NA의 워드 신호를받는 입력단자와 별도의 입력 단자에 「0」의신호를 인가하도록 함으로써 실현할 수 있다.
따라서, 하나의 디코더 DE가 제어신호
Figure kpo00010
내지
Figure kpo00011
를 받으면 상기 디코더 DE와 대응하는 메모리 셀군 M내의 모든 메모리 셀 MC에 「0」를 일괄 기입할 수 있다.
그런데, 각 일괄 기입용 디코더 DE0, DE1, DE2,…DE15에 제공되는 제어 신호 SC, SC1, SC2,…는 제 3도에 도시한 바와 같이 지연회로 DL1, DL2, DL15…의 작용으로 인해 발생 타이밍이 어긋나게 되며, 이에 따라서 플래시 클리어가 메모리 셀군 M0, M1, M2,…M15의 순으로 타이밍을 어긋나게 하여 행해진다. 따라서, 플래시클리어시에 흐르는 전류는 제4도에서 실선으로 도시한 바와 같이 변화하고 그 피크값은 2점쇄선으로 도시한 바처럼 제 5에 도시하는 메모리 장치의 경우와 비교하여 현저하게 작게 할 수 있다.
게다가, 상기 실시예는 메모리 셀 어레이의 전체 칼럼을 복수의 칼럼군으로 분할함으로써 복수의 메모리 셀군으로 분할하고 있지만, 로우로 분할하도록 해도 좋다. 로우로 분할할 경우에는 각 워드선에 대응하여 설치하는 상술한 NAND 게이트 NA의 워드 신호를 받는 입력단자와 별도의 입력단자에 제공하는 신호 타이밍을 분할한 로우군에 대하여 순차로 어긋나게 하여 제공하도록 하면 된다. 또한 칼럼으로 분할함과 동시에 로우로도 분할시켜도 좋다. 이와 같이, 본 발명에는 여러가지의 실시예가 있을 수 있다.
상술된 바와 같이, 본 발명 메모리 장치는 일괄기입 기능을 갖는 메모리 장치에 있어서 메모리 셀 어레이가 복수의 메모리 셀군에 분할되고 상기 각 메모리셀군에 대응하여 메모리 셀군을 일괄 기입 구동하는 디코더가 설치되고 일괄 기입시에는 상기 디코더가 서로 다른 타이밍으로 동작하도록 되어 있는 것을 특징으로 한다.
따라서, 본 발명 메모리 장치에 의하면 일괄 기입시에는 메모리 셀 어레이를 분할한 복수의 메모리 셀군을 다른 타이밍으로 일괄 기입하므로, 일괄 기입에 의해 흐르는 피크 전류의 크기를 작게 할 수 있다.

Claims (1)

  1. 제어 라인상의 플래시 클리어 명령 신호에 의해 활성화되는 플래시 클리어 기능을 갖는 정적 랜덤 액세스 메모리에 있어서, 복수의 메모리 셀 그룹으로 분할되는 메모리 셀 어레이와, 상기 메모리 셀 그룹들 중 다른 하나의 그룹과 각각 관계되고 플래시 클리어 명령 신호를 수신시 상기 관계된 메모리 셀 그룹을 구동시키는 복수의 디코더와, 상호 직렬로 접속된 복수의 지연 회로를 구비하며, 상기 지연 회로는 상기 플래시 클리어 명령 신호를 상기 디코더 각각에 순차적으로 공급함으로써 상기 디코더가 순차적으로 플래시 클리어 동작하도록 제어하는 것을 특징으로 하는 정적 랜덤 액세스 메모리.
KR1019880014994A 1987-11-17 1988-11-15 메모리장치 KR0135085B1 (ko)

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