JP2993714B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2993714B2 JP2993714B2 JP2214754A JP21475490A JP2993714B2 JP 2993714 B2 JP2993714 B2 JP 2993714B2 JP 2214754 A JP2214754 A JP 2214754A JP 21475490 A JP21475490 A JP 21475490A JP 2993714 B2 JP2993714 B2 JP 2993714B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置さらにはそれに含まれるアド
レスバッファ回路の改良技術に関し、例えばスタティッ
ク・ランダム・アクセス・メモリ（SRAMと略記する）に
適用して有効な技術に関する。
レスバッファ回路の改良技術に関し、例えばスタティッ
ク・ランダム・アクセス・メモリ（SRAMと略記する）に
適用して有効な技術に関する。
〔従来の技術〕 SRAMのチップレイアウトは、例えば第７図に示される
ように、チップ中央部にスタティック型のメモリセルア
レイMSAが配置され、その縁辺部60を利用してコントロ
ール系やアドレスバッファさらにはアドレスデコーダ等
が配置されるようになっている。このようなSRAMにおい
ては、レイアウトの関係から、アドレス入力端子を介し
て外部より入力されたアドレス信号の伝達路の長さを全
ビットにおいて等しくすることができず、アドレスビッ
ト毎に異ってしまう。この傾向は、一般にメモリセルア
レイの記憶容量が大きくなる程強く、アドレスビット毎
のアドレス信号遅延時間のばらつきによりタイミングマ
ージンが小さくなり、それによってSRAMの不安定動作を
招来する。換言すれば、アドレスビット毎のアドレス信
号遅延時間のばらつきにより（tWR:Write Recovery T
ime）マージンが悪化し、次の番地に誤って情報の書込
みがなされることがある。このような問題を解決するた
め従来は、アドレスバッファをインバータ列によって形
成し、各アドレスビット毎の遅延時間のばらつきを、シ
リーズ接続されるインバータの数で調整するようにして
いた。
ように、チップ中央部にスタティック型のメモリセルア
レイMSAが配置され、その縁辺部60を利用してコントロ
ール系やアドレスバッファさらにはアドレスデコーダ等
が配置されるようになっている。このようなSRAMにおい
ては、レイアウトの関係から、アドレス入力端子を介し
て外部より入力されたアドレス信号の伝達路の長さを全
ビットにおいて等しくすることができず、アドレスビッ
ト毎に異ってしまう。この傾向は、一般にメモリセルア
レイの記憶容量が大きくなる程強く、アドレスビット毎
のアドレス信号遅延時間のばらつきによりタイミングマ
ージンが小さくなり、それによってSRAMの不安定動作を
招来する。換言すれば、アドレスビット毎のアドレス信
号遅延時間のばらつきにより（tWR:Write Recovery T
ime）マージンが悪化し、次の番地に誤って情報の書込
みがなされることがある。このような問題を解決するた
め従来は、アドレスバッファをインバータ列によって形
成し、各アドレスビット毎の遅延時間のばらつきを、シ
リーズ接続されるインバータの数で調整するようにして
いた。
尚、半導体記憶装置について記載された文献の例とし
ては、昭和59年11月30日に株式会社オーム社より発行さ
れた「LSIハンドブック」がある。
ては、昭和59年11月30日に株式会社オーム社より発行さ
れた「LSIハンドブック」がある。
しかしながら、上記従来技術について本発明者が検討
したところによれば、tWRマージンを向上させるためイ
ンバータ列によってアドレス信号を遅延させた場合、特
に当該インバータ列を形成する素子数があまり多くなる
と、パルス性ノイズが当該インバータ列に混入した場合
に、当該インバータ列が含まれるアドレスバッファ回路
の相補出力が同レベルとなり、所謂多重選択状態となっ
てしまうことが明らかにされた。
したところによれば、tWRマージンを向上させるためイ
ンバータ列によってアドレス信号を遅延させた場合、特
に当該インバータ列を形成する素子数があまり多くなる
と、パルス性ノイズが当該インバータ列に混入した場合
に、当該インバータ列が含まれるアドレスバッファ回路
の相補出力が同レベルとなり、所謂多重選択状態となっ
てしまうことが明らかにされた。
本発明の目的は、多重選択を生ずることなくtWRマー
ジンを向上させ得る技術を提供することにある。
ジンを向上させ得る技術を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。
は、本明細書の記述及び添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
要を簡単に説明すれば下記の通りである。
すなわち、複数個のゲート回路をシリーズ接続するこ
とにより入力アドレス信号を所定時間遅延させ得るアド
レスバッファ回路をアドレスビットに対応して複数配置
して半導体記憶装置が構成されるとき、上記アドレスバ
ッファ回路は、アクセスタイムを律速しないアドレスビ
ットに対応する第１アドレスバッファ回路と、アクセス
タイムを律速するアドレスビットに対応する第２アドレ
スバッファ回路とを含み、上記第１アドレスバッファ回
路は、アドレス信号の選択レベルから非選択レベルへの
移行時間を短縮し、且つ、非選択レベルから選択レベル
への移行時間を遅延させ得るリセット回路を含んで成
り、上記第２アドレスバッファ回路は、そこに含まれる
ゲート回路の段数が上記第１アドレスバッファよりも少
なく設定されて成る。ここで、上記リセット回路を簡単
に構成するには、シリーズ接続されたゲート回路列の入
出力信号の負論理積を得てそれを後段回路に伝達するナ
ンドゲート、若しくはシリーズ接続されたゲート回路列
の入出力信号の負論理和を得てそれを後段回路に伝達す
るノアゲートを適用するとよい。
とにより入力アドレス信号を所定時間遅延させ得るアド
レスバッファ回路をアドレスビットに対応して複数配置
して半導体記憶装置が構成されるとき、上記アドレスバ
ッファ回路は、アクセスタイムを律速しないアドレスビ
ットに対応する第１アドレスバッファ回路と、アクセス
タイムを律速するアドレスビットに対応する第２アドレ
スバッファ回路とを含み、上記第１アドレスバッファ回
路は、アドレス信号の選択レベルから非選択レベルへの
移行時間を短縮し、且つ、非選択レベルから選択レベル
への移行時間を遅延させ得るリセット回路を含んで成
り、上記第２アドレスバッファ回路は、そこに含まれる
ゲート回路の段数が上記第１アドレスバッファよりも少
なく設定されて成る。ここで、上記リセット回路を簡単
に構成するには、シリーズ接続されたゲート回路列の入
出力信号の負論理積を得てそれを後段回路に伝達するナ
ンドゲート、若しくはシリーズ接続されたゲート回路列
の入出力信号の負論理和を得てそれを後段回路に伝達す
るノアゲートを適用するとよい。
上記した手段によれば、リセット回路によってアドレ
ス信号の選択レベルから非選択レベルへの移行時間が短
縮され、またこれとは逆に非選択レベルから選択レベル
への移行時間が遅延され、このことが、多重選択を生ず
ることなくtWRマージンを向上させるように作用する。
ス信号の選択レベルから非選択レベルへの移行時間が短
縮され、またこれとは逆に非選択レベルから選択レベル
への移行時間が遅延され、このことが、多重選択を生ず
ることなくtWRマージンを向上させるように作用する。
上記第２アドレスバッファ回路に含まれるゲート回路
の段数が上記第１アドレスバッファよりも少なく設定さ
れることにより、第２アドレスバッファ回路での信号遅
延時間の短縮化を達成する。
の段数が上記第１アドレスバッファよりも少なく設定さ
れることにより、第２アドレスバッファ回路での信号遅
延時間の短縮化を達成する。
第４図には本発明の一実施例であるＳ（スタティッ
ク）RAMのブロック図が示される。同図に示されるSRAM
は、特に制限されないが、公知の半導体集積回路製造技
術によってシリコン基板のような一つの半導体基板に形
成されている。
ク）RAMのブロック図が示される。同図に示されるSRAM
は、特に制限されないが、公知の半導体集積回路製造技
術によってシリコン基板のような一つの半導体基板に形
成されている。
第４図において１は、複数個のスタティック型メモリ
セルをマトリクス配置したメモリセルアレイであり、メ
モリセルの選択端子は行方向毎にワード線に結合され、
メモリセルのデータ入出力端子は列方向毎に相補ビット
線に結合される。夫々の相補ビット線は、相補ビット線
１対１で接続された複数個のビット線選択スイッチを含
むＹスイッチ回路２を介して相補コモンデータ線CD,CD
＊（＊は負論理を示す）に共通接続されている。
セルをマトリクス配置したメモリセルアレイであり、メ
モリセルの選択端子は行方向毎にワード線に結合され、
メモリセルのデータ入出力端子は列方向毎に相補ビット
線に結合される。夫々の相補ビット線は、相補ビット線
１対１で接続された複数個のビット線選択スイッチを含
むＹスイッチ回路２を介して相補コモンデータ線CD,CD
＊（＊は負論理を示す）に共通接続されている。
外部より入力されるアドレス信号A0〜Aiは、アドレス
ビットに対応して配置された複数のアドレスバッファ回
路をより成るアドレスバッファ部３に取込まれ、上位数
ビットはＸアドレスデコーダ５に伝達され、下位数ビッ
トはＹアドレスデコーダ７に伝達される。Ｘアドレスデ
コーダ５はこれに供給されるアドレス信号に対応するワ
ード線を選択レベルに駆動する。所定のワード線が選択
レベルに駆動されると、このワード線に選択端子が結合
されたメモリセルが選択される。また、Ｙアドレスデコ
ーダ７はこれに供給されるアドレス信号に対応するビッ
ト線選択スイッチをオン動作させて、上記選択されたメ
モリセルをコモンデータ線CD,CD＊に導通する。
ビットに対応して配置された複数のアドレスバッファ回
路をより成るアドレスバッファ部３に取込まれ、上位数
ビットはＸアドレスデコーダ５に伝達され、下位数ビッ
トはＹアドレスデコーダ７に伝達される。Ｘアドレスデ
コーダ５はこれに供給されるアドレス信号に対応するワ
ード線を選択レベルに駆動する。所定のワード線が選択
レベルに駆動されると、このワード線に選択端子が結合
されたメモリセルが選択される。また、Ｙアドレスデコ
ーダ７はこれに供給されるアドレス信号に対応するビッ
ト線選択スイッチをオン動作させて、上記選択されたメ
モリセルをコモンデータ線CD,CD＊に導通する。
コモンデータ線CD,CD＊には、差動増幅回路で成るよ
うなセンスアンプなどを含む入出力回路９が接続されて
いる。このセンスアンプは、コモンデータ線CD,CD＊に
読出されたメモリセルのデータに応ずる微小電位差を検
出して増幅する。このセンスアンプの出力は、入出力回
路９に含まれるデータ出力バッファを介して外部に読出
される。外部から入出力回路９のデータ入力バッファに
書込みデータが与えられると、入出力回路９に含まれる
書込みアンプはその書込みデータに従って相補コモンデ
ータ線CD,CD＊を駆動し、これにより、アドレス信号に
て選択された相補ビット線を介して所定のメモリセルに
そのデータが書込まれる。
うなセンスアンプなどを含む入出力回路９が接続されて
いる。このセンスアンプは、コモンデータ線CD,CD＊に
読出されたメモリセルのデータに応ずる微小電位差を検
出して増幅する。このセンスアンプの出力は、入出力回
路９に含まれるデータ出力バッファを介して外部に読出
される。外部から入出力回路９のデータ入力バッファに
書込みデータが与えられると、入出力回路９に含まれる
書込みアンプはその書込みデータに従って相補コモンデ
ータ線CD,CD＊を駆動し、これにより、アドレス信号に
て選択された相補ビット線を介して所定のメモリセルに
そのデータが書込まれる。
また、外部から与えられる選択信号としてのチップセ
レクト信号CS＊及びリードライト信号WE＊は制御回路12
に取込まれ、この制御回路12により内部の動作制御信号
が生成されるようになっている。特にチップセレクト信
号CS＊についてはこの制御回路12を介してデコーダ5,7
や入出力回路９、アドレスバッファ部３に供給されるよ
うになっている。
レクト信号CS＊及びリードライト信号WE＊は制御回路12
に取込まれ、この制御回路12により内部の動作制御信号
が生成されるようになっている。特にチップセレクト信
号CS＊についてはこの制御回路12を介してデコーダ5,7
や入出力回路９、アドレスバッファ部３に供給されるよ
うになっている。
ここで、上記アドレスバッファ部３は、アドレス信号
A0〜Aiに対応する複数のアドレスバッファ回路を有し、
それらアドレスバッファ回路のうちＸアドレス系、Ｙア
ドレス系のそれぞれにおいて、アドレス信号の伝達路が
比較的長い等の理由によりアクセスタイムを律速するこ
とになるアドレスビットに対応するアドレスバッファ回
路と、アクセスタイムを律速しないアドレスビットに対
応するアドレスバッファ回路とでは、その回路構成が異
なる。従来はインバータ列の構成素子数を異ならせるこ
とによってのみ所定のtWRマージンを確保しようとして
いたが、このような従来方式だと、インバータ列の構成
素子数が多くなった場合に多重選択の虞れがあるため、
本実施例では以下のようにアドレスバッファ回路を構成
することで多重選択を阻止するとともに所定のtWRマー
ジンを確保するようにしている。
A0〜Aiに対応する複数のアドレスバッファ回路を有し、
それらアドレスバッファ回路のうちＸアドレス系、Ｙア
ドレス系のそれぞれにおいて、アドレス信号の伝達路が
比較的長い等の理由によりアクセスタイムを律速するこ
とになるアドレスビットに対応するアドレスバッファ回
路と、アクセスタイムを律速しないアドレスビットに対
応するアドレスバッファ回路とでは、その回路構成が異
なる。従来はインバータ列の構成素子数を異ならせるこ
とによってのみ所定のtWRマージンを確保しようとして
いたが、このような従来方式だと、インバータ列の構成
素子数が多くなった場合に多重選択の虞れがあるため、
本実施例では以下のようにアドレスバッファ回路を構成
することで多重選択を阻止するとともに所定のtWRマー
ジンを確保するようにしている。
第１図にはアクセスタイムを律速しないアドレスビッ
トに対応するアドレスバッファ回路の詳細な構成が示さ
れ、第２図にはアクセスタイムを律速するアドレスビッ
トに対応するアドレスバッファ回路の詳細な構成が示さ
れる。
トに対応するアドレスバッファ回路の詳細な構成が示さ
れ、第２図にはアクセスタイムを律速するアドレスビッ
トに対応するアドレスバッファ回路の詳細な構成が示さ
れる。
第１図に示されるように、アクセスタイムを律速しな
いアドレスビット例えばA0に対応するアドレスバッファ
回路100は、インバータ21〜29と、２入力ナンドゲート3
0〜32とを含む。インバータ21〜26及び２入力ナンドゲ
ート30,31がシリーズ接続されることにより、入力アド
レス信号A0の正論理出力A0が得られ、またインバータ21
〜23,27〜29及び２入力ナンドゲート32がシリーズ接続
されることにより、入力アドレス信号A0の負論理出力A0
＊が得られる。インバータ24と25との間に介在されたナ
ンドゲート30の一方の入力端子と、インバータ25と26と
の間に介在されたナンドゲート31の一方の入力端子とは
インバータ22の出力端子（インバータ24の入力端子）に
共通接続される。また、インバータ28と29との間に介在
されたナンドゲート32の一方の入力端子はインバータ23
の出力端子（インバータ27の入力端子）に接続される。
いアドレスビット例えばA0に対応するアドレスバッファ
回路100は、インバータ21〜29と、２入力ナンドゲート3
0〜32とを含む。インバータ21〜26及び２入力ナンドゲ
ート30,31がシリーズ接続されることにより、入力アド
レス信号A0の正論理出力A0が得られ、またインバータ21
〜23,27〜29及び２入力ナンドゲート32がシリーズ接続
されることにより、入力アドレス信号A0の負論理出力A0
＊が得られる。インバータ24と25との間に介在されたナ
ンドゲート30の一方の入力端子と、インバータ25と26と
の間に介在されたナンドゲート31の一方の入力端子とは
インバータ22の出力端子（インバータ24の入力端子）に
共通接続される。また、インバータ28と29との間に介在
されたナンドゲート32の一方の入力端子はインバータ23
の出力端子（インバータ27の入力端子）に接続される。
このような構成によれば、今、入力アドレスがハイレ
ベルの時選択されるメモリビットについて説明すると、
入力アドレスA0が選択レベル（ハイレベル）から非選択
レベル（ロウレベル）に移行されるとき、インバータ22
の出力状態に応じてナンドゲート30,31の一方の入力端
子の論理レベルがハイレベルからロウレベルに速やかに
変化するため、インバータ23,24や25での信号遅延にか
かわらず、インバータ26の出力状態（A0）はハイレベル
からロウレベルに速やかに変化する。すなわち第５図に
示されるように、インバータのみの従来例回路において
アドレス信号A0がハイレベルからロウレベルに速やかに
変化するのに要する時間（移行時間）をt1とすると、上
記のように２入力ナンドゲート30,31を介在させたこと
によりアドレス信号A0の選択レベルから非選択レベルへ
の移行時間が、同図においてt2で示されるように短縮さ
れる。同様のことは負論理A0＊出力系についてもいえ
る。すなわち、インバータ23の出力状態に応じてナンド
ゲート32の一方の入力端子の論理レベルがロウレベルか
らハイレベルに速やかに変化されることから、これによ
ってインバータ29の出力レベルは、インバータ27,28で
の信号遅延にかかわらず、ハイレベルからロウレベルに
速やかに移行され、アドレス信号A0＊の選択レベルから
非選択レベルへの移行時間がt1からt2に短縮される。
ベルの時選択されるメモリビットについて説明すると、
入力アドレスA0が選択レベル（ハイレベル）から非選択
レベル（ロウレベル）に移行されるとき、インバータ22
の出力状態に応じてナンドゲート30,31の一方の入力端
子の論理レベルがハイレベルからロウレベルに速やかに
変化するため、インバータ23,24や25での信号遅延にか
かわらず、インバータ26の出力状態（A0）はハイレベル
からロウレベルに速やかに変化する。すなわち第５図に
示されるように、インバータのみの従来例回路において
アドレス信号A0がハイレベルからロウレベルに速やかに
変化するのに要する時間（移行時間）をt1とすると、上
記のように２入力ナンドゲート30,31を介在させたこと
によりアドレス信号A0の選択レベルから非選択レベルへ
の移行時間が、同図においてt2で示されるように短縮さ
れる。同様のことは負論理A0＊出力系についてもいえ
る。すなわち、インバータ23の出力状態に応じてナンド
ゲート32の一方の入力端子の論理レベルがロウレベルか
らハイレベルに速やかに変化されることから、これによ
ってインバータ29の出力レベルは、インバータ27,28で
の信号遅延にかかわらず、ハイレベルからロウレベルに
速やかに移行され、アドレス信号A0＊の選択レベルから
非選択レベルへの移行時間がt1からt2に短縮される。
また、上記の場合とは逆にアドレス信号A0が非選択レ
ベル（ロウレベル）から選択レベル（ハイレベル）に移
行されるとき、インバータ22の出力状態によってナンド
ゲート30,31の一方の入力端子の論理レベルがロウレベ
ルからハイレベルに速やかに変化するため、このときナ
ンドゲート30,31はそれを通常のインバータに置換えた
のと等価になり、インバータ21〜26及びナンドゲート3
0,31によって所定の信号遅延が行われる。同様のことは
負論理A0＊出力系についてもいえ、インバータ21〜23,2
7〜29及びナンドゲート32によって所定の信号遅延が行
われる。
ベル（ロウレベル）から選択レベル（ハイレベル）に移
行されるとき、インバータ22の出力状態によってナンド
ゲート30,31の一方の入力端子の論理レベルがロウレベ
ルからハイレベルに速やかに変化するため、このときナ
ンドゲート30,31はそれを通常のインバータに置換えた
のと等価になり、インバータ21〜26及びナンドゲート3
0,31によって所定の信号遅延が行われる。同様のことは
負論理A0＊出力系についてもいえ、インバータ21〜23,2
7〜29及びナンドゲート32によって所定の信号遅延が行
われる。
ここで本発明におけるリセット回路は２入力ナンドゲ
ート30,31,32によって実現される。
ート30,31,32によって実現される。
上記のようにアドレス信号A0,A0＊の選択レベルから
非選択レベルへの移行時間がt1からt2に短縮された結
果、第５図においてA0,A0＊とのレベル変化クロスポイ
ントＰは、本実施例においては生じない。このようにク
ロスポイントＰが生じないということは、本実施例にお
けるアドレスバッファ回路においてインバータ及びナン
ドゲート列によって信号遅延を行っているにもかかわら
ず、多重選択を生じないことを意味する。また、第６図
に示されるように、パルス性ノイズが入力されてもその
成分は論理条件不成立によりナンドゲート30,31,32を通
過することができず、アドレスバッファ出力に現われな
い。
非選択レベルへの移行時間がt1からt2に短縮された結
果、第５図においてA0,A0＊とのレベル変化クロスポイ
ントＰは、本実施例においては生じない。このようにク
ロスポイントＰが生じないということは、本実施例にお
けるアドレスバッファ回路においてインバータ及びナン
ドゲート列によって信号遅延を行っているにもかかわら
ず、多重選択を生じないことを意味する。また、第６図
に示されるように、パルス性ノイズが入力されてもその
成分は論理条件不成立によりナンドゲート30,31,32を通
過することができず、アドレスバッファ出力に現われな
い。
一方、第２図に示されるように本実施例においてアク
セスタイムを律速するアドレスビット例えばA5に対応す
るアドレスバッファ回路200は、インバータ41〜45のみ
によって形成され、第１図に示されるようなナンドゲー
トは存在しない。また第２図に示されるのは、アクセス
タイムを律速するアドレスビットについてのアドレスバ
ッファ回路であるためインバータ列の構成素子数が第１
図の場合に比べて少なくされることにより信号遅延時間
が短くなるように設定される。
セスタイムを律速するアドレスビット例えばA5に対応す
るアドレスバッファ回路200は、インバータ41〜45のみ
によって形成され、第１図に示されるようなナンドゲー
トは存在しない。また第２図に示されるのは、アクセス
タイムを律速するアドレスビットについてのアドレスバ
ッファ回路であるためインバータ列の構成素子数が第１
図の場合に比べて少なくされることにより信号遅延時間
が短くなるように設定される。
尚、第１図に示す回路はアクセスタイムを律速しない
アドレスバッファにのみ適用する。アクセスタイムを律
速するアドレスバッファに適用すると、ワード線選択レ
ベルになる時間が遅延する為アクセスタイムが遅れる。
アドレスバッファにのみ適用する。アクセスタイムを律
速するアドレスバッファに適用すると、ワード線選択レ
ベルになる時間が遅延する為アクセスタイムが遅れる。
上記実施例によれば以下の作用効果を得ることができ
る。
る。
（１）ナンドゲート30,31,32によって実現されるリセッ
ト回路によってアドレス信号の選択レベルから非選択レ
ベルへの移行時間が短縮され、またこれとは逆に非選択
レベルから選択レベルへの移行時間が遅延されるので、
多重選択を生ずることなくtWRマージンを向上させるこ
とができ、SRAMの安定動作を期待できる。
ト回路によってアドレス信号の選択レベルから非選択レ
ベルへの移行時間が短縮され、またこれとは逆に非選択
レベルから選択レベルへの移行時間が遅延されるので、
多重選択を生ずることなくtWRマージンを向上させるこ
とができ、SRAMの安定動作を期待できる。
（２）またナンドゲート30,31,32の採用によってリセッ
ト回路を簡単に実現することができる。
ト回路を簡単に実現することができる。
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明は上記実施例に限定され
ず、その要旨を逸脱しない範囲において種々変更可能で
ある。
て具体的に説明したが、本発明は上記実施例に限定され
ず、その要旨を逸脱しない範囲において種々変更可能で
ある。
例えば第３図に示されるように、２入力ノアゲート6
0,61,62,63によってリセット回路を構成することもでき
る。ノアゲートを採用する場合、ナンドゲートを採用す
る第１図の場合と論理構成が若干異なるが、ノアゲート
60,61,62,63は第１図のナンドゲート30,31,32と同様に
機能し、すなわち、アドレス信号の選択レベルから非選
択レベルへの移行時間を短縮し且つ非選択レベルから選
択レベルへの移行時間を遅延させるように機能し、これ
によって上記実施例と同様の効果を得ることができる。
0,61,62,63によってリセット回路を構成することもでき
る。ノアゲートを採用する場合、ナンドゲートを採用す
る第１図の場合と論理構成が若干異なるが、ノアゲート
60,61,62,63は第１図のナンドゲート30,31,32と同様に
機能し、すなわち、アドレス信号の選択レベルから非選
択レベルへの移行時間を短縮し且つ非選択レベルから選
択レベルへの移行時間を遅延させるように機能し、これ
によって上記実施例と同様の効果を得ることができる。
またリセット回路を構成する論理ゲートの数は適宜に
変更可能とされる。例えば第１図においてナンドゲート
30又は31をインバータに置換えてもよいし、第３図にお
いてノアゲート60又は61をインバータに置換えてもよい
し、ノアゲート62又は63をインバータに置換えてもよ
い。
変更可能とされる。例えば第１図においてナンドゲート
30又は31をインバータに置換えてもよいし、第３図にお
いてノアゲート60又は61をインバータに置換えてもよい
し、ノアゲート62又は63をインバータに置換えてもよ
い。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるSRAMに適用した場
合について説明したが、本発明はそれに限定されるもの
ではなく、例えば疑似SRAM、更には固定ROMやプログラ
ム可能形ROMなどにも広く適用することができる。本発
明は少なくともアドレスバッファ回路を備える条件のも
のに適用することができる。
明をその背景となった利用分野であるSRAMに適用した場
合について説明したが、本発明はそれに限定されるもの
ではなく、例えば疑似SRAM、更には固定ROMやプログラ
ム可能形ROMなどにも広く適用することができる。本発
明は少なくともアドレスバッファ回路を備える条件のも
のに適用することができる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
って得られる効果を簡単に説明すれば、下記の通りであ
る。
すなわち、リセット回路によってアドレス信号の選択
レベルから非選択レベルへの移行時間が短縮され、また
これとは逆に非選択レベルから選択レベルへの移行時間
が遅延されることにより、多重選択を生ずることなく、
tWRマージンの向上を計ることができる。
レベルから非選択レベルへの移行時間が短縮され、また
これとは逆に非選択レベルから選択レベルへの移行時間
が遅延されることにより、多重選択を生ずることなく、
tWRマージンの向上を計ることができる。
第１図及び第２図は本発明の一実施例SRAMにおけるアド
レスバッファ回路の主要部電気結線図、 第３図は第１図に示されるアドレスバッファ回路の変形
例を示す電気結線図、 第４図は第１図乃至第３図に示されるアドレスバッファ
回路が含まれるSRAMの全体的な構成ブロック図、 第５図は本実施例アドレスバッファ回路の入出力特性を
従来例アドレスバッファ回路との比較において示すタイ
ミング図、 第６図は本実施例アドレスバッファ回路のノイズ特性を
従来例アドレスバッファ回路との比較において示す波形
図、 第７図は一般的SRAMのチップレイアウトの説明図であ
る。 １……メモリセルアレイ、２……Ｙスイッチ回路、３…
…アドレスバッファ部、４……プリデコーダ部、５……
Ｘアドレスデコーダ、７……Ｙアドレスデコーダ、９…
…入出力回路、12……制御回路、21〜29,41〜45,51〜59
……インバータ、30〜32……ナンドゲート、60〜63……
ノアゲート、100,200……アドレスバッファ回路。
レスバッファ回路の主要部電気結線図、 第３図は第１図に示されるアドレスバッファ回路の変形
例を示す電気結線図、 第４図は第１図乃至第３図に示されるアドレスバッファ
回路が含まれるSRAMの全体的な構成ブロック図、 第５図は本実施例アドレスバッファ回路の入出力特性を
従来例アドレスバッファ回路との比較において示すタイ
ミング図、 第６図は本実施例アドレスバッファ回路のノイズ特性を
従来例アドレスバッファ回路との比較において示す波形
図、 第７図は一般的SRAMのチップレイアウトの説明図であ
る。 １……メモリセルアレイ、２……Ｙスイッチ回路、３…
…アドレスバッファ部、４……プリデコーダ部、５……
Ｘアドレスデコーダ、７……Ｙアドレスデコーダ、９…
…入出力回路、12……制御回路、21〜29,41〜45,51〜59
……インバータ、30〜32……ナンドゲート、60〜63……
ノアゲート、100,200……アドレスバッファ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森田 貞幸 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 湯本 康史 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 特開 昭63−206990（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/413
Claims (3)
- 【請求項１】複数個のゲート回路をシリーズ接続するこ
とにより入力アドレス信号を所定時間遅延させ得るアド
レスバッファ回路をアドレスビットに対応して複数配置
して成る半導体記憶装置であって、上記アドレスバッフ
ァ回路は、アクセスタイムを律速しないアドレスビット
に対応し、アドレス信号の選択レベルから非選択レベル
への移行時間を短縮し、且つ、非選択レベルから選択レ
ベルへの移行時間を遅延させ得るリセット回路を含む第
１アドレスバッファ回路と、アクセスタイムを律速する
アドレスビットに対応し、上記リセット回路を含まない
第２アドレスバッファ回路とを含み、上記第２アドレス
バッファ回路は、そこに含まれるゲート回路の段数が上
記第１アドレスバッファよりも少なく設定されて成るこ
とを特徴とする半導体記憶装置。 - 【請求項２】上記リセット回路は、シリーズ接続された
ゲート回路列の入力信号の負論理積を得てそれを後段回
路に伝達するナンドゲートとされる請求項１記載の半導
体記憶装置。 - 【請求項３】上記リセット回路は、シリーズ接続された
ゲート回路列の入出力信号の負論理和を得てそれを後段
回路に伝達するノアゲートとされる請求項１記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2214754A JP2993714B2 (ja) | 1990-08-14 | 1990-08-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2214754A JP2993714B2 (ja) | 1990-08-14 | 1990-08-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0498686A JPH0498686A (ja) | 1992-03-31 |
| JP2993714B2 true JP2993714B2 (ja) | 1999-12-27 |
Family
ID=16661014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2214754A Expired - Fee Related JP2993714B2 (ja) | 1990-08-14 | 1990-08-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2993714B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571645B1 (ko) | 2003-05-29 | 2006-04-17 | 주식회사 하이닉스반도체 | 전압손실없이 고속으로 셀에 데이터를 저장하기 위한 방법및 그를 위한 메모리 장치 |
-
1990
- 1990-08-14 JP JP2214754A patent/JP2993714B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0498686A (ja) | 1992-03-31 |
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