JPH0498686A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置さらにはそれに含まれるアドレ
スバッファ回路の改良技術に関し、例えばスタティック
・ランダム・アクセス・メモリ（ＳＲＡＭと略記する）
に適用して有効な技術に関する。

〔従来の技術〕

ＳＲＡＭのチップレイアウトは、例えば第７図に示され
るように、チップ中央部にスタティック型のメモリセル
アレイＭＳＡが配置され、その縁辺部６０を利用してコ
ントロール系やアドレスバッファさらにはアドレスデコ
ーダ等が配置されるようになっている。このようなＳＲ
ＡＭにおいては、レイアウトの関係から、アドレス入力
端子を介して外部より入力されたアドレス信号の伝達路
の長さを全ビットにおいて等しくすることができず、ア
ドレスビット毎に異ってしまう。この傾向は、一般にメ
モリセルアレイの記憶容量が大きくなる程強く、アドレ
スビット毎のアドレス信号遅延時間のばらつきによりタ
イミングマージンが小さくなり、それによってＳＲＡＭ
の不安定動作を招来する。換言すれば、アドレスビット
毎のアドレス信号遅延時間のばらつきにより（ｔＷＲ：
Ｗｒｉｔｅ　　Ｒｅｃｏｖｅｒｙ　　Ｔｉｍｅ）マージ
ンが悪化し、次の番地に誤って情報の書込みがなされる
ことがある。このような問題を解決するため従来は、ア
ドレスバッファをインバータ列によって形成し、各アド
レスビット毎の遅延時間のばらつきを、シリーズ接続さ
れるインバータの数で調整するようにしていた。

尚、半導体記憶装置について記載された文献の例として
は、昭和５９年１１月３０日に株式会社オーム社より発
行されたｒＬＳＩハンドブック」がある。

〔発明が解決しようとする課題〕

しかしながら、上記従来技術について本発明者が検討し
たところによれば、ｔＷＲマージンを向上させるためイ
ンバータ列によってアドレス信号を遅延させた場合、特
に当該インバータ列を形成する素子数があまり多くなる
と、パルス性ノイズが当該インバータ列に混入した場合
に、当該インバータ列が含まれるアドレスバッファ回路
の相補出力が同レベルとなり、所謂多重選択状態となっ
てしまうことが明らかにされた。

本発明の目的は、多重選択を生ずることなくｔＷＲマー
ジンを向上させ得る技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、アドレス信号の選択レベルから非選択レベル
への移行時間を短縮し且つ非選択レベルから選択レベル
への移行時間を遅延させ得るリセット回路をアドレスバ
ッファ回路に付加して半導体記憶装置を構成するもので
ある。ここで、上記リセット回路を簡単に構成するには
、シリーズ接続されたゲート回路列の入出力信号の負論
理積を得てそれを後段回路に伝達するナンドゲート、若
しくはシリーズ接続されたゲート回路列の入出力信号の
負論理和を得てそれを後段回路に伝達するノアゲートを
適用するとよい。

［作　用〕 上記した手段によれば、リセット回路によってアドレス
信号の選択レベルから非選択レベルへの移行時間が短縮
され、またこれとは逆に非選択レベルから選択レベルへ
の移行時間が遅延され、このことが、多重選択を生ずる
ことなくｔＷＲマージンを向上させるように作用する。

〔実　施　例〕

第４図には本発明の一実施例であるＳ（スタティック）
ＲＡＭのブロック図が示される。同図に示されるＳＲＡ
Ｍは、特に制限されないが、公知の半導体集積回路製造
技術によってシリコン基板のような一つの半導体基板に
形成されている。

第４図において１は、複数個のスタティック型メモリセ
ルをマトリクス配置したメモリセルアレイであり、メモ
リセルの選択端子は行方向毎にワード線に結合され、メ
モリセルのデータ入出力端子は列方向毎に相補ビット線
に結合される。夫々の相補ビット線は、相補ビットｌｌ
Ａ１対１で接続された複数個のビット線選択スイッチを
含むＹスイッチ回路２を介して相補コモンデータ線ＣＤ
、Ｃ［）＊　　（傘は負論理を示す）に共通接続されて
いる。

外部より入力されるアドレス信号Ａ。−Ａｉは、アドレ
スビットに対応して配置された複数のアドレスバッファ
回路より成るアドレスバッファ部３に取込まれ、上位数
ビットはＸアドレスデコーダ５に伝達され、下位数ビッ
トはＸアドレスデコーダ７に伝達される。Ｘアドレスデ
コーダ５はこれに供給されるアドレス信号に対応するワ
ード線を選択レベルに駆動する。所定のワード線が選択
レベルに駆動されると、このワード線に選択端子が結合
されたメモリセルが選択される。また、Ｙアドレスデコ
ーダ７はこれに供給されるアドレス信号に対応するビッ
ト線選択スイッチをオン動作させて、上記選択されたメ
モリセルをコモンデータ線ＣＤ、ＣＤＩに導通する。

コモンデータ線ＣＤ、ＣＤ傘には、差動増幅回路で成る
ようなセンスアンプなどを含む入出力回路９が接続され
ている。このセンスアンプは、コモンデータ線ＣＤ、Ｃ
ＤＩに読出されたメモリセルのデータに応する微小電位
差を検出して増幅する。このセンスアンプの出力は、入
出力回路９に含まれるデータ出力バッファを介して外部
に読出される。外部から入出力回路９のデータ人力バッ
ファに書込みデータが与えられると、入出力回路９に含
まれる書込みアンプはその書込みデータに従って相補コ
モンデータ線ＣＤ、ＣＤＩを駆動し、これにより、アド
レス信号にて選択された相補ビット線を介して所定のメ
モリセルにそのデータが書込まれる。

また、外部から与えられる選択信号としてのチップセレ
クト信号Ｃ８＊及びリードライト信号ＷＥ傘は制御回路
１２に取込まれ、この制御回路１２により内部の動作制
御信号が生成されるようになっている。特にチップセレ
クト信号Ｃ８車についてはこの制御回路１２を介してデ
コーダ５，７や入出力回路９、アドレスバッファ部３に
供給されるようになっている。

ここで、上記アドレスバッファ部３は、アドレス信号Ａ
Ｏ−Ａｉに対応する複数のアドレスバッファ回路を有し
、それらアドレスバッファ回路のうちＸアドレス系、Ｙ
アドレス系のそれぞれにおいて、アドレス信号の伝達路
が比較的長い等の理由によりアクセスタイムを律速する
ことになるアドレスビットに対応するアドレスバッファ
回路と、アクセスタイムを律速しないアドレスビットに
対応するアドレスバッファ回路とでは、その回路構成が
異なる。従来はインバータ列の構成素子数を異ならせる
ことによってのみ所定のｔＷＲマージンを確保しようと
していたが、このような従来方式だと、インバータ列の
構成素子数が多くなった場合に多重選択の虞れがあるた
め、本実施例では以下のようにアドレスバッファ回路を
構成することで多重選択を阻止するとともに所定のｔＷ
Ｒマージンを確保するようにしている。

第１図にはアクセスタイムを律速しないアドレスビット
に対応するアドレスバッファ回路の詳細な構成が示され
、第２図にはアクセスタイムを律速するアドレスビット
に対応するアドレスバッファ回路の詳細な構成が示され
る。

第１図に示されるように、アクセスタイムを律速しない
アドレスビット例えばＡＯに対応するアドレスバッファ
回路１００は、インバータ２１〜２９と、２人力ナンド
ゲート３ｏ〜３２とを含む。

インバータ２１〜２６及び２人力ナンドゲート３０．３
１がシリーズ接続されることにより、入力アドレス信号
ＡＯの正論理出力ＡＯが得られ、またインバータ２１〜
２３．２７〜２９及び２人力ナンドゲート３２がシリー
ズ接続されることにより、入力アドレス信号ＡＯの負論
理出力ＡＯ牢が得られる。インバータ２４と２５との間
に介在されたナンドゲート３０の一方の入力端子と、イ
ンバータ２５と２６との間に介在されたナンドゲート３
１の一方の入力端子とはインバータ２２の出力端子（イ
ンバータ２４の入力端子）に共通接続される。また、イ
ンバータ２８と２９との間に介在されたナンドゲート３
２の一方の入力端子はインバータ２３の出力端子（イン
バータ２７の入力端子）に接続される。

このような構成によれば、今、入力アドレスがハイレベ
ルの時選択されるメモリビットについて説明すると、入
力アドレスＡＯが選択レベル（ハイレベル）から非選択
レベル（ロウレベル）に移行されるとき、インバータ２
２の出力状態に応じてナンドゲート３０．３１の一方の
入力端子の論理レベルがハイレベルからロウレベルに速
やかに変化するため、インバータ２３．２４や２５での
信号遅延にかかわらず、インバータ２６の出力状態（Ａ
Ｏ）はハイレベルからロウレベルに速やかに変化する。

すなわち第５図に示さ九るように、インバータのみの従
来例回路においてアドレス信号ＡＯがハイレベルからロ
ウレベルに速やかに変化するのに要する時間（移行時間
）をｔｌとすると、上記のように２人力ナンドゲート３
０．３１を介在させたことによりアドレス信号ＡＯの選
択レベルから非選択レベルへの移行時間が、同図におい
てｔ２で示されるように短縮される。同様のことは負論
理Ａｏ串比出力系ついてもいえる。すなわち、インバー
タ２３の出力状態に応じてナンドゲート３２の一方の入
力端子の論理レベルがロウレベルからハイレベルに速や
かに変化されることから、これによってインバータ２９
の出力レベルは、インバータ２７．２８での信号遅延に
かかわらず、ハイレベルからロウレベルに速やかに移行
され、アドレス信号ＡＯ串の選択レベルから非選択レベ
ルへの移行時間がｔｌからｔ２に短縮される。

また、上記の場合とは逆にアドレス信号ＡＯが非選択レ
ベル（ロウレベル）から選択レベル（ハイレベル）に移
行されるとき、インバータ２２の出力状態によってナン
ドゲート３０，３１の一方の入力端子の論理レベルがロ
ウレベルからハイレベルに速やかに変化するため、この
ときナンドゲート３−０．３１はそれを通常のインバー
タに置換えたのと等価になり、インバータ２１〜２６及
びナンドゲート３０，３１によって所定の信号遅延が行
われる。同様のことは負論理Ａ（ｌ圧力系についてもい
え、インバータ２１〜２３．２７〜２９及びナンドゲー
ト３２によって所定の信号遅延が行われる。

ここで本発明におけるリセット回路は２人力ナンドゲー
ト３Ｑ、３１．３２によって実現される。

上記のようにアドレス信号ＡＯ，ＡＯ串の選択レベルか
ら非選択レベルへの移行時間がｔｌからｔ２に短縮され
た結果、第５図においてＡＯ，ＡＯ＊とのレベル変化ク
ロスポイントＰは、本実施例においては生じない。この
ようにクロスポイントＰが生じないということは、本実
施例におけるアドレスバッファ回路においてインバータ
及びナンドゲート列によって信号遅延を行っているにも
かかわらず、多重選択を生じないことを意味する。

また、第６図に示されるように、パルス性ノイズが入力
されてもその成分は論理条件不成立によりナンドゲート
３０，３１．３２を通過することができず、アドレスバ
ッファ出力に現われない。

一方、第２図に示されるように本実施例においてアクセ
スタイムを律速するアドレスビット例えばＡ５に対応す
るアドレスバッファ回路２００は、インバータ４１〜４
５のみによって形成され、第１図に示されるようなナン
ドゲートは存在しない。

また第２図に示されるのは、アクセスタイムを律速する
アドレスビットについてのアドレスバッファ回路である
ためインバータ列の構成素子数が第１図の場合に比べて
少なくされることにより信号遅延時間が短くなるように
設定される。

尚、第１図に示す回路はアクセスタイムを律速しないア
ドレスバッファにのみ適用する。アクセスタイムを律速
するアドレスバッファに適用すると、ワード線選択レベ
ルになる時間が遅延する為アクセスタイムが遅れる。

上記実施例によれば以下の作用効果を得ることができる
。

（１）ナンドゲート３０，３１．３２によって実現され
るリセット回路によってアドレス信号の選択レベルから
非選択レベルへの移行時間が短縮され、またこれとは逆
に非選択レベルから選択レベルへの移行時間が遅延され
るので、多重選択を生ずることなくｔＷＲマージンを向
上させることができ、ＳＲＡＭの安定動作を期待できる
。

（２）またナンドゲート３０，３１．３２の採用によっ
てリセット回路を簡単に実現することができる。

以上本発明者によってなさ屯だ発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
、その要旨を逸脱しない範囲において種々変更可能であ
る。

例えば第３図に示されるように、２人カッアゲート６０
，６１，６２，６３によってリセット回路を構成するこ
ともできる。ノアゲートを採用する場合、ナンドゲート
を採用する第１図の場合と論理構成が若干具なるが、ノ
アゲート６０，６１゜６２．６３は第１図のナンドゲー
ト３０，３１゜３２と同様に機能し、すなわち、アドレ
ス信号の選択レベルから非選択レベルへの移行時間を短
縮し且つ非選択レベルから選択レベルへの移行時間を遅
延させるように機能し、これによって上記実施例と同様
の効果を得ることができる。

またリセット回路を構成する論理ゲートの数は適宜に変
更可能とされる。例えば第１図においてナンドゲート３
０又は３１をインバータに置換えてもよいし、第３図に
おいてノアゲート６０又は６１をインバータに置換えて
もよいし、ノアゲート６２又は６３をインバータに置換
えてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＳＲＡＭに適用した
場合について説明したが、本発明はそれに限定されるも
のではなく、例えば疑似ＳＲＡＭ、更には固定ＲＯＭや
プログラム可能形ＲＯＭなどにも広く適用することがで
きる。本発明は少なくともアドレスバッファ回路を備え
る条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、リセット回路によってアドレス信号の選択レ
ベルから非選択レベルへの移行時間が短縮され、またこ
れとは逆に非選択レベルがら選択レベルへの移行時間が
遅延されることにより、多重選択を生ずることなく、ｔ
ＷＲマージンの向上を図ることができる。

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例Ｓ　ＲＡＭにおけ
るアドレスバッファ回路の主要部電気結線図、 第３図は第１図に示されるアドレスバッファ回路の変形
例を示す電気結線図、 第４図は第１図乃至第３図に示されるアドレスバッファ
回路が含まれるＳＲＡＭの全体的な構成ブロック図、 第５図は本実施例アドレスバッファ回路の入呂力特性を
従来例アドレスバッファ回路との比較において示すタイ
ミング図、 第６図は本実施例アドレスバッファ回路のノイズ特性を
従来例アドレスバッファ回路との比較において示す波形
図。 第７図は一般的ＳＲＡＭのチップレイアウトの説明図で
ある。 １・・・メモリセルアレイ、２・・・Ｙスイッチ回路、
３・・・アドレスバッファ部、４・・・プリデコーダ部
、５・・・Ｘアドレスデコーダ、７・・・Ｙアドレスデ
コーダ、９・・・入出力回路、１２・・・制御回路、２
１〜２９．４１〜４５．５１〜５９・・・インバータ、
３０〜３２・・・ナンドゲート、６０〜６３・・・ノア
ゲート。 １００．２００・・・アドレスバッファ回路６第 ４コ 図

Claims (1)

1. 【特許請求の範囲】 １、複数個のゲート回路をシリーズ接続することにより
   入力アドレス信号を所定時間遅延させ得るアドレスバッ
   ファ回路をアドレスビットに対応して複数配置して成る
   半導体記憶装置において、上記アドレスバッファ回路に
   は、アドレス信号の選択レベルから非選択レベルへの移
   行時間を短縮し且つ非選択レベルから選択レベルへの移
   行時間を遅延させ得るリセット回路が含まれて成ること
   を特徴とする半導体記憶装置。 ２、上記リセット回路は、上記アドレスビットに対応し
   て複数配置されたアドレスバッファ回路のうちアクセス
   タイムを律速しないアドレスビットに対応するアドレス
   バッファ回路に含まれる請求項１記載の半導体記憶装置
   。 ３、上記リセット回路は、シリーズ接続されたゲート回
   路列の入出力信号の負論理積を得てそれを後段回路に伝
   達するナンドゲートとされる請求項１又は２記載の半導
   体記憶装置。 ４、上記リセット回路は、シリーズ接続されたゲート回
   路列の入出力信号の負論理和を得てそれを後段回路に伝
   達するノアゲートとされる請求項１、２又は３記載の半
   導体記憶装置。