JPS5987695A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5987695A JPS5987695A JP57198192A JP19819282A JPS5987695A JP S5987695 A JPS5987695 A JP S5987695A JP 57198192 A JP57198192 A JP 57198192A JP 19819282 A JP19819282 A JP 19819282A JP S5987695 A JPS5987695 A JP S5987695A
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- transistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/93—Thermoelectric, e.g. peltier effect cooling
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はリフレッシュ機能を有するダイナミック型半導
体記憶装置に関する。
体記憶装置に関する。
最近ダイナミックll+ A M (n、andOm
A、ccessMemrtry )4コは、メモリー周
辺装置のjii易化、lri源故障時のバッテリーバッ
ク丁ツブの容易化等を考えて、セルフリフレッシュとい
う動作モー・ドがある。このセルフリフレッシュと云・
)のは。
A、ccessMemrtry )4コは、メモリー周
辺装置のjii易化、lri源故障時のバッテリーバッ
ク丁ツブの容易化等を考えて、セルフリフレッシュとい
う動作モー・ドがある。このセルフリフレッシュと云・
)のは。
リフレッシュ入力、Li1A子(1)、FF’)を”
L ” (低)レベル、行アドレス(几As)を−J(
”(高)レベルにしてセく限り、チップ外部シスデノ、
(+、、 G;を非同期的に、チップ内部に内蔵され
たリフし・ツシュ用アドレスカウンタ、タイマ等によっ
て自動的にリフ1/ツシユができるとい・)ものである
。
L ” (低)レベル、行アドレス(几As)を−J(
”(高)レベルにしてセく限り、チップ外部シスデノ、
(+、、 G;を非同期的に、チップ内部に内蔵され
たリフし・ツシュ用アドレスカウンタ、タイマ等によっ
て自動的にリフ1/ツシユができるとい・)ものである
。
このセルフリフレッシュによって、確かにメモリデータ
保持のためのバック下ツブシスデl−は簡略化でき、複
雑なタイミングの設定をする必要はなくなった。
保持のためのバック下ツブシスデl−は簡略化でき、複
雑なタイミングの設定をする必要はなくなった。
し力)しなメ)(ら大量のダイナミックRAMを、バッ
テリーバックアップ時に従来通り飲用すると、大きなピ
ーク値をともなった電流が流れる。
テリーバックアップ時に従来通り飲用すると、大きなピ
ーク値をともなった電流が流れる。
この電流の大きさは1例えばIMバイl−(64にビッ
ト×128個)のメモリシステムでは、128個の64
にビットのダイナミックRAMが同一のタイミングで動
いているとして、そのときのピーク電流は最大略7,7
[A) (60(tν、A)/64にビットRAM)
流れることになる(第1図参照) このように通常のバッテリのバックアップシステムでは
、大量のダイナミックRA Mを取り扱う場合、相当強
力なバック丁ツブ1シ源用のバッテリが必要となる。さ
もなけ11.ばバツヴリII主源が負荷(ダイナミック
It、 A Th、()に応答できなくなり、回路誤動
作を生じ、メ1. +3データが破壊して[7まうh果
になるものである。
ト×128個)のメモリシステムでは、128個の64
にビットのダイナミックRAMが同一のタイミングで動
いているとして、そのときのピーク電流は最大略7,7
[A) (60(tν、A)/64にビットRAM)
流れることになる(第1図参照) このように通常のバッテリのバックアップシステムでは
、大量のダイナミックRA Mを取り扱う場合、相当強
力なバック丁ツブ1シ源用のバッテリが必要となる。さ
もなけ11.ばバツヴリII主源が負荷(ダイナミック
It、 A Th、()に応答できなくなり、回路誤動
作を生じ、メ1. +3データが破壊して[7まうh果
になるものである。
本発明は上記事情に鑑みてなされたもので。
ダイナミックRAMで構成された大I11.メモリシス
テムのバッテリバックアップ時のように大きなピーク値
をともなった゛1攬流を流1″よ・)なα合において、
外部入力によって、べ択的にピーク電流を低減出来るこ
とが可能となる生導体記憶装置を提供しようとするもの
である。
テムのバッテリバックアップ時のように大きなピーク値
をともなった゛1攬流を流1″よ・)なα合において、
外部入力によって、べ択的にピーク電流を低減出来るこ
とが可能となる生導体記憶装置を提供しようとするもの
である。
本発明は、セルフリフレッシュ時の千ツブ内回路動作゛
・i度を遅くシ、ピーク屯流を低減させるようにするこ
とにより、バッテリバック丁ツブ中のバッテリ負荷を低
減でき得ろよ・)にしたものである。
・i度を遅くシ、ピーク屯流を低減させるようにするこ
とにより、バッテリバック丁ツブ中のバッテリ負荷を低
減でき得ろよ・)にしたものである。
以下図面を参照して本発明の一実I商I’l+を説明す
る。第2図はダイナミック1(・A MのりL1ツクイ
5号発振器の基本回路ブロック図であり、rl(3図、
第4図はそれぞわ、平常時、批抑り′4常時(セルフリ
フレッシュ時)のタイミング波形図である。
る。第2図はダイナミック1(・A MのりL1ツクイ
5号発振器の基本回路ブロック図であり、rl(3図、
第4図はそれぞわ、平常時、批抑り′4常時(セルフリ
フレッシュ時)のタイミング波形図である。
第2図において1は第1のクロックジェネレータ、2は
第2のクロックジェネレータ、3は可変遅延回路部、4
はデプレッション型I・ランジスタ5のゲート重圧設定
回路部、■ccは117.源、6はクロツクジエネ1/
−夕1の入力端子、7は出力端子、8はクロックジェネ
レータ20入力端子、9は出力端子、10はリフレッシ
ュ(R・1弓F)入力端子である。
第2のクロックジェネレータ、3は可変遅延回路部、4
はデプレッション型I・ランジスタ5のゲート重圧設定
回路部、■ccは117.源、6はクロツクジエネ1/
−夕1の入力端子、7は出力端子、8はクロックジェネ
レータ20入力端子、9は出力端子、10はリフレッシ
ュ(R・1弓F)入力端子である。
上記構成の動作は、平常システlS稼jiilI中には
。
。
リフレッシュ入力端子10 ヲill、dti4Vcc
(”H” )にしておくことによって、ゲート1:が
圧設定回路4はトランジスタ5のgm(コンダクタンス
)が充分に大きくなるような陽圧を、該トランジスタ5
のゲートに印加する。クロックジェネレータ1から出力
された出力波形(rK 3 +:a (hl ) ハ、
!・ランジスタ5のgin 、容斌及び配線抵抗、汀;
Ii′f:客用・等によつで決まる時定数だけ11■れ
で、クロックジェネレータ2の入力端子8に1.7K
T”5されろ。
(”H” )にしておくことによって、ゲート1:が
圧設定回路4はトランジスタ5のgm(コンダクタンス
)が充分に大きくなるような陽圧を、該トランジスタ5
のゲートに印加する。クロックジェネレータ1から出力
された出力波形(rK 3 +:a (hl ) ハ、
!・ランジスタ5のgin 、容斌及び配線抵抗、汀;
Ii′f:客用・等によつで決まる時定数だけ11■れ
で、クロックジェネレータ2の入力端子8に1.7K
T”5されろ。
コ(7)時の時定数はトランジスタ5のl?111 が
大きいため、トランジスタ5による遅れが略無視できる
。つまりトランジスタ5は無いに等しく。
大きいため、トランジスタ5による遅れが略無視できる
。つまりトランジスタ5は無いに等しく。
二つのクロックジェネレータ1.2は】屯営の配線で接
続されたかの如く動作する(第3図(b)。
続されたかの如く動作する(第3図(b)。
(C))。
次に電源トラブルが生じたことによってダイナミックR
AMのリフレッシュ端子10を0[V ] (” L
” ) * RA 8 ヒフ (端子) ヲ5 v(”
H” )に固定ずろごとで、メモリは自i助的にデータ
1′Nn Wb 作(lフレッシュ)を連続的に行1x
・)(セルフリフレッシュ動作開始)。このセルフリフ
レッシュ動作が開始したことによって、ゲート電圧設定
回路4はトランジスタ5のF!In を、平常稼動中の
gm に比べ°C小さくなるよ・)なiトL用をトラン
ジスタ5のゲートに印加する。このとき、平常時には無
視できた1ランジスタ、5の時定数による遅れが無視で
聞1.r<なり)、クロツクジエネl/−夕10) 出
7J (On 419”+ (”l ) c、’: I
J’i 形(7) 〜’/、’チ」二がりが遅くなる形
で、クロックジェネレータ2の入力端子に伝送される。
AMのリフレッシュ端子10を0[V ] (” L
” ) * RA 8 ヒフ (端子) ヲ5 v(”
H” )に固定ずろごとで、メモリは自i助的にデータ
1′Nn Wb 作(lフレッシュ)を連続的に行1x
・)(セルフリフレッシュ動作開始)。このセルフリフ
レッシュ動作が開始したことによって、ゲート電圧設定
回路4はトランジスタ5のF!In を、平常稼動中の
gm に比べ°C小さくなるよ・)なiトL用をトラン
ジスタ5のゲートに印加する。このとき、平常時には無
視できた1ランジスタ、5の時定数による遅れが無視で
聞1.r<なり)、クロツクジエネl/−夕10) 出
7J (On 419”+ (”l ) c、’: I
J’i 形(7) 〜’/、’チ」二がりが遅くなる形
で、クロックジェネレータ2の入力端子に伝送される。
この結果り[1ツクジエネ1)−夕1に加えた大刀波形
(布4図(a))に対するクロックジェネレ・−夕2の
出カi皮形(第4図(・りを遅延さ11.ること昆−な
り、全体的な回路−1b作速度が遅くなる。
(布4図(a))に対するクロックジェネレ・−夕2の
出カi皮形(第4図(・りを遅延さ11.ること昆−な
り、全体的な回路−1b作速度が遅くなる。
このようにセルフリフレッシュ動作むることによって、
顆択的に各クロックジェネレータ間の伝送遅延を設ける
ことにより、各クロックジェネレータによって生じるビ
ー・り117.流が分子itで去、回路全体のピーク電
流を抑制ずろことができる(第5図、2F、61’M
)。これら1゛4においてa。
顆択的に各クロックジェネレータ間の伝送遅延を設ける
ことにより、各クロックジェネレータによって生じるビ
ー・り117.流が分子itで去、回路全体のピーク電
流を抑制ずろことができる(第5図、2F、61’M
)。これら1゛4においてa。
bはそれぞれ電源平常時のクロックジェネレータ1.2
の消費電流、(1、eはぞれぞれY■、源I・ラブル時
のクロックジェネレータ1,2の消費11L浦1、Cは
゛電源平常時の消費合成電流、fは巨鯨異常時の消費合
成電流て、cJ″、I)fの方がピーク値が低減されC
いることプバ分かろものである。
の消費電流、(1、eはぞれぞれY■、源I・ラブル時
のクロックジェネレータ1,2の消費11L浦1、Cは
゛電源平常時の消費合成電流、fは巨鯨異常時の消費合
成電流て、cJ″、I)fの方がピーク値が低減されC
いることプバ分かろものである。
1、Cお本発明は実施例のみに限られろことなく111
1々の応用が可能である。例えば第7図に示される如く
クロツクジェネレー・−夕1,2の入出力端間にトラン
ジスタ21、コンブ゛゛ン→I22よりl、rる可変遅
帽脂部3.を接続し、I・ランジスク21の導通、婆ゲ
ート市圧設定回路部4で制御するようにしてもよい。ま
た本発明はセルフリフレッシュ機能を有するダイナミッ
ク几A Mのみでなく、オートリフレッシュtfi (
inを有するものにも適用できる。
1々の応用が可能である。例えば第7図に示される如く
クロツクジェネレー・−夕1,2の入出力端間にトラン
ジスタ21、コンブ゛゛ン→I22よりl、rる可変遅
帽脂部3.を接続し、I・ランジスク21の導通、婆ゲ
ート市圧設定回路部4で制御するようにしてもよい。ま
た本発明はセルフリフレッシュ機能を有するダイナミッ
ク几A Mのみでなく、オートリフレッシュtfi (
inを有するものにも適用できる。
以上説明した如く本発明によれば、ダ・イナミツク几A
Mのセルフまたはオートリフレッシュ時のビーク11¥
、流を通常のリフレッシニル11作(几A 8 onl
y口、efresh)時よりも低減することかで去、電
源トラブル時のバックアップシステムのバラブリー容袖
を、従来のシス−チー11に比ベテ小六<でき、バック
アップシステムへのコストダウンフ1(可riにとなる
。また11を源l・ラブル時のバックアップ中に生じる
ビーク亀流を抑制できるため、電源電圧変動が少なくな
り、バックアップ中の’ITI源電圧変電圧変動メモリ
ゾ〜りの保持トラブルをなくすことメ1<でき、高信頼
化さ11.たダイナミックIt A Mプ1S提供でき
る。
Mのセルフまたはオートリフレッシュ時のビーク11¥
、流を通常のリフレッシニル11作(几A 8 onl
y口、efresh)時よりも低減することかで去、電
源トラブル時のバックアップシステムのバラブリー容袖
を、従来のシス−チー11に比ベテ小六<でき、バック
アップシステムへのコストダウンフ1(可riにとなる
。また11を源l・ラブル時のバックアップ中に生じる
ビーク亀流を抑制できるため、電源電圧変動が少なくな
り、バックアップ中の’ITI源電圧変電圧変動メモリ
ゾ〜りの保持トラブルをなくすことメ1<でき、高信頼
化さ11.たダイナミックIt A Mプ1S提供でき
る。
fPllmはセルフリフレッシュ゛リイクルの軍、流を
考察するためn、Asオンリリフレッシユリ・イクルの
Tl(流を示ず図、第2図は本発明の−・実施例の構成
図、第3図、第4図は同構成の入出力波形図、第5貝f
“nへ菌は同構成によるピーク電流11”¥性図、第7
図は本発明の他の実施例の(1ヶ成図である。 1.2・・・クロックジェネレータ、3・・・可変遅延
回路部、4・・・ゲート電圧設定回路部。 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 第3図 第4図 第5図 第6図 第7図 L−−づ−」
考察するためn、Asオンリリフレッシユリ・イクルの
Tl(流を示ず図、第2図は本発明の−・実施例の構成
図、第3図、第4図は同構成の入出力波形図、第5貝f
“nへ菌は同構成によるピーク電流11”¥性図、第7
図は本発明の他の実施例の(1ヶ成図である。 1.2・・・クロックジェネレータ、3・・・可変遅延
回路部、4・・・ゲート電圧設定回路部。 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 第3図 第4図 第5図 第6図 第7図 L−−づ−」
Claims (1)
- リフレッシュ機能を有するダイナミック型メモリにおい
て、該ダイナミック型メモリのタイミング制御を行なう
クリックイB号発1辰器は、第1のクロックジェネレー
タの出力端子と第2のクロックジェネレータの入力端子
との間に信号遅延時間フ1濱可変の遅延回路ソ15設け
()れ、該遅延回路に入力される制御信号に応じて前記
1jp 1のり1−1 ’7クジエネレータの出力端子
から第2のクロックジェネレータの入力端子に到る信号
遅延時間を選択できるようにしたことをI[に徴とする
半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57198192A JPS5987695A (ja) | 1982-11-11 | 1982-11-11 | 半導体記憶装置 |
US06/548,730 US4644184A (en) | 1982-11-11 | 1983-11-04 | Memory clock pulse generating circuit with reduced peak current requirements |
EP83111290A EP0109069B1 (en) | 1982-11-11 | 1983-11-11 | Dynamic type semiconductor memory device |
DE8383111290T DE3379128D1 (en) | 1982-11-11 | 1983-11-11 | Dynamic type semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57198192A JPS5987695A (ja) | 1982-11-11 | 1982-11-11 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5987695A true JPS5987695A (ja) | 1984-05-21 |
JPH053078B2 JPH053078B2 (ja) | 1993-01-13 |
Family
ID=16386998
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57198192A Granted JPS5987695A (ja) | 1982-11-11 | 1982-11-11 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4644184A (ja) |
EP (1) | EP0109069B1 (ja) |
JP (1) | JPS5987695A (ja) |
DE (1) | DE3379128D1 (ja) |
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