JPS5987695A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS5987695A
JPS5987695A JP57198192A JP19819282A JPS5987695A JP S5987695 A JPS5987695 A JP S5987695A JP 57198192 A JP57198192 A JP 57198192A JP 19819282 A JP19819282 A JP 19819282A JP S5987695 A JPS5987695 A JP S5987695A
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宮脇　直和
Isao Ogura
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はリフレッシュ機能を有するダイナミック型半導
体記憶装置に関する。
〔発明の技術的背景及びその問題点〕
最近ダイナミックｌｌ＋　Ａ　Ｍ　（ｎ、ａｎｄＯｍ　
Ａ、ｃｃｅｓｓＭｅｍｒｔｒｙ　）４コは、メモリー周
辺装置のｊｉｉ易化、ｌｒｉ源故障時のバッテリーバッ
ク丁ツブの容易化等を考えて、セルフリフレッシュとい
う動作モー・ドがある。このセルフリフレッシュと云・
）のは。
リフレッシュ入力、Ｌｉ１Ａ子（１）、ＦＦ’）を”　
Ｌ　”　（低）レベル、行アドレス（几Ａｓ）を−Ｊ（
”（高）レベルにしてセく限り、チップ外部シスデノ、
　（＋、、　Ｇ；を非同期的に、チップ内部に内蔵され
たリフし・ツシュ用アドレスカウンタ、タイマ等によっ
て自動的にリフ１／ツシユができるとい・）ものである
。
このセルフリフレッシュによって、確かにメモリデータ
保持のためのバック下ツブシスデｌ−は簡略化でき、複
雑なタイミングの設定をする必要はなくなった。
し力）しなメ）（ら大量のダイナミックＲＡＭを、バッ
テリーバックアップ時に従来通り飲用すると、大きなピ
ーク値をともなった電流が流れる。
この電流の大きさは１例えばＩＭバイｌ−（６４にビッ
ト×１２８個）のメモリシステムでは、１２８個の６４
にビットのダイナミックＲＡＭが同一のタイミングで動
いているとして、そのときのピーク電流は最大略７，７
　［Ａ）　（６０（ｔν、Ａ）／６４にビットＲＡＭ）
流れることになる（第１図参照） このように通常のバッテリのバックアップシステムでは
、大量のダイナミックＲＡ　Ｍを取り扱う場合、相当強
力なバック丁ツブ１シ源用のバッテリが必要となる。さ
もなけ１１．ばバツヴリＩＩ主源が負荷（ダイナミック
Ｉｔ、　Ａ　Ｔｈ、（）に応答できなくなり、回路誤動
作を生じ、メ１．　＋３データが破壊して［７まうｈ果
になるものである。
〔発明の目的〕
本発明は上記事情に鑑みてなされたもので。
ダイナミックＲＡＭで構成された大Ｉ１１．メモリシス
テムのバッテリバックアップ時のように大きなピーク値
をともなった゛１攬流を流１″よ・）なα合において、
外部入力によって、べ択的にピーク電流を低減出来るこ
とが可能となる生導体記憶装置を提供しようとするもの
である。
〔発明の概要〕
本発明は、セルフリフレッシュ時の千ツブ内回路動作゛
・ｉ度を遅くシ、ピーク屯流を低減させるようにするこ
とにより、バッテリバック丁ツブ中のバッテリ負荷を低
減でき得ろよ・）にしたものである。
〔発明の実施例〕
以下図面を参照して本発明の一実Ｉ商Ｉ’ｌ＋を説明す
る。第２図はダイナミック１（・Ａ　ＭのりＬ１ツクイ
５号発振器の基本回路ブロック図であり、ｒｌ（３図、
第４図はそれぞわ、平常時、批抑り′４常時（セルフリ
フレッシュ時）のタイミング波形図である。
第２図において１は第１のクロックジェネレータ、２は
第２のクロックジェネレータ、３は可変遅延回路部、４
はデプレッション型Ｉ・ランジスタ５のゲート重圧設定
回路部、■ｃｃは１１７．源、６はクロツクジエネ１／
−夕１の入力端子、７は出力端子、８はクロックジェネ
レータ２０入力端子、９は出力端子、１０はリフレッシ
ュ（Ｒ・１弓Ｆ）入力端子である。
上記構成の動作は、平常システｌＳ稼ｊｉｉｌＩ中には
。
リフレッシュ入力端子１０　ヲｉｌｌ、ｄｔｉ４Ｖｃｃ
　（”Ｈ”　）にしておくことによって、ゲート１：が
圧設定回路４はトランジスタ５のｇｍ（コンダクタンス
）が充分に大きくなるような陽圧を、該トランジスタ５
のゲートに印加する。クロックジェネレータ１から出力
された出力波形（ｒＫ　３　＋：ａ　（ｈｌ　）　ハ、
！・ランジスタ５のｇｉｎ　、容斌及び配線抵抗、汀；
Ｉｉ′ｆ：客用・等によつで決まる時定数だけ１１■れ
で、クロックジェネレータ２の入力端子８に１．７Ｋ　
Ｔ”５されろ。
コ（７）時の時定数はトランジスタ５のｌ？１１１　が
大きいため、トランジスタ５による遅れが略無視できる
。つまりトランジスタ５は無いに等しく。
二つのクロックジェネレータ１．２は】屯営の配線で接
続されたかの如く動作する（第３図（ｂ）。
（Ｃ））。
次に電源トラブルが生じたことによってダイナミックＲ
ＡＭのリフレッシュ端子１０を０［Ｖ　］　（”　Ｌ　
”　）　＊　ＲＡ　８　ヒフ　（端子）　ヲ５　ｖ（”
Ｈ”　）に固定ずろごとで、メモリは自ｉ助的にデータ
１′Ｎｎ　Ｗｂ　作（ｌフレッシュ）を連続的に行１ｘ
・）（セルフリフレッシュ動作開始）。このセルフリフ
レッシュ動作が開始したことによって、ゲート電圧設定
回路４はトランジスタ５のＦ！Ｉｎ　を、平常稼動中の
ｇｍ　に比べ°Ｃ小さくなるよ・）なｉトＬ用をトラン
ジスタ５のゲートに印加する。このとき、平常時には無
視できた１ランジスタ、５の時定数による遅れが無視で
聞１．ｒ＜なり）、クロツクジエネｌ／−夕１０）　出
７Ｊ　（Ｏｎ　４１９”＋　（”ｌ　）　ｃ、’：　Ｉ
Ｊ’ｉ　形（７）　〜’／、’チ」二がりが遅くなる形
で、クロックジェネレータ２の入力端子に伝送される。
この結果り［１ツクジエネ１）−夕１に加えた大刀波形
（布４図（ａ））に対するクロックジェネレ・−夕２の
出カｉ皮形（第４図（・りを遅延さ１１．ること昆−な
り、全体的な回路−１ｂ作速度が遅くなる。
このようにセルフリフレッシュ動作むることによって、
顆択的に各クロックジェネレータ間の伝送遅延を設ける
ことにより、各クロックジェネレータによって生じるビ
ー・り１１７．流が分子ｉｔで去、回路全体のピーク電
流を抑制ずろことができる（第５図、２Ｆ、６１’Ｍ　
）。これら１゛４においてａ。
ｂはそれぞれ電源平常時のクロックジェネレータ１．２
の消費電流、（１、ｅはぞれぞれＹ■、源Ｉ・ラブル時
のクロックジェネレータ１，２の消費１１Ｌ浦１、Ｃは
゛電源平常時の消費合成電流、ｆは巨鯨異常時の消費合
成電流て、ｃＪ″、Ｉ）ｆの方がピーク値が低減されＣ
いることプバ分かろものである。
１、Ｃお本発明は実施例のみに限られろことなく１１１
１々の応用が可能である。例えば第７図に示される如く
クロツクジェネレー・−夕１，２の入出力端間にトラン
ジスタ２１、コンブ゛゛ン→Ｉ２２よりｌ、ｒる可変遅
帽脂部３．を接続し、Ｉ・ランジスク２１の導通、婆ゲ
ート市圧設定回路部４で制御するようにしてもよい。ま
た本発明はセルフリフレッシュ機能を有するダイナミッ
ク几Ａ　Ｍのみでなく、オートリフレッシュｔｆｉ　（
ｉｎを有するものにも適用できる。
〔発明の効果〕
以上説明した如く本発明によれば、ダ・イナミツク几Ａ
Ｍのセルフまたはオートリフレッシュ時のビーク１１￥
、流を通常のリフレッシニル１１作（几Ａ　８　ｏｎｌ
ｙ口、ｅｆｒｅｓｈ）時よりも低減することかで去、電
源トラブル時のバックアップシステムのバラブリー容袖
を、従来のシス−チー１１に比ベテ小六＜でき、バック
アップシステムへのコストダウンフ１（可ｒｉにとなる
。また１１を源ｌ・ラブル時のバックアップ中に生じる
ビーク亀流を抑制できるため、電源電圧変動が少なくな
り、バックアップ中の’ＩＴＩ源電圧変電圧変動メモリ
ゾ〜りの保持トラブルをなくすことメ１＜でき、高信頼
化さ１１．たダイナミックＩｔ　Ａ　Ｍプ１Ｓ提供でき
る。
【図面の簡単な説明】
ｆＰｌｌｍはセルフリフレッシュ゛リイクルの軍、流を
考察するためｎ、Ａｓオンリリフレッシユリ・イクルの
Ｔｌ（流を示ず図、第２図は本発明の−・実施例の構成
図、第３図、第４図は同構成の入出力波形図、第５貝ｆ
“ｎへ菌は同構成によるピーク電流１１”￥性図、第７
図は本発明の他の実施例の（１ヶ成図である。 １．２・・・クロックジェネレータ、３・・・可変遅延
回路部、４・・・ゲート電圧設定回路部。 出願人代理人　　弁理士　鈴　江　武　彦第１図 第２図 第３図 第４図 第５図　　　　　　第６図 第７図 Ｌ−−づ−」

Claims (1)

    【特許請求の範囲】
  1. リフレッシュ機能を有するダイナミック型メモリにおい
    て、該ダイナミック型メモリのタイミング制御を行なう
    クリックイＢ号発１辰器は、第１のクロックジェネレー
    タの出力端子と第２のクロックジェネレータの入力端子
    との間に信号遅延時間フ１濱可変の遅延回路ソ１５設け
    （）れ、該遅延回路に入力される制御信号に応じて前記
    １ｊｐ　１のり１−１　’７クジエネレータの出力端子
    から第２のクロックジェネレータの入力端子に到る信号
    遅延時間を選択できるようにしたことをＩ［に徴とする
    半導体記憶装置。
JP57198192A 1982-11-11 1982-11-11 半導体記憶装置 Granted JPS5987695A (ja)

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