JPH0799621B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH0799621B2 JPH0799621B2 JP63165605A JP16560588A JPH0799621B2 JP H0799621 B2 JPH0799621 B2 JP H0799621B2 JP 63165605 A JP63165605 A JP 63165605A JP 16560588 A JP16560588 A JP 16560588A JP H0799621 B2 JPH0799621 B2 JP H0799621B2
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- memory device
- voltage generating
- semiconductor memory
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ダイナミック型半導体記憶装置に関し、特
に、少ない消費電力で基板バイアス電圧を発生すること
が可能なダイナミック型半導体記憶装置に関する。
に、少ない消費電力で基板バイアス電圧を発生すること
が可能なダイナミック型半導体記憶装置に関する。
［従来の技術］ 近年、パーソナルコンピュータ（以下PCと略す）の普及
が著しい。特に、最近では、携帯型PCに対する需要が増
大している。携帯型PCに用いられる記憶装置は、バッテ
リバックアップ（電池保持）が可能な、低消費電力のも
のが要求される。
が著しい。特に、最近では、携帯型PCに対する需要が増
大している。携帯型PCに用いられる記憶装置は、バッテ
リバックアップ（電池保持）が可能な、低消費電力のも
のが要求される。
このような記憶装置として、通常、ダイナミック型半導
体記憶装置またはスタティック型半導体記憶装置が用い
られる。このうちダイナミック型半導体記憶装置は、MO
Sキャパシタに情報電荷を蓄積するという原理を利用し
ている。しかし、接合リークなどにより蓄積電荷が徐々
に失われるため、或る一定時間ごとに蓄積情報を再書込
する必要がある。この再書込動作をリフレッシュとい
う。携帯用PCにおいてダイナミック型半導体記憶装置を
用いた場合、バッテリバックアップ時においても、一定
時間ごとにリフレッシュを行なう必要がある。
体記憶装置またはスタティック型半導体記憶装置が用い
られる。このうちダイナミック型半導体記憶装置は、MO
Sキャパシタに情報電荷を蓄積するという原理を利用し
ている。しかし、接合リークなどにより蓄積電荷が徐々
に失われるため、或る一定時間ごとに蓄積情報を再書込
する必要がある。この再書込動作をリフレッシュとい
う。携帯用PCにおいてダイナミック型半導体記憶装置を
用いた場合、バッテリバックアップ時においても、一定
時間ごとにリフレッシュを行なう必要がある。
一方、ダイナミック型半導体記憶装置では、▲▼
オンリーリフレッシュ、▲▼ビフォア▲▼
リフレッシュなどの通常のリフレッシュモードは、外部
クロック信号により１サイクルずつ制御されて実行され
る。したがって、バッテリバックアップ時にこのような
通常のリフレッシュモードを用いるのは、複雑な制御が
必要となり好ましくない。
オンリーリフレッシュ、▲▼ビフォア▲▼
リフレッシュなどの通常のリフレッシュモードは、外部
クロック信号により１サイクルずつ制御されて実行され
る。したがって、バッテリバックアップ時にこのような
通常のリフレッシュモードを用いるのは、複雑な制御が
必要となり好ましくない。
そこでこの問題を解決するため、たとえば、山田他「Au
to/Self Refresh機能内蔵64Kbit MOSダイナミックRAM」
と題された電子通信学会論文誌（83/1 vol.J66−C,No.
1,pp.62−69.）に示されているように、アドレスカウン
タとタイマを内蔵して、自動的にリフレッシュ動作を続
行するという、セルフリフレッシュ（自己リフレッシ
ュ）モードを有するダイナミック型半導体記憶装置が考
案され、商用に供されている。
to/Self Refresh機能内蔵64Kbit MOSダイナミックRAM」
と題された電子通信学会論文誌（83/1 vol.J66−C,No.
1,pp.62−69.）に示されているように、アドレスカウン
タとタイマを内蔵して、自動的にリフレッシュ動作を続
行するという、セルフリフレッシュ（自己リフレッシ
ュ）モードを有するダイナミック型半導体記憶装置が考
案され、商用に供されている。
このセルフリフレッシュ動作は、前述の文献に詳しく記
載されているが、以下に簡単に説明する。
載されているが、以下に簡単に説明する。
ダイナミック型半導体記憶装置の待機状態と動作状態と
を制御する信号▲▼を高レベル（待機状態）に保
ち、リフレッシュ制御信号▲▼をタイマのセット
時間（16μｓ以下の時間）以上低レベルに保持し続ける
と、セルフリフレッシュモードが開始され、内蔵タイマ
によってセットされた16μｓ以下の時間ごとにリフレッ
シュアドレスカウンタが動作し、そのロウアドレスが選
択されてリフレッシュされる。▲▼を低レベルに
保持し続ける限り、たとえば64Kの場合、このセルフリ
フレッシュモードが継続され、通常のリフレッシュモー
ドと同様に2ms以下の時間ごとに128サイクルのリフレッ
シュが行なわれ、全メモリセルがリフレッシュされる。
を制御する信号▲▼を高レベル（待機状態）に保
ち、リフレッシュ制御信号▲▼をタイマのセット
時間（16μｓ以下の時間）以上低レベルに保持し続ける
と、セルフリフレッシュモードが開始され、内蔵タイマ
によってセットされた16μｓ以下の時間ごとにリフレッ
シュアドレスカウンタが動作し、そのロウアドレスが選
択されてリフレッシュされる。▲▼を低レベルに
保持し続ける限り、たとえば64Kの場合、このセルフリ
フレッシュモードが継続され、通常のリフレッシュモー
ドと同様に2ms以下の時間ごとに128サイクルのリフレッ
シュが行なわれ、全メモリセルがリフレッシュされる。
第７図は、従来のセルフリフレッシュ（自己リフレッシ
ュ）モードを有するダイナミック型半導体記憶装置の基
板バイアス電圧発生回路を示す回路図である。
ュ）モードを有するダイナミック型半導体記憶装置の基
板バイアス電圧発生回路を示す回路図である。
第７図を参照して、この基板バイアス電圧発生回路41
は、リングオシレータ411とリングオシレータ411の出力
信号を受けるチャージポンプ用のキャパシタＣと、Ｎチ
ャネルMOSトランジスタQ1とQ2とを含む。なお、NBは内
部ノード、VBBはこの基板バイアス電圧発生回路41の出
力を示す。
は、リングオシレータ411とリングオシレータ411の出力
信号を受けるチャージポンプ用のキャパシタＣと、Ｎチ
ャネルMOSトランジスタQ1とQ2とを含む。なお、NBは内
部ノード、VBBはこの基板バイアス電圧発生回路41の出
力を示す。
第８図は、第７図に示された基板バイアス電圧発生回路
の動作を説明するための波形図である。第７図と第８図
とを参照して、以下に動作について簡単に説明する。
の動作を説明するための波形図である。第７図と第８図
とを参照して、以下に動作について簡単に説明する。
まず、リングオシレータ411の出力信号φCP（第８図
（ａ））の立上がりの電圧信号がチャージポンプ用のキ
ャパシタＣに印加されると、容量結合によりノードNBの
電位（第８図（ｂ））が上昇する。するとトランジスタ
Q1がオンするので、ノードNBの電位はトランジスタQ1の
しきい値電圧にクランプされる。次に、φCPの立下がり
の電圧信号が印加されると、容量結合によりノードNBの
電位は低下するが、今度はトランジスタQ2がオンするの
で、出力VBBの電圧レベル（第８図（ｃ））は低下し、
ノードNBの電位はトランジスタQ2のしきい値電圧に等し
い負の電位にクランプされる。このようなサイクルは何
度か続くことにより、出力VBBのレベルは徐々に低下し
所定の負電位になる。
（ａ））の立上がりの電圧信号がチャージポンプ用のキ
ャパシタＣに印加されると、容量結合によりノードNBの
電位（第８図（ｂ））が上昇する。するとトランジスタ
Q1がオンするので、ノードNBの電位はトランジスタQ1の
しきい値電圧にクランプされる。次に、φCPの立下がり
の電圧信号が印加されると、容量結合によりノードNBの
電位は低下するが、今度はトランジスタQ2がオンするの
で、出力VBBの電圧レベル（第８図（ｃ））は低下し、
ノードNBの電位はトランジスタQ2のしきい値電圧に等し
い負の電位にクランプされる。このようなサイクルは何
度か続くことにより、出力VBBのレベルは徐々に低下し
所定の負電位になる。
ところが、ダイナミック型半導体記憶装置の待機状態に
おいては、この基板バイアス電圧発生回路における消費
電流は電力消費の大部分を占めるので、これを低減する
ために、たとえば、1985年のIEEE ISSCC Dig.Tech.Pap.
の第254ないし255頁におけるK.Sato et al.による“A 2
0ns Static Column 1Mb DRAM in CMOS Technology"に記
載されているように、２種類の基板バイアス電圧発生回
路を設け、バイアス能力の低い一方の基板バイアス電圧
発生回路を常時動作させる一方で、バイアス能力の高い
他方の基板バイアス電圧発生回路を、基板電圧に応じて
間欠的に動作させる方法が考案されている。
おいては、この基板バイアス電圧発生回路における消費
電流は電力消費の大部分を占めるので、これを低減する
ために、たとえば、1985年のIEEE ISSCC Dig.Tech.Pap.
の第254ないし255頁におけるK.Sato et al.による“A 2
0ns Static Column 1Mb DRAM in CMOS Technology"に記
載されているように、２種類の基板バイアス電圧発生回
路を設け、バイアス能力の低い一方の基板バイアス電圧
発生回路を常時動作させる一方で、バイアス能力の高い
他方の基板バイアス電圧発生回路を、基板電圧に応じて
間欠的に動作させる方法が考案されている。
第９図は、このような従来の基板バイアス電圧発生回路
の一例を示している。第９図に示した基板バイアス電圧
発生回路は、大きくは、第１の基板バイアス電圧発生回
路１と第２の基板バイアス電圧発生回路２とから構成さ
れている。より詳細に説明すると、第１の基板バイアス
電圧発生回路１は、第１のリングオシレータ11と、この
第１のリングオシレータ11の出力信号を反転するインバ
ータ12と、このインバータ12の出力信号を受けるチャー
ジポンプ用のキャパシタCAと、ＮチャネルMOSトランジ
スタQ1AおよびQ2Aとを含んでいる。また、第２の基板バ
イアス電圧発生回路２は、第２のリングオシレータ21
と、基板電位検出回路22と、この基板電位検出回路22の
出力信号とRAS信号とを受けるNOR回路23と、このNOR回
路23の出力信号と第２のリングオシレータ21の出力信号
とを受けるNOR回路24と、このNOR回路24の出力信号を反
転するインバータ25と、このインバータ25の出力信号を
さらに反転するインバータ26と、このインバータ26の出
力信号を受けるチャージポンプ用のキャパシタCBと、Ｎ
チャネルMOSトランジスタQ1BおよびQ2Bとを含んでい
る。ここで、上述のRAS信号は、このダイナミック型半
導体記憶装置の選択を制御する▲▼信号の反転信
号である。また、NA,NB,NC,NDは、それぞれ内部ノード
を示し、VBBは基板電圧レベルを示している。
の一例を示している。第９図に示した基板バイアス電圧
発生回路は、大きくは、第１の基板バイアス電圧発生回
路１と第２の基板バイアス電圧発生回路２とから構成さ
れている。より詳細に説明すると、第１の基板バイアス
電圧発生回路１は、第１のリングオシレータ11と、この
第１のリングオシレータ11の出力信号を反転するインバ
ータ12と、このインバータ12の出力信号を受けるチャー
ジポンプ用のキャパシタCAと、ＮチャネルMOSトランジ
スタQ1AおよびQ2Aとを含んでいる。また、第２の基板バ
イアス電圧発生回路２は、第２のリングオシレータ21
と、基板電位検出回路22と、この基板電位検出回路22の
出力信号とRAS信号とを受けるNOR回路23と、このNOR回
路23の出力信号と第２のリングオシレータ21の出力信号
とを受けるNOR回路24と、このNOR回路24の出力信号を反
転するインバータ25と、このインバータ25の出力信号を
さらに反転するインバータ26と、このインバータ26の出
力信号を受けるチャージポンプ用のキャパシタCBと、Ｎ
チャネルMOSトランジスタQ1BおよびQ2Bとを含んでい
る。ここで、上述のRAS信号は、このダイナミック型半
導体記憶装置の選択を制御する▲▼信号の反転信
号である。また、NA,NB,NC,NDは、それぞれ内部ノード
を示し、VBBは基板電圧レベルを示している。
上述の第１の基板バイアス電圧発生回路１は、インバー
タ12が加わっている点を除いて、第７図に示した従来の
基板バイアス電圧発生回路41と同じものであり、したが
ってその動作も基本的には同じなのでその説明を省略す
る。
タ12が加わっている点を除いて、第７図に示した従来の
基板バイアス電圧発生回路41と同じものであり、したが
ってその動作も基本的には同じなのでその説明を省略す
る。
次に、上述の第２の基板バイアス電圧発生回路２の動作
について説明する。まず、上述の第１の基板バイアス電
圧発生回路１においては、第１のリングオシレータ11が
常時動作しているのに対し、第２の基板バイアス電圧発
生回路２においては、第２のリングオシレータ21の動作
は、NOR回路24の出力によって基板電位に応じて制御さ
れる。すなわち、基板電位検出回路22は、基板電位VBB
のレベルを監視しており、VBBが所定のレベルに達する
前には高レベルの信号を内部ノードND上に出力し、VBB
が上記所定レベルに達した後は低レベルの信号を内部ノ
ードND上に出力する。次に、RAS信号が高レベル（選択
された状態）のときには、内部ノードNCの電圧は、基板
電位検出回路22から出力される、内部ノードND上の電圧
レベルに関係なく低レベルとある。一方、RAS信号が低
レベル（非選択の状態）の場合には内部ノードNCの電圧
は、基板電位検出回路22から出力される、内部ノードND
のレベルが高レベルのときには低レベルとなり、内部ノ
ードNDのレベルが低レベルのときには高レベルとなる。
そして、内部ノードNCの電圧が低レベルのときには、第
２のリングオシレータ21は発振するが、高レベルのとき
には発振しない。そして、第２のリングオシレータ21が
発振しているときの第２の基板バイアス電圧発生回路２
の動作は、前述の第１の基板バイアス電圧発生回路１の
動作とほぼ同一であるが、そのバイアス能力が高くなる
ように構成されているので、基板電圧VBBをより急速に
低下させることができる。
について説明する。まず、上述の第１の基板バイアス電
圧発生回路１においては、第１のリングオシレータ11が
常時動作しているのに対し、第２の基板バイアス電圧発
生回路２においては、第２のリングオシレータ21の動作
は、NOR回路24の出力によって基板電位に応じて制御さ
れる。すなわち、基板電位検出回路22は、基板電位VBB
のレベルを監視しており、VBBが所定のレベルに達する
前には高レベルの信号を内部ノードND上に出力し、VBB
が上記所定レベルに達した後は低レベルの信号を内部ノ
ードND上に出力する。次に、RAS信号が高レベル（選択
された状態）のときには、内部ノードNCの電圧は、基板
電位検出回路22から出力される、内部ノードND上の電圧
レベルに関係なく低レベルとある。一方、RAS信号が低
レベル（非選択の状態）の場合には内部ノードNCの電圧
は、基板電位検出回路22から出力される、内部ノードND
のレベルが高レベルのときには低レベルとなり、内部ノ
ードNDのレベルが低レベルのときには高レベルとなる。
そして、内部ノードNCの電圧が低レベルのときには、第
２のリングオシレータ21は発振するが、高レベルのとき
には発振しない。そして、第２のリングオシレータ21が
発振しているときの第２の基板バイアス電圧発生回路２
の動作は、前述の第１の基板バイアス電圧発生回路１の
動作とほぼ同一であるが、そのバイアス能力が高くなる
ように構成されているので、基板電圧VBBをより急速に
低下させることができる。
第10図は、第９図に示した従来の基板バイアス電圧発生
回路における▲▼信号、Ａ点における電圧レベル
VA,B点における電圧レベルVBの変化を示す波形図であ
る。すなわち、第10図（ｂ）に示すように、第１のリン
グオシレータ11からは発振出力がＡ点に常時与えられて
いる。これに対して、第２のリングオシレータ21から
は、ノードNDのレベルが高レベルのときには第10図
（ｃ）に示すように発振出力が常時Ｂ点に与えられる一
方で、ノードNDのレベルが低レベルのときには、第10図
（ｄ）に示すように▲▼信号が低レベルのときに
のみ発振出力がＢ点に与えられる。
回路における▲▼信号、Ａ点における電圧レベル
VA,B点における電圧レベルVBの変化を示す波形図であ
る。すなわち、第10図（ｂ）に示すように、第１のリン
グオシレータ11からは発振出力がＡ点に常時与えられて
いる。これに対して、第２のリングオシレータ21から
は、ノードNDのレベルが高レベルのときには第10図
（ｃ）に示すように発振出力が常時Ｂ点に与えられる一
方で、ノードNDのレベルが低レベルのときには、第10図
（ｄ）に示すように▲▼信号が低レベルのときに
のみ発振出力がＢ点に与えられる。
以上のように、第９図に示した従来の基板バイアス電圧
発生回路では、当該記憶装置が非選択の状態において基
板電圧レベルVBBが所定のレベルに達したときには第２
のリングオシレータ21が発振を停止するので、非選択の
状態における消費電力が低減される。そして、何らかの
理由によって、基板電圧レベルVBBが所定のレベルより
浅くなった場合には、第２のリングオシレータ21の発振
が再開され、急速に基板電圧VBBを所定のレベルにまで
低下させる。
発生回路では、当該記憶装置が非選択の状態において基
板電圧レベルVBBが所定のレベルに達したときには第２
のリングオシレータ21が発振を停止するので、非選択の
状態における消費電力が低減される。そして、何らかの
理由によって、基板電圧レベルVBBが所定のレベルより
浅くなった場合には、第２のリングオシレータ21の発振
が再開され、急速に基板電圧VBBを所定のレベルにまで
低下させる。
さらに、第11図は、第９図の基板電位検出回路22の構成
例を示す回路図である。第11図に示した基板電位検出回
路22は、インバータ221および222と、Ｐチャネルトラン
ジスタQD1と、ＮチャネルトランジスタQD2およびQD3と
から構成される。また、ＮチャネルトランジスタQD2,Q
D3のしきい値電圧をそれぞれVD2,VD3とする。まず、VBB
＞−（VD2＋VD3）のときには、トランジスタQD2は非導
通状態なので、ノードN1のレベルはＰチャネルトランジ
スタQD1によって高レベルとなる。すなわち、内部ノー
ドNDにおける出力レベルは高レベルとなる。一方、VBB
≦−（VD2＋VD3）のときには、トランジスタQD2は導通
状態となる。このとき、トランジスタQD1とトランジス
タQD2とのサイズの比を適当に選んでおけば、ノードN1
におけるレベルを低レベルにすることができる。すなわ
ち、ノードNDにおける出力レベルは低レベルとなる。
例を示す回路図である。第11図に示した基板電位検出回
路22は、インバータ221および222と、Ｐチャネルトラン
ジスタQD1と、ＮチャネルトランジスタQD2およびQD3と
から構成される。また、ＮチャネルトランジスタQD2,Q
D3のしきい値電圧をそれぞれVD2,VD3とする。まず、VBB
＞−（VD2＋VD3）のときには、トランジスタQD2は非導
通状態なので、ノードN1のレベルはＰチャネルトランジ
スタQD1によって高レベルとなる。すなわち、内部ノー
ドNDにおける出力レベルは高レベルとなる。一方、VBB
≦−（VD2＋VD3）のときには、トランジスタQD2は導通
状態となる。このとき、トランジスタQD1とトランジス
タQD2とのサイズの比を適当に選んでおけば、ノードN1
におけるレベルを低レベルにすることができる。すなわ
ち、ノードNDにおける出力レベルは低レベルとなる。
［発明が解決しようとする課題］ 従来のダイナミック型半導体記憶装置は、以上のように
構成されているので、通常モード動作時およびセルフリ
フレッシュモード動作時のいずれにおいても、基板バイ
アス電圧発生回路が同じ電力量を消費するので、たとえ
ばバッテリバックアップ時などにおいて不必要な電力消
費をもたらすという課題があった。
構成されているので、通常モード動作時およびセルフリ
フレッシュモード動作時のいずれにおいても、基板バイ
アス電圧発生回路が同じ電力量を消費するので、たとえ
ばバッテリバックアップ時などにおいて不必要な電力消
費をもたらすという課題があった。
この発明は、上記のような課題を消費するためになされ
たもので、セルフリフレッシュモードにおける基板バイ
アス電圧発生回路の消費電力を通常の動作モード時より
も小さくすることにより、不必要な電力消費が減じられ
たダイナミック型半導体記憶装置を得ることを目的とす
る。
たもので、セルフリフレッシュモードにおける基板バイ
アス電圧発生回路の消費電力を通常の動作モード時より
も小さくすることにより、不必要な電力消費が減じられ
たダイナミック型半導体記憶装置を得ることを目的とす
る。
［課題を解決するための手段］ 請求項１に記載の発明によると、ダイナミック型半導体
記憶装置は、当該半導体記憶装置の選択時および非選択
時を通じて常時発振している第１のリングオシレータ回
路手段を有する第１の基板電圧発生手段と、制御入力に
応じて選択的に発振する第２のリングオシレータ回路手
段を有する第２の基板電圧発生手段と、第１および第２
の基板電圧発生手段の出力電圧の和を基板バイアス電圧
として供給する手段と、供給された基板バイアス電圧を
検出する手段と、外部から制御信号を受けて、当該半導
体記憶装置の選択および非選択を規定する第１の制御信
号と、セルフリフレッシュモードを規定する第２の制御
信号とを発生する制御信号発生手段とを備え、第２のリ
ングオシレータ回路手段は、基板バイアス検出手段の出
力および第１および第２の制御信号に応じて、セルフリ
フレッシュモード以外の通常モード時には連続的にまた
は間欠的に発振し、セルフリフレッシュモード時には発
振を停止する。
記憶装置は、当該半導体記憶装置の選択時および非選択
時を通じて常時発振している第１のリングオシレータ回
路手段を有する第１の基板電圧発生手段と、制御入力に
応じて選択的に発振する第２のリングオシレータ回路手
段を有する第２の基板電圧発生手段と、第１および第２
の基板電圧発生手段の出力電圧の和を基板バイアス電圧
として供給する手段と、供給された基板バイアス電圧を
検出する手段と、外部から制御信号を受けて、当該半導
体記憶装置の選択および非選択を規定する第１の制御信
号と、セルフリフレッシュモードを規定する第２の制御
信号とを発生する制御信号発生手段とを備え、第２のリ
ングオシレータ回路手段は、基板バイアス検出手段の出
力および第１および第２の制御信号に応じて、セルフリ
フレッシュモード以外の通常モード時には連続的にまた
は間欠的に発振し、セルフリフレッシュモード時には発
振を停止する。
請求項２に記載の発明によると、ダイナミック型半導体
記憶装置は、第２の制御信号に応じて、第１の基板電圧
発生手段の出力能力をセルフリフレッシュモード時に通
常モード時よりも高くする手段をさらに備える。
記憶装置は、第２の制御信号に応じて、第１の基板電圧
発生手段の出力能力をセルフリフレッシュモード時に通
常モード時よりも高くする手段をさらに備える。
請求項３に記載の発明によると、ダイナミック型半導体
記憶装置は、第２の制御信号に応じて、第１の基板電圧
発生手段の出力能力をセルフリフレッシュモード時に通
常モード時よりも低くする手段をさらに備える。
記憶装置は、第２の制御信号に応じて、第１の基板電圧
発生手段の出力能力をセルフリフレッシュモード時に通
常モード時よりも低くする手段をさらに備える。
［作用］ 請求項１に係るダイナミック型半導体記憶装置は、第２
のリングオシレータ回路手段が、基板バイアス検出出力
および第１および第２の制御信号に応じて、通常モード
時に連続的にまたは間欠的に発振し、セルフリフレッシ
ュモード時には発振を停止するように構成されているの
で、セルフリフレッシュモードにおける基板電圧発生手
段の出力電圧を、通常モードの動作時または待機モード
時における値よりも絶対値で小さな値にすることがで
き、したがって、セルフリフレッシュモードにおける消
費電流を減少させることができる。
のリングオシレータ回路手段が、基板バイアス検出出力
および第１および第２の制御信号に応じて、通常モード
時に連続的にまたは間欠的に発振し、セルフリフレッシ
ュモード時には発振を停止するように構成されているの
で、セルフリフレッシュモードにおける基板電圧発生手
段の出力電圧を、通常モードの動作時または待機モード
時における値よりも絶対値で小さな値にすることがで
き、したがって、セルフリフレッシュモードにおける消
費電流を減少させることができる。
請求項２に係る発明においては、第１の基板電圧発生手
段の出力能力をセルフリフレッシュモード時に通常モー
ド時よりも高くするように構成したので、基板電圧発生
回路の出力能力の変化範囲をより広くすることができ
る。
段の出力能力をセルフリフレッシュモード時に通常モー
ド時よりも高くするように構成したので、基板電圧発生
回路の出力能力の変化範囲をより広くすることができ
る。
請求項３に係る発明においては、第１の基板電圧発生手
段の出力能力をセルフリフレッシュモード時に通常モー
ド時よりも低くするように構成したので、基板電圧発生
回路の出力能力の変化範囲をより広くすることができ
る。
段の出力能力をセルフリフレッシュモード時に通常モー
ド時よりも低くするように構成したので、基板電圧発生
回路の出力能力の変化範囲をより広くすることができ
る。
［発明の実施例］ 第１図は、この発明に係るダイナミック型半導体記憶装
置を示す概略ブロック図である。
置を示す概略ブロック図である。
第１図を参照して、このダイナミック型半導体記憶装置
は、第１の基板バイアス電圧発生回路１と、第２の基板
バイアス電圧発生回路２と、端子33に外部から与えられ
る信号に応答してセルフリフレッシュ制御信号φSを発
生するセルフリフレッシュ制御信号発生回路34と、外部
▲▼信号に応答してRAS信号を発生するRASバッフ
ァ35とを含む。セルフリフレッシュ制御信号φSは第２
の基板バイアス電圧発生回路２およびリフレッシュ制御
回路36に与えられる。セルフリフレッシュ動作におい
て、リフレッシュ制御回路36は、セルフリフレッシュ制
御信号φSに応答してアドレス切換回路37を制御し、ア
ドレスバッファ38にリフレッシュアドレスカウンタ39に
より発生された内部アドレス信号を供給する。この内部
アドレス信号により、メモリセルアレイ40のワード線が
活性化されて、メモリセルがリフレッシュされる。アド
レスカウンタ39の歩進は、内蔵のタイマ41によりリフレ
ッシュ制御回路36を通じて行なわれ、これにより順次ワ
ード線が活性化されて全メモリセルがリフレッシュされ
る。
は、第１の基板バイアス電圧発生回路１と、第２の基板
バイアス電圧発生回路２と、端子33に外部から与えられ
る信号に応答してセルフリフレッシュ制御信号φSを発
生するセルフリフレッシュ制御信号発生回路34と、外部
▲▼信号に応答してRAS信号を発生するRASバッフ
ァ35とを含む。セルフリフレッシュ制御信号φSは第２
の基板バイアス電圧発生回路２およびリフレッシュ制御
回路36に与えられる。セルフリフレッシュ動作におい
て、リフレッシュ制御回路36は、セルフリフレッシュ制
御信号φSに応答してアドレス切換回路37を制御し、ア
ドレスバッファ38にリフレッシュアドレスカウンタ39に
より発生された内部アドレス信号を供給する。この内部
アドレス信号により、メモリセルアレイ40のワード線が
活性化されて、メモリセルがリフレッシュされる。アド
レスカウンタ39の歩進は、内蔵のタイマ41によりリフレ
ッシュ制御回路36を通じて行なわれ、これにより順次ワ
ード線が活性化されて全メモリセルがリフレッシュされ
る。
次に、第２図は、この発明によるダイナミック型半導体
記憶装置の基板バイアス電圧発生回路の一実施例を示す
ブロック図であり、第３図はその動作を説明するための
波形図である。
記憶装置の基板バイアス電圧発生回路の一実施例を示す
ブロック図であり、第３図はその動作を説明するための
波形図である。
第２図を参照して、第９図と比較すると、この基板バイ
アス電圧発生回路は、第２の基板バイアス電圧発生回路
２が、出力VBBおよびRAS信号以外にセルフリフレッシュ
制御信号φSに応答して動作する点で異なっている。す
なわち、NOR回路240が３入力になっているため、φSが
高レベルのときは、NOR回路240の出力は常に低レベルで
あり、したがってＢ点の電圧レベルVBは低レベルとな
る。したがって、第２図の基板バイアス電圧発生回路２
は、第３図に示すように、セルフリフレッシュ時以外の
通常モード時（φS＝“L"）には、第９図の第２の基板
バイアス電圧発生回路２と全く同一の動作をするが、セ
ルフリフレッシュ時（φS＝“H"）にはその動作を停止
するので、第３図（ｅ）に示すようにＢ点の電圧レベル
VBは常に低レベルとなる。したがって、第２図に示した
基板バイアス電圧発生回路によれば消費電流の低減が可
能である。
アス電圧発生回路は、第２の基板バイアス電圧発生回路
２が、出力VBBおよびRAS信号以外にセルフリフレッシュ
制御信号φSに応答して動作する点で異なっている。す
なわち、NOR回路240が３入力になっているため、φSが
高レベルのときは、NOR回路240の出力は常に低レベルで
あり、したがってＢ点の電圧レベルVBは低レベルとな
る。したがって、第２図の基板バイアス電圧発生回路２
は、第３図に示すように、セルフリフレッシュ時以外の
通常モード時（φS＝“L"）には、第９図の第２の基板
バイアス電圧発生回路２と全く同一の動作をするが、セ
ルフリフレッシュ時（φS＝“H"）にはその動作を停止
するので、第３図（ｅ）に示すようにＢ点の電圧レベル
VBは常に低レベルとなる。したがって、第２図に示した
基板バイアス電圧発生回路によれば消費電流の低減が可
能である。
第４図および第5A図は、いずれもセルフリフレッシュ制
御信号発生回路34の一例を示す回路図である。
御信号発生回路34の一例を示す回路図である。
第４図は、外部から専用の制御信号TSが与えられる場合
で、低レベルの外部信号TSが与えられたときインバータ
341は高レベルの出力信号φSを出力する。信号TSが高レ
ベルまたはオープン状態となったとき、インバータ341
の入力は高抵抗RSによりプルアップされるので、インバ
ータ341は低レベルの信号φSを出力する。
で、低レベルの外部信号TSが与えられたときインバータ
341は高レベルの出力信号φSを出力する。信号TSが高レ
ベルまたはオープン状態となったとき、インバータ341
の入力は高抵抗RSによりプルアップされるので、インバ
ータ341は低レベルの信号φSを出力する。
第5A図は、外部からの▲▼信号および▲▼
信号を利用する場合で、▲▼信号はRSフリップフ
ロップ342のセット入力Ｓに、また▲▼信号はRS
フリップフロップ342のリセット入力Ｒに入力される。R
Sフリップフロップの一方出力Ｑが比較回路343の入力に
接続される。タイマ344は比較回路343に接続される。
信号を利用する場合で、▲▼信号はRSフリップフ
ロップ342のセット入力Ｓに、また▲▼信号はRS
フリップフロップ342のリセット入力Ｒに入力される。R
Sフリップフロップの一方出力Ｑが比較回路343の入力に
接続される。タイマ344は比較回路343に接続される。
第5B図は、第5A図の動作を説明するためのタイミングチ
ャートである。
ャートである。
動作において、▲▼ビフォア▲▼リフレッ
シュ状態では、フリップフロップ342がセットされ、出
力CbRが高レベルになる。タイマ344はこの後動作し、或
る一定時間の間出力CbRが高レベルのとき比較回路343が
高レベルの信号φSを出力する。▲▼信号が高レ
ベルになったとき、フリップフロップ342がリセットさ
れ、出力CbRが低レベルとなり、信号φSが低レベルとな
る。
シュ状態では、フリップフロップ342がセットされ、出
力CbRが高レベルになる。タイマ344はこの後動作し、或
る一定時間の間出力CbRが高レベルのとき比較回路343が
高レベルの信号φSを出力する。▲▼信号が高レ
ベルになったとき、フリップフロップ342がリセットさ
れ、出力CbRが低レベルとなり、信号φSが低レベルとな
る。
なお、上述の実施例では、第１の基板バイアス電圧発生
回路１の出力能力は、通常モード時とセルフリフレッシ
ュモード時とで同じである場合について示したが、これ
は必要に応じて、セルフリフレッシュモード時に出力能
力を高くしたりあるいは逆に低くしたりしたものであっ
てもよい。このような構成は、たとえば、第６図に示す
ように、奇数段のインバータよりなる第１のリングオシ
レータ11の発振周波数を、セルフリフレッシュ制御信号
φS（高くする場合）あるいはS（低くする場合）によ
って変化させることにより可能である。
回路１の出力能力は、通常モード時とセルフリフレッシ
ュモード時とで同じである場合について示したが、これ
は必要に応じて、セルフリフレッシュモード時に出力能
力を高くしたりあるいは逆に低くしたりしたものであっ
てもよい。このような構成は、たとえば、第６図に示す
ように、奇数段のインバータよりなる第１のリングオシ
レータ11の発振周波数を、セルフリフレッシュ制御信号
φS（高くする場合）あるいはS（低くする場合）によ
って変化させることにより可能である。
［発明の効果］ 以上のように、請求項１に係る発明によれば、第２のリ
ングオシレータ回路手段は、基板バイアス検出出力およ
び第１および第２の制御信号に応じて、通常モード時に
は連続的にまたは間欠的に発振し、セルフリフレッシュ
モード時には発振を停止するように構成したので、セル
フリフレッシュモードにおける動作時の消費電流を減少
させることができ、電力消費量が低減されたダイナミッ
ク型半導体記憶装置を得ることができる。
ングオシレータ回路手段は、基板バイアス検出出力およ
び第１および第２の制御信号に応じて、通常モード時に
は連続的にまたは間欠的に発振し、セルフリフレッシュ
モード時には発振を停止するように構成したので、セル
フリフレッシュモードにおける動作時の消費電流を減少
させることができ、電力消費量が低減されたダイナミッ
ク型半導体記憶装置を得ることができる。
請求項２に係る発明によると、第１の基板電圧発生手段
の出力能力をセルフリフレッシュモード時に通常モード
時よりも高くするように構成したので、基板電圧発生回
路の出力能力の変化範囲をより拡大することができ、電
力消費量のより効率的な低減が図られる。
の出力能力をセルフリフレッシュモード時に通常モード
時よりも高くするように構成したので、基板電圧発生回
路の出力能力の変化範囲をより拡大することができ、電
力消費量のより効率的な低減が図られる。
請求項３に係る発明によると、第１の基板電圧発生手段
の出力能力をセルフリフレッシュモード時に通常モード
時よりも低くするように構成したので、基板電圧発生回
路の出力能力の変化範囲をより拡大することができ、電
力消費量のより効率的な低減が図られる。
の出力能力をセルフリフレッシュモード時に通常モード
時よりも低くするように構成したので、基板電圧発生回
路の出力能力の変化範囲をより拡大することができ、電
力消費量のより効率的な低減が図られる。
第１図は、この発明が適用されるダイナミック型半導体
記憶装置を示す概略ブロック図である。第２図は、この
発明による基板バイアス電圧発生回路の一実施例を示す
ブロック図である。第３図は、第２図に示した実施例の
動作を説明する波形図である。第４図は、第１図に示し
たセルフリフレッシュ制御信号発生回路の一例を示す回
路図である。第5A図は、第１図に示したセルフリフレッ
シュ制御信号発生回路の他の例を示す回路図である。第
5B図は、第5A図に示した回路の動作を説明するためのタ
イミングチャートである。第６図は、第２図に示した第
１のリングオシレータの構成の一例を示す回路図であ
る。第７図は、従来の基板バイアス電圧発生回路を示す
回路図である。第８図は、第７図に示した従来の基板バ
イアス電圧発生回路の動作を説明するための波形図であ
る。第９図は、改良された従来の基板バイアス電圧発生
回路の一例を示すブロック図である。第10図は、第９図
に示した基板バイアス電圧発生回路の動作を説明するた
めの波形図である。第11図は、第９図に示した基板電位
検出回路の構成例を示す回路図である。 図において、１は第１の基板バイアス電圧発生回路、２
は第２の基板バイアス電圧発生回路、11は第１のリング
オシレータ、21は第２のリングオシレータ、22は基板電
位検出回路、34はセルフリフレッシュ制御信号発生回
路、35はRASバッファ、36はリフレッシュ制御回路、37
はアドレス切換回路、38はアドレスバッファ、39はリフ
レッシュアドレスカウンタ、40はメモリセルアレイ、41
はタイマを示す。
記憶装置を示す概略ブロック図である。第２図は、この
発明による基板バイアス電圧発生回路の一実施例を示す
ブロック図である。第３図は、第２図に示した実施例の
動作を説明する波形図である。第４図は、第１図に示し
たセルフリフレッシュ制御信号発生回路の一例を示す回
路図である。第5A図は、第１図に示したセルフリフレッ
シュ制御信号発生回路の他の例を示す回路図である。第
5B図は、第5A図に示した回路の動作を説明するためのタ
イミングチャートである。第６図は、第２図に示した第
１のリングオシレータの構成の一例を示す回路図であ
る。第７図は、従来の基板バイアス電圧発生回路を示す
回路図である。第８図は、第７図に示した従来の基板バ
イアス電圧発生回路の動作を説明するための波形図であ
る。第９図は、改良された従来の基板バイアス電圧発生
回路の一例を示すブロック図である。第10図は、第９図
に示した基板バイアス電圧発生回路の動作を説明するた
めの波形図である。第11図は、第９図に示した基板電位
検出回路の構成例を示す回路図である。 図において、１は第１の基板バイアス電圧発生回路、２
は第２の基板バイアス電圧発生回路、11は第１のリング
オシレータ、21は第２のリングオシレータ、22は基板電
位検出回路、34はセルフリフレッシュ制御信号発生回
路、35はRASバッファ、36はリフレッシュ制御回路、37
はアドレス切換回路、38はアドレスバッファ、39はリフ
レッシュアドレスカウンタ、40はメモリセルアレイ、41
はタイマを示す。
Claims (3)
- 【請求項１】セルフリフレッシュモードを有するダイナ
ミック型半導体記憶装置であって、 前記半導体記憶装置の選択時および非選択時を通じて常
時発振している第１のリングオシレータ回路手段を有す
る第１の基板電圧発生手段と、 制御入力に応じて選択的に発振する第２のリングオシレ
ータ回路手段を有する第２の基板電圧発生手段とを備
え、 前記第１基板電圧発生手段の出力能力は、前記第２の基
板電圧発生手段の出力能力の最大値よりも低く、 前記第１および第２の基板電圧発生手段の出力電圧の和
を基板バイアス電圧として供給する手段と、 前記供給された基板バイアス電圧を検出する手段と、 外部から制御信号を受けて、前記半導体記憶装置の選択
および非選択を規定する第１の制御信号と、前記セルフ
リフレッシュモードを規定する第２の制御信号とを発生
する制御信号発生手段とをさらに備え、 前記第２のリングオシレータ回路手段は、前記基板バイ
アス検出手段の出力および前記第１および第２の制御信
号に応答して、前記セルフリフレッシュモード以外の通
常モード時には連続的にまたは間欠的に発振し、セルフ
リフレッシュモード時には発振を停止する、ダイナミッ
ク型半導体記憶装置。 - 【請求項２】前記第２の制御信号に応じて、前記第１の
基板電圧発生手段の出力能力を前記セルフリフレッシュ
モード時に前記通常モード時よりも高くする手段をさら
に備える、請求項１に記載のダイナミック型半導体記憶
装置。 - 【請求項３】前記第２の制御信号に応じて、前記第１の
基板電圧発生手段の出力能力を前記セルフリフレッシュ
モード時に前記通常モード時よりも低くする手段をさら
に備える、請求項１に記載のダイナミック型半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165605A JPH0799621B2 (ja) | 1988-06-30 | 1988-06-30 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165605A JPH0799621B2 (ja) | 1988-06-30 | 1988-06-30 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0214560A JPH0214560A (ja) | 1990-01-18 |
| JPH0799621B2 true JPH0799621B2 (ja) | 1995-10-25 |
Family
ID=15815532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63165605A Expired - Fee Related JPH0799621B2 (ja) | 1988-06-30 | 1988-06-30 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799621B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2824470B2 (ja) * | 1988-07-05 | 1998-11-11 | 株式会社日立製作所 | ダイナミック型ｒａｍ |
| JPH04114393A (ja) * | 1990-09-04 | 1992-04-15 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH04274084A (ja) * | 1991-02-27 | 1992-09-30 | Toshiba Corp | 基板電位調整装置 |
| IT1258242B (it) * | 1991-11-07 | 1996-02-22 | Samsung Electronics Co Ltd | Dispositivo di memoria a semiconduttore includente circuiteria di pompaggio della tensione di alimentazione |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59162690A (ja) * | 1983-03-04 | 1984-09-13 | Nec Corp | 擬似スタテイツクメモリ |
| JPH0770215B2 (ja) * | 1986-06-25 | 1995-07-31 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1988
- 1988-06-30 JP JP63165605A patent/JPH0799621B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0214560A (ja) | 1990-01-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
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