JPH03217917A - リングオシレータ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、例えば動作待機時に電源電圧が低下する半
導体装置に用いるリングオシレー夕回路に関するもので
ある。

［従来の技術］ 半導体記憶装置、特に周期的にリフレッシュと呼ばれる
再書き込みが必要なダイナミック形ＲＡＭにおいては、
そのメモリセル構造が１つのトランジスタと１つの容量
という単純さから、非常に集積度が高く、主に大型計算
機のメモリ等に利用されてきた。

しかし、近年小規模なシステムにも用途の広がりをみせ
、特に、電池，バッテリで動作するシステムにも取り入
れられるようになってきている。

〔発明が解決しようとする課題１ 上記のように電池，バッテリで動作する小規模なシステ
ムにダイナミック形ＲＡＭを用いる場合には、電源が限
定されるため消費電力の低減が望まれていた。

具体的に消費電力を減少させる方法としては、主として
２つの方法があり、１つは、リフレッシュ周期をチップ
の能力に応じて、できるだけ伸ばすことであり、もう１
つは、データの保持に最低限必要なところまで読み出し
／書き込み時以外の電源電圧を下げておくことであるが
、従来、消費電力を充分に低減させることができなかっ
た。

この発明は、上記のような問題点を解消するためになさ
れたもので、半導体記憶装置の低消費電力化を可能にす
るリングオシレー夕回路を得ることを目的とする。

〔課題を解決するための手段１ この発明に係るリングオシレー夕回路は、電源電圧の低
下を検出するレベル検出回路を有し、このレベル検出回
路からの検出信号を受けた時にパルスの発振周波数を低
下する構成としたのである。

〔作用］ この発明においては、動作待機時（ダイナミッ形ＲＡＭ
においてはデータバックアップモード）になって電源電
圧が低下すると、レベル検出回路から検出信号が出力さ
れ、これを受けてリングオシレー夕回路から出力される
パルスの発振周波数が低下し、このパルスを受けて動作
する回路の動作周期も伸びることになる。

〔実施例］ ダイナミック形半導体記憶装置では、一般に基板の電位
を内部で発生している。待機時（データの読み出しも書
き込みも行わない期間）、すなわち、一定期間でリフレ
ッシュ動作が必要な時に内部で動作している回路は、一
般にこの基板電位発生回路（常時動作）と、リフレッシ
コ動作する時の回路である。

このため、待機時消費電流は、この基板電位発生回路で
消費する分と、リフレッシュ動作により消費する分との
合計となる。したがって、リフレッシュ動作そのものに
かかる電流はともかくとして、この待機時の消費電流を
減らすことは、電池やバッテリによるシステムでは非常
に大きな意味がある。

そこで、この発明では、以上述べてきたように電源電圧
が下がるデータバックアップモードに入ったときのみに
、リングオシレー夕回路の段数を変更する構成とするこ
とにより、基板電圧発生回路、タイマ用チャージボンブ
回路の動作周期を伸ばし、待機時消費電流を低減させる
ことにした。

第１図はこの発明のリングオシレー夕回路１０の一実施
例を示す構成図である。

この図において、１は例えば７段のインバータからなる
第１の発振回路、２は例えば４段のインバータからなる
第２の発振回路、３は電圧がある設定値以下になった場
合に検出信号（ここでは゜”Ｈ”）を発生するレベル検
出回路としてのレベルディテクタ、４．５はＮチャネル
ＭＯＳトランジスタ（以下単にＭ　Ｏ　Ｓ　Ｔ　ｒとい
う）で、ともにゲートがレベルディテクタ３の出力に接
続され、レベルディテクタ３の出力が゜゜Ｈ゛になった
時に第１の発振回路１と第２の発振回路２問および第２
の発振回路２と出力端子８間をそれぞれ接続する。６は
ＮチャネルＭ　Ｏ　Ｓ　Ｔ　ｒで、ゲートはインバータ
７を介してレベルディテクタ３の出力に接続され、レベ
ルディテクタ３の出力が゛Ｌ”になった時に第１の発振
回路１と出力端子８間を接続する。

次に動作について説明する。

この発明のリングオシレー夕回路１０も、データバック
アップモード時以外はレベルディテクタ３の出力が゛Ｌ
゜゛であり、ＭＯＳＴｒ６がオンとなり、第１の発振回
路１が直接出力端子８に接続されるため、通常の周期で
発振している。しかし、データバックアップモードとな
って、電源電圧が低下して所定値となると、レベルディ
テクタ３がこれを検出してその出力を゛Ｈ”とする。こ
れによりＭ　Ｏ　Ｓ　Ｔ　ｒ　６はオフ、ＭＯＳＴｒ４
．５がオンとなり、第１の発振回路１と第２の発振回路
２が直列に接続される。このため、出力端子８からは周
期の長いパルスが出力されるようになる。すなわち、こ
の構造のリングオシレー夕回路１ｏを第２図に示すよう
な基板電圧発生回路や第３図に示すようなタイマ用チャ
ージボンブ回路に用いれば、データバックアップモード
時の発振周波数が低下することから動作周期が伸びるこ
とになり、この間の消費電流が大幅に低減される。なお
、この後、データバックアップモードが終了すれば、再
度電源電圧が上昇して、レベルディテクタ３の出力が゛
Ｌ゛゜となるため、出力端子８からは通常のパルスが出
力されるようになる。

また、第４図にはレベルディテクタ３の構成例を示した
。

〔発明の効果］ この発明は以上説明したとおり、電源電圧の低下を検出
するレベル検出回路を有し、このレベル検出回路からの
検出信号を受けた時にパルスの発振周波数を低下する構
成としたので、データバックアップモード時に電源電圧
が低下する構成のダイナミック形ＲＡＭ等に組み込めば
、データバックアップモードの開始と同時にリングオシ
レー夕回路の発振周波数が低下し、そのパルスを受けて
動作する基板電圧発生回路，タイマ用チャージポンプ回
路等の内部回路の動作周期も長くなるため、低消費電力
化を図ることができ、小規模なシステムにも容易にダイ
ナミック形ＲＡＭ採用することが可能になるという効果
がある。

【図面の簡単な説明】

第１図はこの発明のリングオシレー夕回路の一実施例を
示す構成図、第２図は基板電圧発生回路の構成例を示す
図、第３図はタイマ用チャージボンブ回路の構成例を示
す図、第４図はレベルディテクタの構成例を示す図であ
る。 図において、１は第１の発振回路、２は第２の発振回路
、３はレベルディテクタ，４，５．６はＭ　Ｏ　Ｓ　Ｔ
　ｒ、７はインバータ、８は出力端子、１ ０はリングオシレー夕である。 なお、 各図中の同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 電源電圧の低下を検出するレベル検出回路を有し、この
   レベル検出回路からの検出信号を受けた時にパルスの発
   振周波数を低下する構成としたことを特徴とするリング
   オシレータ回路。