JP3089268B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は基板電位発生回路を内蔵
した半導体装置に関する。

【０００２】

【従来の技術】一般に、ＭＯＳ半導体装置においては、
たとえばNMOSにおいては、基板電位を接地電位よりも深
く（つまり、負電位）にしてスレッシュホールド電圧の
安定化等を図ることができる。このような基板電位は、
電源ピンによる外部電源からではなく、内蔵された基板
電位発生回路によって発生するのが一般的である。

【０００３】上述の基板電位発生回路を常に活性化（動
作）させれば、もちろん、半導体装置の消費電力の増大
を招く。このため、従来は、半導体装置が活性化（動作
中）されたときに、あるいは基板電位を監視して基板電
位が浅くなったことが検出されたときに、基板電位発生
回路を活性化させるようにし、言い換えると、これら２
つの条件が共に満たされていないときには、基板電位発
生回路を非活性化して低消費電力化を図っていた。

【０００４】

【発明が解決しようとする課題】しかしながら、シリア
ルアクセス用メモリを備えるマルチポートDRAM等におい
ては、シリアルアクセス用メモリのシリアルクロックＳ
Ｃ等の制御クロックは、どのようなタイミングでまたど
のような周期で発生するのか不明である。従って、上述
のごとく、装置が活性化されたときあるいは基板電位が
浅くなったときのみ、基板電位発生回路を活性化してい
たので、上述のような制御クロックに対しては応答速度
が遅過ぎ、この結果、基板電位が浅くなり、回路の誤動
作を招くという課題がある。

【０００５】従って、本発明の目的は、マルチポートDR
AM等の特殊な制御クロックを有する場合にも、適正な基
板電位を与えて半導体装置の誤動作を防止する基板電位
発生回路を活性化させるようにした半導体装置を提供す
ることにある。

【０００６】

【課題を解決するための手段】上述の課題を解決するた
めの手段は図１に示される。すなわち、半導体装置の制
御クロックの繰返し周波数が所定値以上であるか否かを
判別する制御クロック周波数判別回路を具備し、該制御
クロックの繰返し周波数が所定値以上のときに前記基板
電位発生回路を活性化させるようにしたものである。な
お、半導体装置の制御クロックは、半導体装置がシリア
ルアクセス用メモリ内臓DRAMであれば、そのシリアルク
ロックである。

【０００７】

【作用】上述の手段によれば、制御クロックの繰返し周
波数が所定値以上のときに、他の条件（半導体装置の活
性化、浅い基板電位の検出）に関係なく、基板電位発生
回路は活性化される。

【０００８】

【実施例】図２は本発明に係る基板電位発生回路を内蔵
した半導体装置の一実施例を含む画像用マルチポートDR
AMを示すブロック回路図である。

【０００９】図２において、１はメモリセルアレイ、２
はメモリセルアレイ１の行方向に配置された１行もしく
は複数行のシリアルアクセス用メモリ(SAM) である。３
は＊ＲＡＳ信号、＊ＣＡＳ信号等を受信して各部を制御
する制御回路、４はアドレス信号ＡＤＤをデコードする
デコーダである。従って、ランダムアクセスモードであ
れば、セルアレイ１の１つのメモリセルがアクセスさ
れ、たとえば入出力端子Ｉ／Ｏよりデータが書込まれも
しくは読出される。他方、シリアルアクセスモードであ
れば、セルアレイ１の１行ないし複数行のデータがシリ
アルアクセス用メモリ２に並列転送される。シリアルア
クセス用メモリ２はシフトレジスタで構成され、シリア
ルクロックＳＣにより、逐次、端子Ｓ_OUT より読出され
る。

【００１０】５は基板電位発生回路であって、発振回路
51及びポンピング回路52より構成され、基板電位Ｖ_BBを
発生する。

【００１１】基板電位発生回路５の活性化は、３つの信
号φ_ACT ，φ_VBB ，φ_SCF のいずれかがハイレベル("
１")となったときに行われる。

【００１２】信号φ_ACT は、装置が活性化したとき、た
とえば＊ＲＡＳ信号がアサートされたとき制御回路３に
よって発生する (φ_ACT ＝ "１")

【００１３】また、信号φ_VBB は、基板電位Ｖ_BBが浅過
ぎたことを検出する基板電位検出回路６によって発生す
る (φ_VBB＝ "１")。

【００１４】さらに、信号φ_SCF は、シリアルクロック
ＳＣの繰返し周波数が所定値以上となったことを検出す
るシリアルクロック周波数判別回路７によって発生する
(φ _SCF ＝ "１")。本発明によれば、このシリアルクロ
ック周波数判別回路７が付加されたものである。

【００１５】上述の構成により、基板電位発生回路５は
次の３つの条件の１つが満たされると活性化されること
になる。

【００１６】１）装置が活性化されること (＊ＲＡＳ＝
"０")。つまり、装置の活性化に伴ない、基板内にキャ
リアの注入が起こるので、基板電位Ｖ_BBが浅くなるから
である。

【００１７】２）基板電位Ｖ_BBが浅くなったときである
こと。基板電位Ｖ_BBを直接監視した結果だからである。

【００１８】３）シリアルクロックＳＣの繰返し周波数
が所定値以上となったときである。シリアルクロックＳ
Ｃの発生、停止がランダムに行われ、かつ、装置の活性
化 (＊ＲＡＳ＝ "０")とは独立に行われることによる基
板電位Ｖ_BBの浅くなることに対して迅速に応答せしめる
ためである。

【００１９】以下、図２の主要部について詳細に説明す
る。

【００２０】図３は図２の基板電位発生回路５、特に、
発振回路51の詳細を示す回路図である。すなわち、発振
回路51は複数のインバータＩ₁，Ｉ₂ ，…が直列接続さ
れたリング発振器により構成され、互いに逆位相の２つ
の出力信号によりポンピング回路52を駆動するものであ
る。

【００２１】発振回路51のインバータの１つ (たとえば
Ｉ₁)には、３つのトランジスタＱ₁ ，Ｑ₂ ，Ｑ₃ が接地
電位側との間に接続されている。これらトランジスタＱ
₁ ，Ｑ₂ ，Ｑ₃ を上述の信号φ_ACT ，φ_VBB ，φ_SCF に
よってインバータＩ₁ の活性、非活性つまり発振回路51
の活性、非活性が制御される。ここで、発振回路51の活
性、非活性はポンピング回路52の活性、非活性にも相当
するのであるから、基板電位発生回路５全体の活性、非
活性が信号φ_ACT ，φ_VBB ，φ_SCF によって制御される
ことになる。

【００２２】上述のごとく、トランジスタＱ₁ ，Ｑ₂ ，
Ｑ₃ は並列接続されているので、信号φ_ACT ，φ_VBB ，
φ_SCF のいずれか１つがハイレベル("１")となると、接
地電位がインバータＩ₁ に印加され、基板電位発生回路
５全体が活性化されることになる。

【００２３】図４は図２のシリアルクロック周波数判別
回路７の詳細な回路図である。シリアルクロック周波数
判別回路７は充放電回路（チャージポンプ回路）71及び
充放電回路71の充電電荷量が所定量以上か否かを判別す
る判別回路72よりなる。

【００２４】充放電回路71は、インバータＩ₁₁〜Ｉ₁₄、
ノア回路Ｇ₁ 、ナンド回路Ｇ₂ 、充電スイッチとしての
トランジスタＱ₁₁、キャパシタＱ₁₂、放電スイッチとし
てのトランジスタＱ₁₃、キャパシタＱ₁₄、及び抵抗Ｒ₁
よりなる。

【００２５】ノア回路Ｇ₁ はキャパシタＱ₁₂の放電指令
信号Ｓ₂ を発生するためのものであり、他方、ナンド回
路Ｇ₂ はキャパシタＱ₁₂の充電指令信号Ｓ₃ を発生する
ためのものである。すなわち、放電指令信号Ｓ₂ がハイ
レベル("１")となると、キャパシタＱ₁₂の電荷は、トラ
ンジスタＱ₁₃（Ｎチャネル）のオン動作により、トラン
ジスタＱ₁₃のオン抵抗、抵抗Ｒ₁ の抵抗値及びキャパシ
タＱ₁₂の容量による時定数に従い、放電される。他方、
充電指令信号Ｓ₃ がローレベル("０")となると、キャパ
シタＱ₁₂は、トランジスタＱ₁₁（Ｐチャネル）のオン動
作により、トランジスタＱ₁₂のオン抵抗及びキャパシタ
Ｑ₁₂の容量による時定数に従い、充電される。

【００２６】また、判別回路72は、抵抗Ｒ₂ 及びトラン
ジスタＱ₁₅（Ｎチャネル）よりなるインバータ、及びも
う１つのインバータＩ₁₅よりなる。すなわち、判別回路
72は充放電回路71の出力電圧Ｖ_d がトランジスタＱ₁₅の
しきい値電圧Ｖ_thを超えたか否かを判別するものであ
る。

【００２７】図４の回路動作を図５のタイミング図を参
照して説明する。シリアルクロックＳＣが図５（Ａ）に
示すごとく変化すると、その遅延信号Ｓ ₁ が図５（Ｂ）
に示すごとく得られる。この結果、信号ＳＣ，Ｓ₁ のノ
ア論理信号Ｓ₂ が図５（Ｃ）に示すごとく得られ、信号
ＳＣ，Ｓ₁ のナンド論理信号Ｓ₃ が図５（Ｄ）に示すご
とく得られる。

【００２８】従って、キャパシタＱ₁₂は、信号Ｓ₃ のロ
ーレベルに応じて充電され、信号Ｓ ₂ のハイレベルに応
じて放電され、この結果、キャパシタＱ₁₂の電圧Ｖ
_c は、図５（Ｅ）に示すごとく、変化する。

【００２９】ところで、充放電回路71の出力電圧Ｖ
_d は、キャパシタＱ₁₂の放電中は、トランジスタＱ₁₃の
オン動作により、キャパシタＱ₁₂の電圧Ｖ_c にほぼ一致
するが、キャパシタＱ₁₂の充電中は、これらの電圧
Ｖ_c ，Ｖ_d は切り離され、この結果、出力電圧Ｖ_d は、
抵抗Ｒ₁ の抵抗値及びキャパシタＱ₁₄の容量の時定数に
従って低下する。従って、図５（Ｅ）に示すごとく、シ
リアルクロックＳＣの繰返し周波数の大きくなると出力
電圧Ｖ_d は上昇するが、この周波数が小さくなると出力
電圧Ｖ_d は下降することになる。

【００３０】従って、時刻ｔ₁ にて、シリアルクロック
ＳＣの繰返し周波数が大きくなって充放電回路71の出力
電圧Ｖ_d が判別回路72のトランジスタＱ₁₅のしきい値電
圧Ｖ _thを超えると、図５（Ｆ）に示すごとく、信号＊φ
_SCF はハイレベルからローレベルに反転し、この結果、
図５（Ｇ）に示すごとく、信号φ_SCF はローレベルから
ハイレベルに反転することになる。

【００３１】他方、時刻ｔ₂ にて、シリアルクロックＳ
Ｃの繰返し周波数が小さくなって充放電回路71の出力電
圧Ｖ_d が判別回路72のトランジスタＱ₁₅のしきい値電圧
Ｖ_thを下回ると、図５（Ｆ）に示すごとく、信号＊φ
_SCF はローレベルからハイレベルに反転し、この結果、
図５（Ｇ）に示すごとく、信号φ_SCF はハイレベルから
ローレベルに反転することになる。

【００３２】なお、上述の実施例においては、制御クロ
ックとしてシリアルクロックＳＣについて説明したが、
発生タイミング、周期が不明な他の類似のクロックを代
りに用いることもできる。また、このような制御クロッ
クに対しても基板電位発生回路の活性化が行われるため
に、消費電力は増加するも、その量は少ない。

【００３３】

【発明の効果】以上説明したように本発明によれば、発
生タイミング、周期が予測できない制御クロックに対し
ても、基板電位発生回路を適正に活性、非活性化でき、
従って、基板電位Ｖ_BBを適正に保持でき、回路の誤動作
防止に寄与できる。

【図面の簡単な説明】

【図１】本発明の基板構成を示すブロック回路図であ
る。

【図２】本発明に係る基板電位発生回路を内蔵した半導
体装置の一実施例を含むマルチポートDRAMを示すブロッ
ク回路図である。

【図３】図２の基板電位発生回路の詳細を示す回路図で
ある。

【図４】図２のシリアルクロック周波数判別回路の詳細
を示す回路図である。

【図５】図４の回路動作を示すタイミング図である。

【符号の説明】

３…制御回路 ５…基板電位発生回路 ５１…発振回路 ５２…ポンピング回路 ６…基板電位検出回路 ７…シリアルクロック周波数判別回路 ７１…充放電回路（チャージポンプ回路） ７２…判別回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 H01L 27/04

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 基板電位発生回路を内蔵した半導体装置
   において、 制御信号を受信して各部を制御する制御回路と、 基板電位の状態を検出する基板電位検出回路と、 制御クロックの繰返し周波数が所定値以上となったこと
   を検出する制御クロック周波数判別回路とを備えて、 前記制御回路の出力信号、前記基板電位検出回路の出力
   信号、及び前記制御クロック周波数判別回路の出力信号
   に基づいて、前記基板電位発生回路を活性化させるよう
   にしたこと、 を特徴とする半導体装置。
2. 【請求項２】 前記制御回路の出力信号、前記基板電位
   検出回路の出力信号、及び前記制御クロック周波数判別
   回路の出力信号の少なくともいずれか一つが所定のレベ
   ルになるときに、前記基板電位発生回路を活性化させる
   こと、を特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 前記半導体装置は、シリアルアクセス用
   メモリを内蔵し、前記制御クロックが前記シリアルアク
   セス用メモリのシリアルクロックであること、 を特徴とする請求項１又は請求項２に記載の半導体装
   置。
4. 【請求項４】 前記制御クロック周波数判別回路は、前
   記制御クロックの周波数に応じて電荷を充電し、該充電
   された電荷を所定の時定数で放電させる充放電回路と、 前記充放電回路の充電電荷量が所定量以上か否かを判別
   する判別回路と、 を具備し、 前記制御クロックの繰返し周波数が所定値以上か否かを
   前記充放電回路の充電電荷量が所定量以上か否かにより
   判別するようにしたこと、 を特徴とする請求項１〜３のいずれか一項に記載の半導
   体装置。