JP3497601B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＲＡＭ等における内
部昇圧電源に電荷を供給する昇圧電源発生回路を備えた
半導体集積回路に関するものである。

【０００２】

【従来の技術】近年、ダイナミックＲＡＭ（以下ＤＲＡ
Ｍと略す）の大容量化が進んできたために、半導体チッ
プの面積が増大し、このチップサイズの増大がＤＲＡＭ
のアクセスタイムの高速化に対してマイナスの要因とな
っている。そこで、ＤＲＡＭの高速化を実現する技術の
１つとして常時昇圧方式という技術が採用されている。
この常時昇圧方式は、ＤＲＡＭの動作の高速化の為の技
術であり、従来の昇圧方式と同様、ワード線のレベルを
昇圧レベルにすることにより、ポーズタイムの延長、セ
ンス時の動作マージンの拡大などについても効果がある
非常に有効な技術である。

【０００３】なお、この常時昇圧方式を用いた昇圧技術
については、例えば、特願平４−３０１９９８号に示さ
れている。

【０００４】以下、図面を参照しながら従来の昇圧電源
発生回路の一例について説明する。図８は従来の昇圧電
源発生回路１００の概略を示すブロック図である。図８
において、符号１０１はレベル検知回路を示し、符号１
０２は発振回路を示し、符号１０３は副昇圧電源発生回
路を示し、符号１０４，１０５はそれぞれローアドレス
ストローブ信号（以下、ＸＲＡＳと略す）を受けて作動
する主昇圧電源発生回路，電位制限回路を示し、符号１
０６は昇圧電源を示す。ここで、副昇圧電源発生回路１
０３はＤＲＡＭの待機時に、昇圧電源１０６の電圧レベ
ルを適当な電圧レベルに保持するために常時作動するの
ものであるが、待機時の消費電力を低減するため電荷供
給能力は低く設定されている。一方、主昇圧電源発生回
路１０４は、ＤＲＡＭの動作時のみ作動する。ここで、
ＤＲＡＭの動作時には昇圧電源に接続される多数の回路
が動作して昇圧電源の電荷が消費されるので、主昇圧電
源発生回路１０４の電荷供給能力は高く設定されてい
る。

【０００５】図９は、上記図８に示すレベル検知回路１
０１，発振回路１０２及び副昇圧電源発生回路１０３の
詳細な構成を示す電気回路図である。図９に示すよう
に、レベル検知回路１０１と発振回路１０２との間は、
制御信号を伝達するための制御信号線１４３により接続
され、制御信号線１４３は、レベル検知回路１０１のノ
ード１１０と入力端子１４２とにＮＡＮＤ回路を介して
接続されている。また、発振回路１０２と副昇圧電源発
生回路１０３との間は、２本の信号線１４５，１４６を
介して接続されている。さらに、副昇圧電源発生回路１
０３とレベル検知回路１０１との間は、昇圧電源１０６
を介して接続されている。

【０００６】レベル検知回路１０１は、昇圧電源１０６
の電圧レベルに基づいて発振回路１０２を制御するため
の制御信号を生成する。この制御信号は、ノード１１
０，信号線１４３を介して発振回路１０２に入力され
る。発振回路１０２内には、ＮＡＮＤ回路，インバー
タ，ＭＯＳトランジスタ，ＮＯＲ回路等が配設されてお
り、発振回路１０２は上記レベル検知回路１０１からの
制御信号を受けて作動する。

【０００７】図９の回路では、入力端子１４２への入力
をＨレベルとしておき、昇圧電源１０６の電圧レベルを
レベル検知回路１０１で検知し、この結果を制御信号線
１４３の電圧レベル（Ｈ又はＬ）に反映させて発振回路
１０２の動作、非動作を制御している。昇圧電源１０６
の電圧レベルがある設定電圧レベルよりも高い場合に
は、レベル検知回路１０１のノード１１０における出力
信号はＬレベルとなる。よって、発振回路１０２への制
御信号線１４３における制御信号はＬレベルとなり、発
振回路１０２は動作しない。したがって、各信号線１４
５，１４６には発振信号が出力されず、副昇圧電源回路
１０３は動作しない。逆に、昇圧電源１０６の電圧レベ
ルが設定電圧レベルより低い場合には、レベル検知回路
１０１のノード１１０における出力信号はＨレベルとな
る。よって、制御信号線１４３の制御信号はＨレベルと
なり、発振回路１０２が動作する。そして、副昇圧電源
発生回路１０３が動作し、各信号線１４５，１４６に発
振信号が出力される。この発振信号に応じて、副昇圧電
源発生回路１０３のコンデンサ１３１の内部側極板（又
はコンデンサ１３２の内部側極板）の電圧レベルがコン
デンサ１３１（又はコンデンサ１３２）の電圧レベル分
だけ押し上げられて、昇圧電源線１４７を介し昇圧電源
１０６に電荷を供給して昇圧電源１０６の電圧レベルを
押し上げるようにしている。

【０００８】また、近年、ＤＲＡＭの微細化に伴い、素
子を構成する部材の薄膜化が顕著になっている。そのた
め、素子に印加される電圧を制限して、素子の信頼性を
確保すべく、図８に示す電位制限回路１０５が設けられ
ている。これは、昇圧電源１０６の電圧レベルを所定の
第１電源レベルよりもメモリセルトランジスタのしきい
値電圧だけ高い電圧レベルまでに制限するものである。

【０００９】図１０は、上記電位制限回路１０５の動作
を説明するための回路図である。図１０に示すように、
電位制限回路１０５はレベルシフト部１５１と電荷引き
抜き部１５２とで構成されている。上記レベルシフト部
１５１には、入力端子１５３を介して制御信号が入力さ
れ、レベルシフト部１５１でレベル変換された出力は信
号線１５４を介して電荷引き抜き部１５２に入力され
る。電荷引き抜き部１５２には、メモリセルトランジス
タのしきい値電圧とほとんど等しいしきい値電圧である
ＮＭＯＳトランジスタ１５５が配設されており、このＮ
ＭＯＳトランジスタ１５５は、昇圧電源１０６と第１電
源１５６との間に介設されると共に、そのゲートが信号
線１５４に接続されている。入力端子１５３から入力さ
れる制御信号がＬレベルの時、レベルシフト部１５１の
出力が昇圧電源１０６の電圧レベルになり、ＮＭＯＳト
ランジスタ１５５がＯＮして、昇圧電源１０６の電圧レ
ベルが第１電源１５６の電圧レベルよりもＮＭＯＳトラ
ンジスタ１５５のしきい値電圧分だけ高い電圧レベル
（設定値）まで下げるよう、昇圧電源１０６の電荷を第
１電源１５６に引き抜くように構成されている。ここ
で、第１電源１５６の方に電荷を引き抜くため、第１電
源１５６の電圧レベルの変動が懸念されるが、第１電源
１５６には電荷を消費する回路が接続され、それらが動
作して電荷を消費するので、その電圧レベルは安定に保
持される。

【００１０】次に、各部が以上のように構成された昇圧
電源発生回路１００全体の動作について説明する。

【００１１】まず、ＸＲＡＳ７がＨレベル、すなわちＤ
ＲＡＭの待機時において、昇圧電源１０６の電圧レベル
が検知レベルより低い場合は、発振回路１０２が動作
し、副昇圧電源発生回路１０３が駆動され、昇圧電源１
０６に電荷を供給することによって昇圧電源１０６の電
圧レベルを押し上げる。一方、昇圧電源１０６の電圧レ
ベルが検知レベルより高い場合は発振回路１０２は動作
しないので、副昇圧電源発生回路１０３は駆動されな
い。このとき、主昇圧電源発生回路１０４および電位制
限回路１０５は動作しない。

【００１２】次に、ＸＲＡＳがＨレベルからＬレベルに
変化した時、すなわちＤＲＡＭが待機時から動作時に変
化した時、ＸＲＡＳの立ち下がりに同期して主昇圧電源
発生回路１０４が駆動され、昇圧電源１０６に電荷を供
給することによって昇圧電源１０６の電圧レベルを押し
上げ、情報を記憶するメモリセルトランジスタのゲート
に接続されるワード線の電位を立ち上げる。主昇圧電源
発生回路１０４は、ＸＲＡＳの立ち下がりに同期しての
み駆動されるので、昇圧電源１０６の電圧レベルを保持
する機能を有していない。よって、動作時にも副昇圧電
源発生回路１０３を動作させて、昇圧電源１０６に電荷
を供給し電圧レベルを保持するようになされている。ま
た、主昇圧電源発生回路１０４は電荷供給能力が高いた
め、昇圧電源１０６の電圧レベルが高くなり過ぎる可能
性がある。そこで、電位制限回路１０５をＸＲＡＳの立
ち下がりに同期して動作させて、ＸＲＡＳがＬレベルの
間、昇圧電源１０６の電荷を引き抜いて昇圧電源１０６
の電圧レベルを設定値まで引き下げている。

【００１３】次に、昇圧電源１０６に接続されるＤＲＡ
Ｍの出力回路等の動作について、図１１を参照しながら
説明する。

【００１４】図１１に示すように、昇圧回路１８２の入
力側には、ＸＲＡＳ、コラムアドレスストローブ信号
（以下、ＸＣＡＳと略す）、アウトイネーブル信号（以
下、ＯＥと略す）、ライトイネーブル信号（以下、ＸＷ
Ｅと略す）を受けて、制御信号Ｓ２を出力する制御回路
１８１と、この制御信号Ｓ２と出力データ信号とのＮＡ
ＮＤ演算を行なうＡＮＤ回路１８３と、制御信号Ｓ２と
出力データ信号の反転信号とのＡＮＤ演算を行なうＡＮ
Ｄ回路１８４とが配設されている。そして、この昇圧回
路１８２の出力側に出力回路１０８が配置されており、
出力回路１０８には、第１電源と接地電源との間に接続
された２つのＮＭＯＳトランジスタ１８５，１８６が配
設されている。ＮＭＯＳトランジスタ１８５は昇圧回路
１８２の出力によって制御され、ＮＭＯＳトランジスタ
１８６は、制御回路１８１の制御信号と出力データ信号
の反転信号とを受けるＡＮＤ回路１８４の出力によって
制御される。そして、各ＮＭＯＳトランジスタ１８５，
１８６間に接続される出力端子１８９にデータを出力す
るようになされている。

【００１５】図１２は、図１１中の昇圧回路１８２の内
部構成を示す回路図である。昇圧回路１８２の入力端子
２０１にはＡＮＤ回路回路１８３の出力が供与される。
入力端子２０１は、インバータ２０２，遅延回路２０３
及びインバータ２０４を介して、キャパシタ２０５の一
方の電極に接続されている。このキャパシタの他方の電
極は、出力回路のＮＭＯＳトランジスタ１８５の制御信
号を出力するための出力端子２０８に接続されている。
また、入力端子２０１と出力端子２０８との間にＮＭＯ
Ｓトランジスタ２０６が介設されており、このトランジ
スタ２０６のゲート電極は第１電源に接続されている。
さらに、入力端子２０１と出力端子２０８との間にＮＭ
ＯＳトランジスタ２０７が介設されており、このトラン
ジスタ２０７のゲート電極にインバータ２０２の出力が
供与されるようになっている。

【００１６】図１２に示す昇圧回路１８２では、入力信
号がＬレベルであるときには、トランジスタ７の働きに
よって出力信号がＬレベルとなる。一方、入力信号がＬ
レベルからＨレベルに遷移すると、トランジスタ２０６
の働きによって出力信号の電圧レベルが第１電源の電圧
レベル−Ｖｔｈまで上昇する。ここに、Ｖｔｈはトラン
ジスタ２０６のしきい値電圧である。

【００１７】この時点では、インバータ２０４の出力が
Ｌレベルであるから、キャパシタ２０５がＶＤＤ−Ｖｔ
ｈに充電される。そして、遅延回路２０３によって決ま
る遅延時間後に、インバータ２０４がキャパシタ２０５
の一方の電極の電位を持ち上げる。これにより、出力信
号の電圧レベルはＶＤＤ＋α（α＞０）となる。つま
り、入力信号がＨレベルになると、出力信号は入力信号
より高い昇圧レベルの信号となる。

【００１８】データ読み出し動作が確定したとき、出力
データ信号がＬレベルの場合、昇圧回路１８２によりＮ
ＭＯＳトランジスタ１８５のゲートがＬレベルに、ＡＮ
Ｄ回路１８４によりＭＯＳトランジスタ１８６のゲート
はＨレベルに制御される。よって、ＮＭＯＳトランジス
タ１８５がＯＦＦし、ＮＭＯＳトランジスタ１８６がＯ
Ｎして、出力端子１８９にＬｏｗデータが出力される。
一方、出力データ信号がＨレベルの場合には、昇圧回路
１８２によりＮＭＯＳトランジスタ１８５のゲートは昇
圧レベルに、ＡＮＤ回路１８４によりＮＭＯＳトランジ
スタ１８６のゲートはＬレベルに制御される。よって、
ＮＭＯＳトランジスタ１８５がＯＮし、ＮＭＯＳトラン
ジスタ１８６がＯＦＦして、出力端子１８９にＨｉｇｈ
データが出力される。

【００１９】なお、Ｈｉｇｈデータ出力の際、ＮＭＯＳ
トランジスタ１８５のゲートが昇圧電圧とされない場合
には、下記の問題がある。第１電源の電圧レベルをＶＤ
Ｄとして、Ｈｉｇｈデータ出力の際、ＮＭＯＳトランジ
スタ１８５のゲートの電圧レベルがＶＤＤの時には、Ｎ
ＭＯＳトランジスタ１８５のしきい値電圧をＶｔｈとす
ると、出力端子１８９にＶＤＤ−Ｖｔｈの電圧レベルし
か出力されない。一方、ＮＭＯＳトランジスタ１８５の
ゲートの電位をＶＤＤ＋Ｖｔｈの昇圧電圧にした場合に
は、出力端子１８９の電圧レベルはＶＤＤ＋Ｖｔｈ−Ｖ
ｔｈ＝ＶＤＤとなり、十分なＨｉｇｈデータが得られ
る。よって、ＤＲＡＭの出力回路では、Ｈｉｇｈデータ
読み出し時、ＮＭＯＳトランジスタ１８５のゲート端子
を昇圧電圧にして十分なＨｉｇｈデータが出力できるよ
うにしている。

【００２０】

【発明が解決しようとする課題】しかしながら、上記の
ような構成では、以下のような問題があった。

【００２１】第１の問題として、ＸＲＡＳがＬレベルの
ときつまり動作モードのときには、昇圧電源１０６に接
続されているトランジスタや接合部において、トランジ
スタオフリーク電流、接合リーク電流が生じるために、
これらの消費電荷が副昇圧電源発生回路１０３の電荷供
給能力を上回る場合には、昇圧電源１０６の電圧レベル
が徐々に低下してしまう。特に、ＸＲＡＳのＬレベルの
期間が長くなると、その間、主昇圧電源発生回路１０３
からの電荷の供給がないので、昇圧電源１０６の電圧レ
ベルが大きく低下することがある。そのため、ＸＲＡＳ
サイクル内における情報のリストア、書き込み電圧不足
や、次のＸＲＡＳサイクルにおける読み出し電圧不足に
より回路が誤動作する虞れがあった。

【００２２】第２の問題として、ＸＲＡＳの立ち下がり
に同期して電位制限回路１０５が動作すると、ワード線
の立ち上げにより昇圧電源１０６の電荷を消費させる前
に昇圧電源１０６から電荷を引き抜いてしまう。このた
め、ワード線が立ち上がる時、またはそれ以降に再び昇
圧電源１０６に電荷を供給しなければならなくなり、無
駄な消費電力の増大やワード線の立ち上げ動作の遅延を
招く虞れがあった。

【００２３】第３の問題として、データ読み出し時に、
読出し動作が確定しかつ出力データがＨｉｇｈデータで
あることが確定してから出力回路１０８のＮＭＯＳトラ
ンジスタ１８５のゲート端子を昇圧していたこと、及び
昇圧回路が遅延回路を有していたことにより、Ｈｉｇｈ
データの読み出しに長時間を要していた。

【００２４】本発明は斯かる各問題点に鑑み、下記の目
的を有する。

【００２５】第１の目的は、ＸＲＡＳのＬレベルの期間
が長くなったときでも、昇圧電源の電荷不足に起因する
回路の誤動作を有効に防止することにある。

【００２６】第２の目的は、昇圧電源により電荷を供給
する信号線の電位を制限する際における無駄な電力の消
費と信号線の立上がり動作の遅延とを有効に防止するこ
とにある。

【００２７】第３の目的は、データ読出しにおいて、Ｈ
ｉｇｈデータの読出し速度の高速化を図ることにある。

【００２８】

【課題を解決するための手段】本発明の第１の半導体集
積回路は、能動素子が配置される被制御回路部と、上記
能動素子に接続される内部昇圧電源と、上記被制御回路
部の能動素子の動作・待機を指令する外部信号を受け上
記内部昇圧電源に電荷を供給する昇圧電源発生回路とを
備えた半導体集積回路を対象とする。そして、上記昇圧
電源発生回路に、上記外部信号に同期して動作し、上記
外部信号が動作モードの時に上記内部昇圧電源に所定量
の電荷を供給する少なくとも１つの主昇圧電源発生回路
と、発振信号を生成する発振回路と、上記発振回路で生
成された発振信号を受け、発振信号の周波数に応じた電
荷量を上記内部昇圧電源に供給可能に構成された副昇圧
電源発生回路と、上記外部信号を受け、外部信号が動作
モードの時には待機モードの時よりも電荷供給能力を高
くするよう上記副昇圧電源発生回路の電荷供給能力を切
換える供給能力切り換え手段とを備えている。

【００２９】これにより、被制御回路の能動素子が動作
モードの時の時間が長いときには、その間に当該能動素
子に接続される信号線に接続される多数のトランジスタ
等のオフリーク電流や接合リーク電流によって、内部昇
圧電源の電荷が消費される。そのとき、供給能力切り換
え手段により、発振回路の周波数や副昇圧電源発生回路
のコンデンサの電荷量の変更等により、常時内部昇圧電
源に電荷を供給する副昇圧電源発生回路の電荷供給能力
が、動作モード時には大きく待機モード時には小さく切
り換えられる。したがって、待機モード時における内部
昇圧電源の電荷量が過大になることもなく、動作モード
が長いときでも内部昇圧電源の電圧レベルの低下が未然
に防止される。すなわち、内部昇圧電源の電圧レベルの
低下に起因する回路の誤動作が防止されることになる。

【００３０】上記被制御回路をＤＲＡＭ等の揮発性メモ
リ，又はＥＥＰＲＯＭ，強誘電体メモリ等の不揮発性メ
モリのうちのいずれか１つのメモリ装置とし、上記信号
線を、上記メモリ装置のメモリセル部のワード線である
場合には、トランジスタのオフリーク電流や接合リーク
電流により、動作モード時における内部昇圧電源の電圧
レベルの低下が大きくなる虞れがあるが、かかる場合に
も内部昇圧電源の電圧レベルの低下に起因する回路の誤
動作等が確実に防止されることになる。

【００３１】本発明の第２の半導体集積回路は、能動素
子が配置される被制御回路部と、上記能動素子に信号線
を介して接続される内部昇圧電源と、上記被制御回路部
の能動素子の動作・待機を指令する外部信号を受け上記
内部昇圧電源に電荷を供給する昇圧電源発生回路とを備
えた半導体集積回路において、上記昇圧電源発生回路
は、上記外部信号に同期して作動し、上記外部信号が動
作モードの時に上記内部昇圧電源に所定量の電荷を供給
する少なくとも１つの主昇圧電源発生回路と、発振信号
を生成する発振回路と、上記発振回路で生成された発振
信号を受け、発振信号の周波数に応じた電荷量を上記内
部昇圧電源に供給可能に構成された副昇圧電源発生回路
と、上記内部昇圧電源の電荷を消費する上記被制御回路
の信号線を動作させた後に上記内部昇圧電源の電荷を引
き抜きを開始することにより、内部昇圧電源の電位を設
定レベル以下に制限する電位制限手段とを備えている。

【００３２】これにより、信号線を立ち上げる際あるい
はその後再度主昇圧電源発生回路を駆動させる必要がな
いので、信号線の立ち上げ速度を高速化でき、また、無
駄な電荷の消費が抑えられるので消費電力を低減でき
る。

【００３３】本発明の第３の集積回路は、能動素子が配
置される被制御回路部と、上記能動素子に信号線を介し
て接続される内部昇圧電源と、上記被制御回路部からの
データの取出しを指令する外部信号を受け上記内部昇圧
電源に電荷を供給する昇圧電源発生回路とを備えた半導
体集積回路において、上記昇圧電源発生回路は、上記外
部信号に応じて、上記被制御回路からのデータの出力動
作を確定する出力確定信号を出力する制御回路と、上記
内部昇圧電源により制御されるトランジスタと出力デー
タ信号に応じてデータを出力するトランジスタとを有
し、上記制御回路からの出力確定信号を受けたときに、
上記内部昇圧電源により制御されるトランジスタのゲー
トに上記内部昇圧電源からの電圧を供給し、上記出力デ
ータ信号に応じてデータを出力するトランジスタを用い
て出力データを外部に出力するように構成された出力回
路と、出力側が上記内部昇圧電源及び上記出力回路に接
続され、上記出力確定信号を受けたときに、出力データ
が確定する前に、上記内部昇圧電源及び上記出力回路の
上記トランジスタのゲートに電荷を供給する主昇圧電源
発生回路とを備えている。

【００３４】これにより、出力回路からデータを出力す
る際には、昇圧電源を利用して、出力データの確定前に
トランジスタのゲートが昇圧電圧レベルに昇圧されるの
で、Ｈｉｇｈデータの読み出し速度が高速となる。ま
た、昇圧電源には、一般にはＸＣＡＳ（又はＸＯＥ）の
立ち下がりに同期して主昇圧電源発生回路から電荷が供
給されるので、出力トランジスタのゲートを昇圧する際
に危惧される昇圧電源の電圧レベルの低下が未然に防止
される。

【００３５】

【実施例】以下、本発明の各実施例について説明する。

【００３６】（第１実施例） 図１は、第１に係る昇圧電源発生回路の一部を示すブロ
ック図であって、昇圧電源発生回路の基本的な構成は上
記従来の技術で説明した図８に示すものとほぼ同様であ
る。図１に示すように、本実施例では、互いに異なる発
振周波数ｆ１，ｆ２を有する２つの第１，第２発振回路
２Ａ，２Ｂが設けられており、さらに、各発振回路２
Ａ，２Ｂの出力を受け、ＸＲＡＳの信号状態に応じてい
ずれかの出力のみ導通させるよう切り換える周波数切り
換え回路１１が配置されている。そして、副昇圧電源発
生回路３の入力側は上記周波数切り換え回路１１の出力
側に接続され、副昇圧電源発生回路３の出力側には、昇
圧電源６が接続されている。すなわち、ＸＲＡＳにより
制御される周波数切り換え回路１１の出力信号により副
昇圧電源発生回路３の動作，非動作を制御する構成とな
っている。ただし、ｆ２＞ｆ１となるように予め設定さ
れている。

【００３７】次に、以上のように構成された昇圧電源発
生回路の動作を説明する。

【００３８】ＸＲＡＳがＨレベル、すなわち待機時は、
周波数切り換え回路１１において、第１発振回路２Ａの
出力が選択され、副昇圧電源発生回路３に発振周波数ｆ
１の信号が入力され、副昇圧電源発生回路３は発振周波
数ｆ１で動作して、昇圧電源１０６に所定量の電荷を供
給して昇圧電源６の電圧レベルを押し上げる。この待機
時においては、適当な昇圧電源６の電圧レベルを保持し
さえすればよいので、副昇圧電源発生回路３の電荷供給
能力は小さくてよく、低消費電力化を図ることができ
る。

【００３９】ＸＲＡＳがＬレベル、すなわち動作時に
は、周波数切り換え回路１１において、第２発振回路２
Ｂの出力が選択され、副昇圧電源発生回路３に発振周波
数ｆ２の信号が入力され、副昇圧電源発生回路３は発振
周波数ｆ２で動作して、昇圧電源１０６に第２電荷量を
供給して昇圧電源６の電圧レベルを押し上げる。このと
き、ｆ１＜ｆ２と設定されているので、副昇圧電源発生
回路３から供給される電荷量は待機時に比して大きい。
このように、ＸＲＡＳのＬレベルの期間が長い場合で
も、短い周期で副昇圧電源発生回路３を動作させ、昇圧
電源６に大きな電荷量を供給するので、トランジスタオ
フリーク電流や接合リーク電流による昇圧電源６の電圧
レベル低下が抑制され、昇圧電源６の電圧レベル低下に
起因する回路の誤動作を防止できる。

【００４０】なお、本実施例では、副昇圧電源発生回路
３を駆動させる周波数をＤＲＡＭの待機時と動作時で切
り換えることにより、待機時と動作時の電荷供給能力を
切り換えて動作時の昇圧電源の電圧レベル低下を抑制す
るようにしたが、昇圧電源６に電荷を供給するコンデン
サの容量の異なる副昇圧電源発生回路を２つ配置して、
待機時と動作時とでいずれかの副昇圧電源発生回路から
昇圧電源６に電荷を供給するように切換えることによ
り、本実施例と同様の効果を発揮することができる。

【００４１】また、本発明は、ＤＲＡＭのワード線に接
続される昇圧電源発生回路だけでなく、その他各種半導
体集積回路の信号線に接続される昇圧電源発生回路に適
用することができる。

【００４２】（第２実施例） 次に、第２実施例について説明する。図２は、第２実施
例に係る昇圧電源発生回路の一部の構成を示すブロック
図である。図２に示すように、本実施例では、上記第１
実施例における図１に示す回路とは異なり、周波数切り
換え回路１１は、ＸＲＡＳではなく２つの第１，第２レ
ベル検知回路１Ａ，１Ｂの出力によって制御されるよう
に構成されている。ただし、各レベル検知回路１Ａ，１
Ｂは、昇圧電源６のレベルを検知するものであって、第
１レベル検知回路１Ａの検知レベルＶ１は、第２レベル
検知回路１Ｂの検知レベルＶ２より高く設定されてい
る。つまり、Ｖ１＞Ｖ２である。また、各発振回路２
Ａ，２Ｂの発振周波数ｆ１，ｆ２間の関係は、上記第１
実施例と同様である。

【００４３】ここで、昇圧電源６の電圧レベルが第１レ
ベル検知回路１Ａの検知レベルＶ１より低い時は、副昇
圧電源発生回路３は周波数ｆ１で駆動されて昇圧電源６
に小さな電荷量を供給し、昇圧電源６の電圧レベルを多
少押し上げる。一方、昇圧電源６の電圧レベルが第２レ
ベル検知回路１Ｂの検知レベルＶ２よりも低い時は、副
昇圧電源発生回路３は周波数ｆ２で駆動されて昇圧電源
６に大きな電荷を供給し、昇圧電源６の電圧レベルを大
きく押し上げることになる。

【００４４】このように、昇圧電源６の電圧レベルが第
２レベル検知回路１Ｂの検知レベルＶ２より低い時つま
り回路内の消費電力が大きくて昇圧電源６の電圧レベル
の低下が激しい時には、短い周期で副昇圧電源発生回路
３が駆動されるので、昇圧電源６の電圧レベルの低下に
起因する回路の誤動作等を有効に防止することができ
る。本実施例では、上記第１実施例に比べ、昇圧電源６
の現実の電圧レベルに応じた電荷供給量の制御が行なわ
れるので、上記第１実施例よりもさらに確実に回路の誤
動作等を防止しうる利点がある。

【００４５】なお、本実施例では、副昇圧電源発生回路
３を駆動させる周波数をＤＲＡＭの待機時と動作時で切
り換えることにより、待機時と動作時の電荷供給能力を
切り換えて動作時の昇圧電源の電圧レベル低下を抑制す
るようにしたが、昇圧電源６に電荷を供給するコンデン
サの容量の異なる副昇圧電源発生回路を２つ配置して、
待機時と動作時とでいずれかの副昇圧電源発生回路から
昇圧電源６に電荷を供給するように切換えることによ
り、本実施例と同様の効果を発揮することができる。

【００４６】また、本発明は、ＤＲＡＭのワード線に接
続される昇圧電源発生回路や、その他各種半導体集積回
路の信号線に接続される昇圧電源発生回路に適用するこ
とができる。

【００４７】（第３実施例） 次に、第３実施例について説明する。図３は、本実施例
に係る昇圧電源発生回路の一部の構成を示すブロック図
であり、図４は本実施例における制御信号とＸＲＡＳと
のタイミングの関係を示すタイミングチャートである。

【００４８】本実施例では、昇圧電源６に電荷を供給す
る主昇圧電源発生回路４と、主昇圧電源発生回路４の電
荷を引き抜いて昇圧電源６の電圧レベルを制限する電位
制限回路５とに加え、電位制限回路５へのＸＲＡＳの入
力タイミングを制御するための制御回路１３が設けられ
ている。すなわち、主昇圧電源発生回路４の動作はＸＲ
ＡＳにより制御され、電位制限回路５の動作は制御回路
１３から出力される制御信号Ｓ１により制御される。上
記制御回路５は、図４に示すＸＲＡＳを入力し、ＸＲＡ
Ｓが一定の遅延時間ＤＴだけ遅れた信号である制御信号
Ｓ１を出力する。つまり、制御信号Ｓ１は、ＸＲＡＳの
Ｌレベルへの変化時から所定時間ＤＴを経た時にＬレベ
ルに変化する。なお、電位制限回路５自体の構成は、上
記図１０に示す電位制限回路１０５の構成と基本的に同
じである。

【００４９】以上のように構成された昇圧電源発生回路
について以下、図面を参照しながらその動作を説明す
る。

【００５０】まず、ＸＲＡＳがＨレベル、すなわち待機
時は主昇圧電源発生回路４及び電位制限回路５は動作停
止状態にある。ここで、ＸＲＡＳがＨレベルからＬレベ
ルへと変化すると、主昇圧電源発生回路４が動作し、昇
圧電源６に電荷を供給して昇圧電源６の電圧レベルを押
し上げる。一方、電位制限回路５は、制御信号Ｓ１によ
り、主昇圧電源発生回路４の動作後所定時間ＤＴを経た
時に動作し、昇圧電源６の電圧レベルが設定レベルより
大きい場合に電荷を引き抜いて、昇圧電源６の電圧レベ
ルを設定レベルに引き下げる。

【００５１】ここで、昇圧電源６の電荷を消費するワー
ド線の立ち上がり時間を推定して制御回路１３の遅延時
間ＤＴを予め設定しておけば、ワード線が立ち上がった
後に電位制限回路５が動作し、昇圧電源６の電荷を引き
抜くように構成することができる。すなわち、本実施例
では、従来のように、ワード線を立ち上げる際あるいは
その後再度主昇圧電源発生回路４を駆動させる必要がな
い。したがって、ワード線の立ち上げ速度を高速化で
き、また、無駄な電荷の消費が抑えられるので消費電力
を低減できる。

【００５２】（第４実施例） 次に、第４実施例について説明する。図５は第４実施例
に係るＤＲＡＭの出力側に配置される回路の構成を示す
ブロック図であり、図１３は図５内の昇圧回路の構成を
示す回路図である。図６は各信号のタイミング関係を示
すタイミングチャートである。

【００５３】図５に示すように、本実施例では、上記図
１１に示す従来の回路構成とは異なり、昇圧回路８２は
昇圧電源６に接続されている。そして、この昇圧回路８
２の出力側に出力回路８が配置されている。また、昇圧
回路８２の入力側には、ＸＲＡＳ、ＸＣＡＳ、ＸＯＥ、
ＸＷＥを受けて、制御信号Ｓ２を出力する制御回路８１
と、この制御信号Ｓ２と出力データ信号とのＮＡＮＤ演
算を行なうＮＡＮＤ回路８３と、制御信号Ｓ２と出力デ
ータ信号の反転信号とのＡＮＤ演算を行なうＡＮＤ回路
８４とが配設されている。そして、出力回路８内には、
第１電源と接地電源との間に直列に接続されたＰＭＯＳ
トランジスタ８５と２つのＮＭＯＳトランジスタ８６，
８７とが配置されており、各ＮＭＯＳトランジスタ８
６，８７との間の信号線から出力端子８９を介してデー
タを出力するようになされている。また、ＰＭＯＳトラ
ンジスタ８５のゲートはＮＡＮＤ回路８３の出力側に接
続され、ＮＭＯＳトランジスタ８６のゲートは昇圧回路
８２の出力側に接続され、ＮＭＯＳトランジスタ８７の
ゲートはＡＮＤ回路８４の出力側に接続されている。そ
して、主昇圧電源発生回路４の動作は制御回路８１の出
力により制御される。

【００５４】図１３に示すように、上記昇圧回路８２の
入力端子には制御回路８１の出力である制御信号Ｓ２が
供与される。入力端子はコンバータ２０，第１インバー
タ２１，第２インバータ２２を介して出力端子に接続さ
れている。コンバータ２０はインバータ２３と２つのＮ
ＭＯＳトランジスタ２４，２５と、２つのＰＭＯＳトラ
ンジスタ２６，２７とにより構成されている。この昇圧
回路によれば、入力信号がＨレベルになると、出力信号
は昇圧電源の利用によって入力信号より高い昇圧レベル
の信号となる。しかも、図１２に示す構成とは異なり遅
延回路が不要となるので、入力信号のＬレベルからＨレ
ベルへの遷移に応答して出力信号がＬレベルからＨレベ
ルへ高速に遷移する。

【００５５】以上のように構成された本実施例の回路で
は、ＸＲＡＳ、ＸＣＡＳ、ＸＯＥ、ＸＷＥのタイミング
によりデータ読み出し動作が確定すると、主昇圧電源発
生回路４が駆動され、昇圧電源６に電荷を供給して昇圧
電源６の電圧レベルを押し上げるとともに、昇圧回路８
２がＮＭＯＳトランジスタ８６のゲートを主昇圧電源発
生回路４から供給される昇圧電圧にするように制御す
る。図６に示すように、ＸＲＡＳ、ＸＣＡＳおよびＸＯ
ＥがＬレベルでかつ、ＸＷＥがＨレベルの期間がデータ
読み出し動作時である。

【００５６】ここで、本実施例では、従来のように昇圧
電源を介して主昇圧電源発生回路が昇圧回路に接続され
ている構成とは異なり、主昇圧電源発生回路４が昇圧電
源６と共に昇圧回路８２に直接接続されている。そし
て、データ読み出しが確定した後、出力データが確定す
る前にＸＣＡＳの立ち下がりに同期して主昇圧電源発生
回路４を駆動する。そして、昇圧回路８２の制御によ
り、ＮＭＯＳトランジスタ８６のゲートが昇圧電圧とな
りＮＭＯＳトランジスタ８６がＯＮする一方、ＮＡＮＤ
回路８３によりＰＭＯＳトランジスタがＯＮ状態に、Ａ
ＮＤ回路８４によりＮＭＯＳトランジスタ８７がＯＦＦ
状態にそれぞれ制御されるので、出力端子８９にＨｉｇ
ｈデータが出力される。

【００５７】従来の回路では、読出し動作が確定しかつ
出力データが確定してから昇圧回路によりＮＭＯＳトラ
ンジスタのゲートを昇圧電圧にしていたことや、昇圧回
路内に遅延回路が必要であったことにより、Ｈｉｇｈデ
ータの読出しに長時間を要していた。

【００５８】それに対し、本実施例では、出力データの
確定前に昇圧電源を利用してＮＭＯＳトランジスタ８６
のゲートを昇圧するので、Ｈｉｇｈデータの読み出し速
度を高速化できる。また、ＮＭＯＳトランジスタ８６の
ゲートを昇圧する際、出力トランジスタ８６のゲート容
量が大きいため、昇圧電源６の電圧レベルが低下するこ
とが危惧されるが、ＸＣＡＳの立ち下がりに同期して主
昇圧電源発生回路４を駆動させ、昇圧電源６に電荷を供
給するため、昇圧電源６の電圧レベルの低下を未然に防
止することができる。

【００５９】なお、この第４実施例においてはデータ読
み出し動作が確定後、ＸＣＡＳの立ち下がりに同期して
主昇圧電源発生回路４を駆動させ、昇圧電源６の電圧レ
ベルを押し上げるとしたが、データ出力前にＮＭＯＳト
ランジスタ８６のゲートを昇圧電圧にすればよいので、
ＸＯＥの立ち下がりに同期して主昇圧電源発生回路４を
駆動させてもよい。

【００６０】（第５実施例） 次に第５実施例について説明する。図７は、第５実施例
に係るＤＲＡＭの出力側に配置される回路の構成を示す
ブロック図である。本実施例の回路の構成は、上記第４
実施例における図５に示す回路の構成とほとんど同じで
あるが、本実施例では、制御回路８１と昇圧回路８２と
の間に出力データ信号と制御信号Ｓ２とのＡＮＤ演算を
行なうＡＮＤ回路８８を介設し、ＡＮＤ回路８８の出力
を主昇圧電源発生回路４と昇圧回路８２とに入力させる
ように構成している点が異なる。

【００６１】すなわち、本実施例では、主昇圧電源発生
回路４及び昇圧回路８２がＡＮＤ回路８８によって制御
されるので、データの読出し動作が確定しただけではＮ
ＭＯＳトランジスタ８６はＯＮせず、データの読出し動
作が確定しかつ出力データがＨｉｇｈデータの時のみＮ
ＭＯＳトランジスタ８６のゲートが昇圧電圧に昇圧さ
れ、ＮＭＯＳトランジスタ８６がＯＮする。一方、上記
第４実施例では、出力データ信号がＬｏｗの時にも読出
し動作が確定すると、ＮＭＯＳトランジスタ８６がＯＮ
する。

【００６２】したがって、本実施例では、上記第４実施
例と同様に回路の誤動作を防止できるに加え、主昇圧電
源発生回路４の駆動はＨｉｇｈデータの読み出し時だけ
でよいので、消費電力を低減しうる利点がある。

【００６３】

【発明の効果】本発明の第１の半導体集積回路によれ
ば、発振回路の周波数や副昇圧電源発生回路のコンデン
サの電荷量の変更等により、常時内部昇圧電源に電荷を
供給する副昇圧電源発生回路の電荷供給能力を動作モー
ド時には大きく待機モード時には小さく切り換えらるよ
うにしたので、動作モードが長いときでも、内部昇圧電
源の電圧レベルの低下に起因する回路の誤動作を未然に
防止することができる。

【００６４】本発明の第２の半導体集積回路によれば、
電位制限回路による内部昇圧電源の電圧レベルの上昇制
限動作を信号線の電位が上昇したタイミングで行なうよ
うにしたので、昇圧信号線の立ち上げ速度を高速化で
き、また、無駄な電荷の消費の抑制により消費電力の低
減を図ることができる。

【００６５】本発明の第３の半導体集積回路によれば、
出力回路からデータを出力する際に、出力データの確定
前に昇圧電源を利用して出力トランジスタのゲートを昇
圧電圧レベルにするようにしたので、Ｈｉｇｈデータの
読出し速度の高速化を図ることができる。また、ＸＣＡ
Ｓ（又はＸＯＥ）の立ち下がりに同期して主昇圧電源発
生回路より昇圧電源に電荷を供給するようにしたので、
出力トランジスタのゲートを昇圧する際に危惧される昇
圧電源の電圧レベルの低下を未然に防止することができ
る。

【図面の簡単な説明】

【図１】第１実施例に係る昇圧電源発生回路の一部の構
成を示すブロック図である。

【図２】第２実施例に係る昇圧電源発生回路の一部の構
成を示すブロック図である。

【図３】第３実施例に係る昇圧電源発生回路の一部の構
成を示すブロック図である。

【図４】第３実施例に係るＸＲＡＳ信号及び制御信号の
タイミングチャート図である。

【図５】第４実施例に係る昇圧電源発生回路の一部の構
成を示すブロック図である。

【図６】第４実施例における制御回路への入力信号のタ
イミングチャート図である

【図７】第５実施例における昇圧電源発生回路の一部の
構成を示すブロック図である。

【図８】従来の昇圧電源発生回路全体の構成を示すブロ
ック図である。

【図９】従来の副昇圧電源発生回路の電気回路図であ
る。

【図１０】従来の電位制限回路の電気回路図である。

【図１１】従来の出力回路の電気回路図である。

【図１２】従来の昇圧回路の電気回路図である。

【図１３】第４実施例に係る昇圧回路の電気回路図であ
る。

【符号の説明】

１ レベル検知回路 ２ 発振回路 ３ 副昇圧電源発生回路 ４ 主昇圧電源発生回路 ５ 電位制限回路 ６ 昇圧電源 １１ 周波数切り換え回路 ８２ 昇圧回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−12864（ＪＰ，Ａ) 特開 平７−6582（ＪＰ，Ａ) 特開 平６−20471（ＪＰ，Ａ) 特開 平１−260848（ＪＰ，Ａ) 特開 昭60−83419（ＪＰ，Ａ) 特開 平５−266674（ＪＰ，Ａ) 特開 平７−65576（ＪＰ，Ａ) 特開 昭63−4491（ＪＰ，Ａ) 特開 平５−191256（ＪＰ，Ａ) 特開 平６−290587（ＪＰ，Ａ) 特開 平７−38410（ＪＰ，Ａ) 特開 平２−187987（ＪＰ，Ａ) 特開 平５−2883（ＪＰ，Ａ) 特開 平５−217373（ＪＰ，Ａ) 特開 昭61−29488（ＪＰ，Ａ) 特開 平４−102292（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/401 - 11/419

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 能動素子が配置される被制御回路部と、
   上記能動素子に信号線を介して接続される内部昇圧電源
   と、上記被制御回路部の能動素子の動作・待機を指令す
   る外部信号を受け上記内部昇圧電源に電荷を供給する昇
   圧電源発生回路とを備えた半導体集積回路において、 上記昇圧電源発生回路は、 上記外部信号に同期して動作し、上記外部信号が動作モ
   ードの時に上記内部昇圧電源に所定量の電荷を供給する
   少なくとも１つの主昇圧電源発生回路と、 発振信号を生成する発振回路と、 上記発振回路で生成された発振信号を受け、発振信号の
   周波数に応じた電荷量を上記内部昇圧電源に供給可能に
   構成された副昇圧電源発生回路と、 上記外部信号を受け、外部信号が動作モードの時には待
   機モードの時よりも電荷供給能力を高くするよう上記副
   昇圧電源発生回路の電荷供給能力を切換える供給能力切
   り換え手段とを備えたことを特徴とする半導体集積回
   路。
2. 【請求項２】 請求項１記載の半導体集積回路におい
   て、 上記発振回路は、第１周波数の発振信号と上記第１周波
   数よりも高い第２周波数の発振信号とを生成可能に構成
   されており、 上記供給能力切り換え手段は、上記外部信号を受け、外
   部信号が待機モードの時には上記第１周波数の発振信号
   を、外部信号が動作モードのときには上記第２周波数の
   発振信号を生成させるよう上記発振回路を制御する周波
   数切り換え回路により構成されていることを特徴とする
   半導体集積回路。
3. 【請求項３】 請求項２記載の半導体集積回路におい
   て、 上記発振回路は、第１周波数の発振信号を生成する第１
   発振回路と、上記第１周波数よりも高い第２周波数の発
   振信号を生成する第２発振回路とからなり、 上記供給能力切り換え手段は、上記外部信号を受け、外
   部信号が待機モードの時には上記第１発振回路の発振信
   号を、外部信号が動作モードのときには上記第２発振回
   路の発振信号をそれぞれ上記副昇圧電源発生回路に入力
   させるよう切換える周波数切り換え回路により構成され
   ていることを特徴とする半導体集積回路。
4. 【請求項４】 請求項１記載の半導体集積回路におい
   て、 上記副昇圧電源回路は、各々内部昇圧電源に電荷を供給
   するコンデンサを内臓しかつ各コンデンサの容量が異な
   る複数の副昇圧電源発生回路からなり、 上記供給能力切り換え手段は、上記外部信号を受けて、
   外部信号が待機モードのときには小さい容量のコンデン
   サを内臓する副昇圧電源発生回路により、外部信号が動
   作モードのときには大きい容量のコンデンサを内蔵する
   副昇圧電源回路により上記内部昇圧電源を昇圧させるよ
   う切換える切り換え回路であることを特徴とする半導体
   集積回路。
5. 【請求項５】 請求項１，２，３又は４記載の半導体集
   積回路において、上記被制御回路をＤＲＡＭ等の揮発性
   メモリ，又はＥＥＰＲＯＭ，強誘電体メモリ等の不揮発
   性メモリのうちのいずれか１つのメモリ装置とし、上記
   信号線を、上記メモリ装置のメモリセル部のワード線と
   することを特徴とする半導体集積回路。
6. 【請求項６】 能動素子が配置される被制御回路部と、
   上記能動素子に信号線を介して接続される内部昇圧電源
   と、上記被制御回路部の能動素子の動作・待機を指令す
   る外部信号を受け上記内部昇圧電源に電荷を供給する昇
   圧電源発生回路とを備えた半導体集積回路において、 上記昇圧電源発生回路は、 上記外部信号に同期して作動し、上記外部信号が動作モ
   ードの時に上記内部昇圧電源に所定量の電荷を供給する
   少なくとも１つの主昇圧電源発生回路と、 発振信号を生成する発振回路と、 上記発振回路で生成された発振信号を受け、発振信号の
   周波数に応じた電荷量を上記内部昇圧電源に供給可能に
   構成された副昇圧電源発生回路と、 上記内部昇圧電源の電荷を消費する上記被制御回路の上
   記 信号線を動作させた後に上記内部昇圧電源の電荷を引
   き抜きを開始することにより、内部昇圧電源の電位を設
   定レベル以下に制限する電位制限手段とを備えたことを
   特徴とする半導体集積回路。
7. 【請求項７】 請求項６記載の半導体集積回路におい
   て、 上記電位制限手段は、 出力側が上記内部昇圧電源に接続されて、動作モードの
   外部信号を受けたときに上記内部昇圧電源の電荷を引き
   抜くように構成された電位制限回路と、 上記外部信号が、待機モードから動作モードに変化して
   から上記被制御回路部の能動素子における電力消費によ
   り内部昇圧電源が低下するまでの時間が経過してから、
   動作モードの外部信号を上記電位制限回路に入力させる
   よう制御する制御回路とにより構成されていることを特
   徴とする半導体集積回路。
8. 【請求項８】 請求項１，２，３，４又は５記載の半導
   体集積回路において、 上記信号線の電位が上昇した後に上記内部昇圧電源の電
   荷を引き抜くことにより、内部昇圧電源の電位を設定レ
   ベル以下に制限する電位制限手段をさらに備えているこ
   とを特徴とする半導体集積回路。
9. 【請求項９】 能動素子が配置される被制御回路部と、
   上記能動素子に信号線を介して接続される内部昇圧電源
   と、上記被制御回路部からのデータの取出しを指令する
   外部信号を受け上記内部昇圧電源に電荷を供給する昇圧
   電源発生回路とを備えた半導体集積回路において、 上記昇圧電源発生回路は、 上記外部信号に応じて、上記被制御回路からのデータの
   出力動作を確定する出力確定信号を出力する制御回路
   と、 上記内部昇圧電源により制御されるトランジスタと出力
   データ信号に応じてデータを出力するトランジスタとを
   有し、上記制御回路からの出力確定信号を受けたとき
   に、上記内部昇圧電源により制御されるトランジスタの
   ゲートに上記内部昇圧電源からの電圧を供給し、上記出
   力データ信号に応じてデータを出力するトランジスタを
   用いて出力データを外部に出力するように構成された出
   力回路と、 出力側が上記内部昇圧電源及び上記出力回路に接続さ
   れ、上記出力確定信号を受けたときに、出力データが確
   定する前に、上記内部昇圧電源及び上記出力回路の上記
   トランジスタのゲートに電荷を供給する主昇圧電源発生
   回路とを備えたことを特徴とする半導体集積回路。
10. 【請求項１０】 請求項９記載の半導体集積回路におい
    て、 上記昇圧電源発生回路は、コラムアドレスストローブ信
    号（ＸＣＡＳ）またはアウトプットイネーブル信号（Ｘ
    ＯＥ）のＨレベルからＬレベルへの立ち下がりに同期し
    て動作し、内部昇圧電源に電荷を供給することを特徴と
    する半導体集積回路。
11. 【請求項１１】 請求項１０記載の半導体集積回路にお
    いて、 上記昇圧電源発生回路は、ライトイネーブル信号（ＸＷ
    Ｅ）がＨレベルの時に、ＸＣＡＳまたはＸＯＥのＨレベ
    ルからＬレベルへの立ち下がりに同期して動作し、内部
    昇圧電源に電荷を供給することを特徴とする半導体集積
    回路。