JP4565883B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体メモリにおける昇圧技術に関し、特に、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）における昇圧電圧の制御に適用して有効な技術に関するものである。

近年、クレジットカードや電話カードなどの機能を有するＩＣカードが普及しつつある。このＩＣカードは、磁気カードと同じような形状のカードにＣＰＵとメモリとが搭載されており、該ＣＰＵによってメモリのリード／ライトが管理され、暗号処理などをカードそれ自体に持たせ、高セキュリティ機能、および大記憶容量を有している。

また、ＩＣカードには、リーダライタなどの外部装置との情報伝達方式の１つとして、たとえば、該外部装置との間に機械的結合手段を有する接触タイプ、電波などの情報伝送媒体によって情報を伝達する非接触タイプ、ならびに接触／非接触兼用タイプ、いわゆるデュアルウェイタイプがある。

非接触タイプのＩＣカードでは、外部装置に近接させた際に、該外部装置から放射される電波を受け、ＩＣカード内に設けられたアンテナであるコイルに電磁誘導によって電流が流れ、該コイルの両端が接続された半導体集積回路装置に交流の電圧が印加されることによって電力供給が行われる。

半導体集積回路装置は、供給された交流電圧を整流回路によって直流電圧に変換した後、レギュレータを介して内部電源電圧Ｖｄｄを生成し、各モジュールにそれぞれ供給する。

ＩＣカードには、メモリとしてＥＥＰＲＯＭが広く用いられている。このＥＥＰＲＯＭは、電気的に消去／書き換えが可能なメモリであり、ＩＣカードに入出力されるデータを格納する。

ＥＥＰＲＯＭには、たとえば、チャージポンプ回路などからなる昇圧回路が設けられている。この昇圧回路は、レギュレータを介して供給された内部電源電圧から、データの書き込み動作時に用いられる書き込み電圧、および消去電圧などを生成する。

なお、この種の半導体メモリにおいては、ピーク電流を抑制するために時分割処理をするフラッシュメモリ（特許文献１参照）、および負荷容量に係わらず、昇圧速度を一定に制御するＥＥＰＲＯＭ（特許文献２参照）などがある。
特開２００２−１０９８９４号公報 国際公開 Ｗ０２−１９３４２号公報

ところが、上記のようなＩＣカードでは、次のような問題点があることが本発明者により見い出された。

非接触タイプなどのＩＣカードでは、外部装置から放射される電波を受けて電力が供給されるので、ＩＣカードにおける半導体集積回路装置が動作するか否かは、外部装置との通信距離に依存することになる。

この場合、半導体集積回路装置における負荷駆動能力は、通信距離の２乗に反比例することになり、通信距離が長くなると負荷駆動能力が大幅に低下してしまうことになる。たとえば、負荷駆動能力の下限近傍でＩＣカードが動作している際にＥＥＰＲＯＭの昇圧回路が動作すると、該昇圧回路の動作開始時のピーク電流が大きいために内部電源電圧Ｖｄｄの急激な電圧降下が生じてしまうことになり、ＩＣカードの誤動作などが生じてしまう恐れがある。

また、ＩＣカードを安定して動作させるためには、昇圧回路が動作した際にも急激な電圧降下が発生しない程度の充分な負荷駆動能力が必要である。前述したように負荷駆動能力は通信距離の２乗に反比例するので、充分な負荷駆動能力を得るために、ＩＣカードの通信距離が短くなってしまうという問題がある。

図１１は、本発明者が検討したＩＣカードにおける動作タイミングチャートである。

図において、上方から下方にかけて、外部装置から供給される電波、レギュレータから出力される内部動作電圧Ｖｄｄ、ＥＥＰＲＯＭの昇圧回路に入力される昇圧開始信号、昇圧回路が生成する昇圧電圧、およびリセット信号の信号タイミングをそれぞれ示している。

まず、外部装置から電波を受けると、レギュレータから内部電源電圧Ｖｄｄが出力される。その後、ＥＥＰＲＯＭの制御回路から昇圧回路に対して昇圧開始信号が出力されると、昇圧回路は、消去動作時に用いられる消去電圧（たとえば、−８．５Ｖ程度）を生成する。昇圧回路は、一般にチャージポンプ回路などからなる。

この時、充分な負荷駆動能力が得られない通信距離では、昇圧回路におけるポンピングキャパシタを駆動させる際のピーク電流が大きいために内部電源電圧Ｖｄｄが電圧降下してしまう。

それによって、内部電源電圧Ｖｄｄがリセット信号出力電圧以下となった場合、半導体集積回路装置にリセット信号が出力されてしまい、誤動作などが生じてしまうことになる。

本発明の目的は、ＥＥＰＲＯＭに設けられた昇圧回路の動作時におけるピーク電流を低減することにより、ＩＣカードにおける通信距離を拡大し、安定した通信を行うことのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体集積回路装置は、複数の不揮発性メモリセルを有するメモリアレイと、該不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部とを有し、該電圧生成部は、第１のクロック信号、および該第１のクロック信号よりも高い周波数の第２のクロック信号を生成し、選択して出力するクロック信号制御部と、該クロック信号制御部から出力された第１のクロック信号、および第２のクロック信号を用いてポンピング動作による昇圧を行い、所定の電圧を生成するチャージポンプ回路とを備え、クロック信号制御部は、チャージポンプ回路に対して第１のクロック信号を出力した後、第２のクロック信号を出力し、チャージポンプ回路は、クロック信号制御部から出力された第１のクロック信号による昇圧動作の後、第２のクロック信号による昇圧動作を行い、不揮発性メモリセルに供給する所定の電圧を生成するものである。

また、本願のその他の発明の概要を簡単に示す。

本発明による半導体集積回路装置は、前記クロック信号制御部が、前第１のクロック信号を所定の時間出力した後、第２のクロック信号を出力するものである。

また、本発明による半導体集積回路装置は、前記クロック信号制御部は、チャージポンプ回路の昇圧動作時において、チャージポンプの出力する電圧が、任意の電圧値まで昇圧されるまで前第１のクロック信号を出力した後、所定の電圧が規定電圧値になるまで前記第２のクロック信号を出力するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）電圧生成部が動作した際の電流ピークを低減することができるので、半導体集積回路装置における消費電流のピークを小さくすることができる。

（２）上記（１）により、本発明の半導体集積回路装置を用いてＩＣカードを構成することにより、電波などの情報伝送媒体によって情報を伝達する際に該ＩＣカードの通信距離を大きくする、もしくはＩＣカードの動作を安定させることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態によるＩＣカードのブロック図、図２は、図１のＩＣカードに設けられた半導体集積回路装置のブロック図、図３は、図２の半導体集積回路装置に設けられたＥＥＰＲＯＭにおける消去時、および書き込み時のメモリセルに印加される各部の電圧関係を示した説明図、図４は、図２のＥＥＰＲＯＭに設けられた昇圧回路の一例を示すブロック図、図５は、図４の昇圧回路における各部の動作波形を示すタイミングチャート、図６は、図４の昇圧回路における消去／書き込み動作時の選択クロック信号と昇圧電圧との動作波形をそれぞれ示した説明図、図７は、本発明者が検討した高速クロック信号を用いた昇圧回路と本発明による昇圧回路との昇圧電流／クロック信号の関係を示すシミュレーション図、図８は、図２のＥＥＰＲＯＭに設けられた昇圧回路の他の例を示すブロック図、図９は、図８の昇圧回路における各部の動作波形を示すタイミングチャートである。

本実施の形態において、ＩＣカード１は、電波などの情報伝送媒体によって情報を伝達する非接触タイプからなる。ＩＣカード１は、磁気カードと同じような形状のプラスティックカードに半導体集積回路装置２が埋め込まれている。

半導体集積回路装置２の接続端子ＬＡ，ＬＢには、図１に示すように、プラスティックカードの外周部近傍に埋め込まれたアンテナとなるコイル３が接続されている。このコイル３は、ＩＣカード１の動作時に、カード端末機からの電波を受け、電力供給や情報通信などを行う。

半導体集積回路装置２は、図１に示すように、ＲＦ部アナログ回路４、およびマイコン部５から構成されている。ＲＦ部アナログ回路４は、整流回路６、レギュレータ７、基準電圧回路８、受信回路９、送信回路１０、ならびに検出回路１１からなる。マイコン部５は、ＣＰＵ１２、ＲＯＭ１３、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１４、およびＥＥＰＲＯＭ１５から構成されている。

整流回路６は、コイル３の両端部がそれぞれ接続されている。整流回路６は、リーダライタなどの外部装置ＲＷから放射される電波を受け、コイル３に電磁誘導によって電流が流れ、該コイル３の両端発生した交流電圧を整流し、直流電圧に変換する。

レギュレータ７には、整流回路６が接続されており、該整流回路６が整流した直流電圧を安定化し、内部電源電圧Ｖｄｄを生成する。基準電圧回路８は、たとえば、バンドギャップ回路からなり、レギュレータ７に用いられる基準電圧Ｖｒｅｆを生成する。

受信回路９は、コイル３が受信した搬送波の振幅を入力ディジタル信号に対応させて変化させたＡＳＫ（Ａｍｐｌｉｔｕｄｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ：振幅シフトキーイング）信号のデータを復調してＣＰＵ１２に出力する。

送信回路１０は、ＣＰＵ１２から出力されたデータをＡＳＫ変調し、コイル３から送信する。検出回路１１は、搬送波の周波数、内部電源電圧Ｖｄｄの電圧レベル、ＩＣカード１内の温度などを検出し、異常の際にＣＰＵ１２にリセット信号を出力し、該ＣＰＵ１２をリセットさせる。

マイコン部５において、ＣＰＵ１２、ＲＯＭ１３、ＲＡＭ１４、およびＥＥＰＲＯＭ１５は、内部バスＢにより相互にそれぞれ接続されている。ＣＰＵ１２は、ＲＯＭ１３に格納されたプログラムに基づいてＩＣカード１におけるすべての制御を司る。

ＲＯＭ１３は読み出し専用メモリであり、ＩＣカード１の制御プログラムなどが格納されている。ＲＡＭ１４は揮発性メモリからなり、ＩＣカード１の接触動作時に該ＩＣカード１から入出力されるデータを一時的に格納する。

ＥＥＰＲＯＭ１５は電気的に消去／書き換えが可能なメモリであり、外部装置ＲＷとの間での通信を暗号化するために暗号化鍵や金融決済情報など、またＲＡＭ１４に一時的に格納されたデータなどを格納する。

図２は、ＥＥＰＲＯＭ１５の構成を示すブロック図である。

ＥＥＰＲＯＭ１５は、メモリセルアレイ１６、制御回路１７、メモリゲートドライバ１８、センスラッチ１９、入出力回路２０、ウェルデコーダ２１、および昇圧回路（電圧生成部）２２から構成されている。

メモリセルアレイ１６は、複数のウェルからなり、各々のウェルには、２ビットのデータを記憶する不揮発性のメモリセル（不揮発性メモリセル）ＭＳがマトリクス状に任意のバイト（たとえば、１２８バイト）数配置された構成からなる。

制御回路１７は、ＣＰＵ１２から出力される制御信号に基づいて、メモリゲートドライバ１８、センスラッチ１９ならびに昇圧回路２２の制御を行うとともに、入出力回路２０を介してデータを入出力する。

メモリゲートドライバ１８は、制御回路１７の制御に基づいて、任意のワード線を選択し、消去／書き込み／読み出し動作時に必要な任意の電圧を印加する。センスラッチ１９は、制御回路１７の制御に基づいてソース線、データ線の読み出し信号を増幅、およびラッチする。

入出力回路２０は、制御回路１７から入出力されるデータを一時的に格納するバッファ回路を有する。ウェルデコーダ２１は、複数のウェルＷ０〜Ｗｎのうち、任意のウェルを選択し、該選択したウェルに構成されているそれぞれのメモリセルＭＳにウェル電圧を供給する。

昇圧回路２２は、メモリセルＭＳへの消去／書き込みなどに必要な負の高電圧（たとえば、約−８．５Ｖ程度、約−１０．７Ｖ程度など）である昇圧電圧を発生させる。

図３は、消去時、および書き込み時におけるメモリセルＭＳに印加される各部の電圧関係を示した説明図である。

消去時には、図３（ａ）に示すように、消去対象となるメモリセルを含む選択されたウェルには１．５Ｖが印加され、消去対象となるメモリセルＭＳのメモリゲートに約−８．５Ｖ程度の電圧が印加され、消去対象とされないメモリセルのメモリゲートには１．５Ｖ程度の電圧が印加され、ソースＳ（ソース線）、およびドレインＤ（データ線）に約１．５Ｖ程度（内部電源電圧Ｖｄｄ）が印加される。この時、選択されていないウェルには、約−８．５Ｖ程度のウェル電圧、ソースＳ（ソース線）、およびドレインＤ（データ線）に約１．５Ｖ程度（内部電源電圧Ｖｄｄ）が印加されている。

また、書き込み時には、図３（ｂ）に示すように、書き込み対象となるメモリセルＭＳのメモリゲートには、約１．５Ｖ程度（内部電源電圧Ｖｄｄ）が印加され、書き込み対象とされないメモリセルＭＳのメモリゲートには−１０．７Ｖ程度の電圧が印加され、ソースＳ（ソース線）、およびドレインＤ（データ線）に約−１０．７Ｖ程度がそれぞれ印加されており、書き込み対象となるメモリセルＭＳを含む選択されたウェル、および選択されていないウェルの両方には、約−１０．７Ｖ程度のウェル電圧が印加されている。

このように電圧を印加することで、消去時にはメモリセルＭＳの電荷蓄積領域から電荷がウェルに放出され、メモリセルＭＳのしきい値電圧を下げることができ、書き込み時にはメモリセルＭＳのウェルから電荷蓄積領域に電荷が注入され、メモリセルＭＳのしきい値電圧を上げることができる。書き込みと消去の関係はメモリセルのしきい値電圧をどの様に遷移させるかについての定義であり、図３の説明とは書き込みと消去の関係が逆であっても何ら問題ではない。さらには電荷蓄積層からの電荷の放出、および電荷蓄積層への電荷の注入をウェルとの間で行うのではなく、メモリゲートとの間で行うものであっても問題ではない。

図４は、昇圧回路２２における構成の一例を示す説明図である。

昇圧回路２２は、ＥＥＰＲＯＭ１５のデータ書き込み動作において、メモリセルＭＳの消去電圧、および書き込み電圧の印加を２つの電圧レベルに分けて供給する。

昇圧回路２２は、ライトステートマシーン（制御回路）２３、発振器（クロック信号制御部）２４、否定論理積回路（クロック信号制御部、クロック選択部）２５，２６、チャージポンプ（チャージポンプ回路）２７、スイッチ２８、複数の抵抗（クロック停止検出部）２９、および比較器（クロック停止検出部）３０から構成されている。

ライトステートマシーン２３は、制御回路１７の制御に基づいて昇圧回路２２が昇圧する昇圧電圧の制御を行う。このライトステートマシーン２３からは、消去／書き込み制御信号Ｅ／Ｗ、低速クロック制御信号ＣＬ、高速クロック制御信号ＣＨ、および発振制御信号ＣＣＳを出力する。

発振器２４には、発振制御信号ＣＣＳが入力されるように接続されており、該発振器２４は、発振制御信号ＣＣＳに応じて低速クロック信号（第１のクロック信号）、および該低速クロック信号よりも高い周波数の高速クロック信号（第２のクロック信号）を出力する。

否定論理積回路２５，２６には、３つの入力部が設けられている。否定論理積回路２５のある１つの入力部には、低速クロック制御信号ＣＬが入力されるように接続されており、該否定論理積回路２５の他の１つの入力部には、発振器２４が生成した低速クロック信号が入力されるように接続されている。

否定論理積回路２６の２つの入力部には、高速クロック制御信号ＣＨ、および発振器２４が生成した高速クロック信号がそれぞれ入力されるように接続されている。そして、否定論理積回路２５，２６の残りの１つの入力部には、比較器３０から出力された比較結果が入力されるようにそれぞれ接続されている。

否定論理積回路２５，２６の出力部には、チャージポンプ２７の入力部が接続されており、該チャージポンプ２７は、否定論理積回路２５，２６を介して入力された低速クロック信号、または高速クロック信号のいずれかを用いてチャージポンプ動作によって昇圧電圧（約−８．５Ｖ程度、約−１０．７Ｖ程度など）を生成する。

複数の抵抗２９は、直列接続されており、それら抵抗２９の任意の接続部にスイッチ２８の一方、および他方の接続部がそれぞれ接続されている。スイッチ２８の共通接続部には、内部電源電圧Ｖｄｄが接続されている。

スイッチ２８は、ライトステートマシーン２３から出力される消去／書き込み制御信号Ｅ／Ｗに基づいて、消去動作時と書き込み動作時とにおいて内部電源電圧Ｖｄｄの出力先をそれぞれ切り替える。消去／書き込み制御信号Ｅ／Ｗは、消去動作時に、たとえば、Ｌｏレベルとなり、書き込み動作時には、Ｈｉレベルとなる。

直列接続された抵抗２９の一方の最終端には、チャージポンプ２５の出力部が接続されており、直列接続された抵抗２９の任意の接続部には、比較器３０の負（−）側入力端子が接続されている。

比較器３０の正（＋）側入力端子には、基準電圧回路８が生成した基準電圧Ｖｒｅｆが入力されるように接続されている。比較器３０は、複数の抵抗２９によって分圧された比較用電圧と基準電圧Ｖｒｅｆとを比較し、その比較結果に基づいてクロック停止信号ＣＬＫＳＴＯＰを出力する。

次に、本実施の形態による昇圧回路２２の動作について説明する。

図５は、昇圧回路２２における各部の動作波形を示すタイミングチャートである。

図５においては、上方から下方にかけて、ライトステートマシーン２３から出力される発振制御信号ＣＣＳ、ライトステートマシーン２３から出力される消去／書き込み制御信号Ｅ／Ｗ、ライトステートマシーン２３から出力される低速クロック制御信号ＣＬ、高速クロック制御信号ＣＨ、発振器２４からそれぞれ出力される低速クロック信号、高速クロック信号、比較器３０から出力されるクロック停止信号ＣＬＫＳＴＯＰ、チャージポンプ２７に入力される選択クロック信号ＣＬＫＰＵＭＰ、昇圧回路２２の消費電流Ｉｐｐ、および昇圧回路２２から出力される昇圧電圧Ｖｐｐにおける波形タイミングをそれぞれ示している。

まず、消去動作において、ライトステートマシーン２３からは、Ｌｏレベルの発振制御信号ＣＣＳ、Ｌｏレベルの消去／書き込み制御信号Ｅ／Ｗ、Ｈｉレベルの低速クロック制御信号ＣＬ、Ｌｏレベルの高速クロック信号がそれぞれ出力される。

発振器２４は、Ｌｏレベルの発振制御信号ＣＣＳを受けて、低速クロック信号、および高速クロック信号の生成を開始し、それぞれ出力する。また、スイッチ２８は、Ｌｏレベルの消去／書き込み制御信号Ｅ／Ｗに基づいて、所定の切り替えを行い、消去動作時の比較用電圧を生成するように内部電源電圧Ｖｄｄの出力先を切り替える。

また、否定論理積回路２５には、Ｈｉレベルの低速クロック制御信号ＣＬが入力され、否定論理積回路２６には、Ｌｏレベルの高速クロック制御信号ＣＨが入力されているので、高速クロック信号の出力は停止され、否定論理積回路２５を介して低速クロック信号のみが、選択クロック信号ＣＬＫＰＵＭＰとしてチャージポンプ２７の入力部に入力される。

チャージポンプ２７は、この低速クロック信号の選択クロック信号ＣＬＫＰＵＭＰを受けて昇圧動作を開始する。チャージポンプ２７は、静電容量にチャージするために動作開始直後に消費電流がピークとなり、その後、チャージが進むにつれて徐々に消費電流が小さくなる。

その後、ある期間（たとえば、Ｈｉレベルの低速クロック制御信号ＣＬが出力されてから約３０μｓ程度）経過すると、ライトステートマシーン２３は、低速クロック制御信号ＣＬをＬｏレベルに遷移させるとともに、高速クロック制御信号ＣＨをＬｏレベルからＨｉレベルに遷移させる。

これによって、低速クロック信号は出力が停止となり、高速クロック信号が選択クロック信号ＣＬＫＰＵＭＰとしてチャージポンプ２７の入力部に入力される。高速クロック信号による昇圧動作の開始直後に、再び、チャージポンプ２７の消費電流はピークとなり、その後徐々に消費電流が小さくなる。

チャージポンプ２７から出力される昇圧電圧Ｖｐｐが消去電圧である約−８．５Ｖ程度まで昇圧すると、比較器３０は、Ｌｏレベルのクロック停止信号ＣＬＫＳＴＯＰを出力する。

Ｌｏレベルのクロック停止信号ＣＬＫＳＴＯＰを受けて、否定論理積回路２５，２６は、クロック信号の出力を停止し、チャージポンプ２７の動作が停止する。また、昇圧電圧Ｖｐｐが電圧低下すると、比較器３０再びＨｉレベルのクロック停止信号ＣＬＫＳＴＯＰを出力し、チャージポンプ２７を動作させるように制御し、昇圧電圧Ｖｐｐを一定の電圧レベルに保持させる。

メモリセルの消去動作が完了した後、チャージポンプ２７の出力する昇圧電圧Ｖｐｐを印加する先を切り替えるために、一旦チャージポンプの動作が停止され、その後書き込み動作のために再度チャージポンプ２７が動作を開始する。

また、書き込み動作において、チャージポンプ２７の動作は前述した消去動作時と同様であり、異なる点は、チャージポンプの生成する昇圧電圧Ｖｐｐが、約−１０．７Ｖ程度となっていることである。

この場合も、チャージポンプ２７は、低速クロック信号の選択クロック信号ＣＬＫＰＵＭＰを受けて昇圧動作を開始し、その後、ある期間（たとえば、Ｈｉレベルの低速クロック制御信号ＣＬが出力されてから約３０μｓ程度）経過すると、ライトステートマシーン２３の制御によって、高速クロック信号が選択クロック信号ＣＬＫＰＵＭＰとしてチャージポンプ２７の入力部に入力されることになる。

よって、チャージポンプ２７は、低速クロック信号が入力された直後と高速クロック信号が入力された直後とにそれぞれ２回の消費電流ピークが現れることになる。

図６は、昇圧回路２２における消去動作時、および書き込み動作時の選択クロック信号ＣＬＫＰＵＭＰと昇圧電圧Ｖｐｐとの動作波形をそれぞれ示した説明図である。

消去、または書き込み動作時において、最初に、チャージポンプ２７には、低速クロック信号の選択クロック信号ＣＬＫＰＵＭＰが入力される。低速クロック信号のみで昇圧電圧Ｖｐｐを生成することによって消費電流のピークは小さくできるが、昇圧電圧Ｖｐｐの立ち下がり時間ｔｆが大きくなってしまうことになる。

よって、ある期間（立ち下がり時間ｔｆの１／３程度）が経過した後、低速クロック信号よりも高い周波数とした高速クロック信号を選択し、選択クロック信号ＣＬＫＰＵＭＰとしてチャージポンプ２７に入力させて昇圧動作を行うことによって、低速クロック信号のみで昇圧電圧を生成する場合に比べて、昇圧電圧の最終到達電圧までの時間を短縮させる。これによって、チャージポンプ回路２７の消費電流のピークを抑えながら昇圧電圧Ｖｐｐの立ち下がり時間ｔｆを短縮することができる。

図７は、昇圧電流、およびクロック信号の関係を示すシミュレーション図である。

図７において、上方は、本発明者が検討した高速クロック信号のみで昇圧電圧を生成する昇圧回路による消費電流とクロック信号と関係をそれぞれ示しており、下方には、本発明における高速／低速クロック信号の切り替えによって昇圧電圧を生成する昇圧回路２２の消費電流とクロック信号との関係を示すシミュレーション図である。

図示するように、高速クロック信号のみで昇圧を行った場合には、昇圧電圧が−１０．７Ｖに到達するまでの時間が１３０μｓ、昇圧回路２２による到達時間１７０μｓに比べて短縮化されることになる。

一方、消費電流のピークでは、高速クロック信号のみで昇圧を行った場合には１０００μＡ程度となり、昇圧回路２２の消費電流のピークである７００μＡ程度に比べて大幅に大きくなっていることが分かる。

このように、低速／高速クロック信号により昇圧を行う昇圧回路２２によって、ピークの消費電流を大幅に抑えながら、立ち下がり時間の大幅な長時間化を防止することを可能としている。

図８は、昇圧回路２２における構成の他の例を示す説明図である。

図示する昇圧回路２２は、昇圧電圧の電圧値によってチャージポンプ２７に入力されるクロック信号が切り替えられる。ここでは、たとえば、昇圧電圧が、−４Ｖ程度になると低速クロック信号から高速クロック信号に切り替えられる。

昇圧回路２２は、図４に示すライトステートマシーン２３、発振器２４、否定論理積回路２５，２６、チャージポンプ２７、スイッチ２８、複数の抵抗２９、および比較器３０からなる構成に、比較器（電圧検出部）３０ａと複数の抵抗（電圧検出部）２９ａとが新たに追加された構成となっている。

複数の抵抗２９ａは、内部電源電圧Ｖｄｄとチャージポンプ２７が生成する昇圧電圧Ｖｐｐとの間に直列接続されている。比較器３０ａの正（＋）側入力端子には、基準電圧回路８が生成した基準電圧Ｖｒｅｆが入力されるように接続されており、該比較器３０の負（−）側入力端子には、直列接続された抵抗２９ａの任意の接続部が接続されており、これら抵抗２９ａによって分圧された電圧が入力される。

そして、比較器３０ａの出力部から出力される−４Ｖ検出信号ＫＳがライトステートマシーン２３に入力されるように接続されている。比較器３０ａは、基準電圧Ｖｒｅｆと抵抗２９ａによって分圧された電圧とを比較し、チャージポンプ２７から出力される昇圧電圧Ｖｐｐが約−４Ｖ程度になると、−４Ｖ検出信号ＫＳを出力する。また、その他の接続構成については、図４と同様であるので、説明は省略する。

図９は、図８の昇圧回路２２における各部の動作波形を示すタイミングチャートである。

図９においては、上方から下方にかけて、発振制御信号ＣＣＳ、比較器３０ａから出力される−４Ｖ検出信号ＫＳ、消去／書き込み制御信号Ｅ／Ｗ、低速クロック制御信号ＣＬ、高速クロック制御信号ＣＨ、低速クロック信号、高速クロック信号、クロック停止信号ＣＬＫＳＴＯＰ、選択クロック信号ＣＬＫＰＵＭＰ、消費電流Ｉｐｐ、および昇圧電圧Ｖｐｐにおける波形タイミングをそれぞれ示している。

まず、消去動作では、ライトステートマシーン２３から、Ｌｏレベルの発振制御信号ＣＣＳ、Ｌｏレベルの消去／書き込み制御信号Ｅ／Ｗ、Ｈｉレベルの低速クロック制御信号ＣＬ、Ｌｏレベルの高速クロック信号がそれぞれ出力される。

発振器２４は、Ｌｏレベルの発振制御信号ＣＣＳを受けて、低速クロック信号、および高速クロック信号を生成してそれぞれ出力する。スイッチ２８は、Ｌｏレベルの消去／書き込み制御信号Ｅ／Ｗに基づいて、所定の切り替えを行い、消去動作時の比較用電圧を生成するように内部電源電圧Ｖｄｄの出力先を切り替える。

否定論理積回路２５には、Ｈｉレベルの低速クロック制御信号ＣＬが入力され、否定論理積回路２６には、Ｌｏレベルの高速クロック制御信号ＣＨが入力されているので、高速クロック信号の出力は停止しており、否定論理積回路２５を介して低速クロック信号のみが選択クロック信号ＣＬＫＰＵＭＰとしてチャージポンプ２７の入力部に入力される。

チャージポンプ２７は、低速クロック信号の選択クロック信号ＣＬＫＰＵＭＰを受けて昇圧動作を開始する。電流Ｉｐｐにおいては、チャージポンプ２７が静電容量にチャージする動作開始直後にピーク電流となり、その後、チャージが進むにつれて徐々に電流が小さくなる。

その後、昇圧が進み、昇圧電圧Ｖｐｐが約−４Ｖ程度になると、比較器３０ａは、Ｌｏレベルの−４Ｖ検出信号ＫＳをライトステートマシーン２３に対して出力する。ライトステートマシーン２３は、Ｌｏレベルの−４Ｖ検出信号ＫＳを受けて、低速クロック制御信号ＣＬをＬｏレベルに遷移させるとともに、高速クロック制御信号ＣＨをＬｏレベルからＨｉレベルに遷移させる。

よって、低速クロック信号は出力が停止となり、高速クロック信号が選択クロック信号ＣＬＫＰＵＭＰとしてチャージポンプ２７の入力部に入力される。チャージポンプ２７は、高速クロック信号によって昇圧動作を開始する。この高速クロック信号による昇圧動作の開始直後にピーク電流が流れ、その後徐々に消費電流が小さくなる。

チャージポンプ２７から出力される昇圧電圧Ｖｐｐが消去電圧である約−８．５Ｖ程度まで昇圧されると、比較器３０は、Ｌｏレベルのクロック停止信号ＣＬＫＳＴＯＰを出力する。

Ｌｏレベルのクロック停止信号ＣＬＫＳＴＯＰを受けて、否定論理積回路２５，２６は、クロック信号の出力を停止し、チャージポンプ２７の動作を停止させる。また、昇圧電圧Ｖｐｐの電圧が低下すると、比較器３０が再びＨｉレベルのクロック停止信号ＣＬＫＳＴＯＰを出力し、チャージポンプ２７を動作させるように制御し、昇圧電圧Ｖｐｐを一定の電圧レベルに保持させる。

また、書き込み動作においては前述した消去動作時と同様であり、異なる点は、チャージポンプの生成する昇圧電圧Ｖｐｐが、約−１０．７Ｖ程度となっていることである。

この場合も、チャージポンプ２７は、低速クロック信号の選択クロック信号ＣＬＫＰＵＭＰを受けて昇圧動作を開始し、その後、昇圧電圧Ｖｐｐが約−４Ｖ程度になると、比較器３０ａから−４Ｖ検出信号ＫＳが出力され、その信号を受けたライトステートマシーン２３の制御によって、高速クロック信号が選択クロック信号ＣＬＫＰＵＭＰとしてチャージポンプ２７の入力部に入力されることになる。

よって、消費電流のピークを抑えながら昇圧電圧Ｖｐｐの立ち下がり時間を短縮することができる。

それにより、本実施の形態によれば、昇圧回路２２の動作時における電流ピークを大幅に低減することができるので、ＩＣカード１の通信を安定化することができるとともに該ＩＣカード１の通信距離を伸ばすことができる。

また、本実施の形態では、非接触タイプのＩＣカード１について記載したが、ＩＣカード１ａは、たとえば、接触と非接触とを兼用した、いわゆるデュアルタイプのＩＣカードであってもよい。

図１０は、デュアルタイプのＩＣカード１ａの構成を示す説明図である。

ＩＣカード１ａは、磁気カードと同じような形状のプラスティックカードに半導体集積回路装置２ａが埋め込まれており、プラスティックカードの外周部近傍には、アンテナとなるコイル３が埋め込まれている。このコイル３の両端は、半導体集積回路装置２の接続端子ＬＡ，ＬＢ（図２）に接続されている。

コイル３は、ＩＣカード１の非接触動作時に、カード端末機からの電波を受け、電力供給や情報通信などを行う。プラスティックカードの表面には、半導体集積回路装置３の複数の外部端子が露出して設けられている。

外部端子は、外部クロック信号が供給されるクロック端子、電源電圧ＶＣＣが供給される電源電圧端子、リセット信号が入力されるリセット端子、基準電位ＶＳＳが接続されるグランド端子、およびデータが入出力される２つの入出力端子などが設けられている。これら外部端子は、ＩＣカード１が接触動作時にカード端末機の外部端子と機械的に接触することにより、電力供給や情報通信などが行われる。

半導体集積回路装置２は、ＲＦ部アナログ回路４ａ、マイコン部５から構成されている。ＲＦ部アナログ回路４ａは、整流回路６、非接触レギュレータ７ａ、非接触レギュレータ７ｂ、基準電圧回路８、受信回路９、送信回路１０、検出回路１１、電圧検出回路３１、接触／非接触検出回路３２、および切り替えスイッチ３３，３４からなる。マイコン部５は、ＣＰＵ１２、ＲＯＭ１３、ＲＡＭ１４、およびＥＥＰＲＯＭ１５から構成されている。

また、マイコン部５は、ＣＰＵ１２、ＲＯＭ１３、ＲＡＭ１４、およびＥＥＰＲＯＭ１５から構成されている。

整流回路６は、コイル３の両端部がそれぞれ接続されている。整流回路６は、リーダライタなどの外部装置ＲＷから発射される電波を受け、コイル３に電磁誘導によって電流が流れ、該コイル３の両端発生した交流電圧を整流し、直流電圧に変換する。

非接触レギュレータ７ａには、整流回路６が接続されており、該整流回路６が整流した直流電圧を安定化し、内部電源電圧Ｖｄｄを生成する。レギュレータ７ｂは、ＩＣカード１ａが接触動作時に電源電圧端子から供給される電源電圧ＶＣＣから内部電源電圧Ｖｄｄを生成する。

基準電圧回路８は、バンドギャップ回路などからなり、内部電源電圧Ｖｄｄから基準電圧Ｖｒｅｆを生成し、非接触レギュレータ７ａ、レギュレータ７ｂ、および電圧検出回路３１にそれぞれ供給する。

受信回路９は、コイル３が受信した搬送波の振幅を入力ディジタル信号に対応させて変化させたＡＳＫ信号のデータを復調してＲＡＭ１４に出力する。送信回路１９は、ＲＡＭ１４から出力されたデータをＡＳＫ変調し、コイル３から送信する。

検出回路１１は、搬送波の周波数、内部電源電圧Ｖｄｄの電圧レベル、ＩＣカード１ａ内の温度、電源電圧端子を介して供給される電源電圧ＶＣＣのグリッジ、および光などを検出し、異常の際にＣＰＵ１２にリセット信号を出力する。

接触／非接触検出回路３２は、ＩＣカード１ａの動作時において、コイル３に電圧があるか否かを検出することによって接触動作か非接触動作かを判定し、非接触レギュレータ７ａ、レギュレータ７ｂ、受信回路９、および送信回路１０などを制御するとともに、ＩＣカード１ａが非接触動作時には電源電圧端子を電気的に切断するように切り替えスイッチ３３，３４を切り替える。

電圧検出回路３１は、電源電圧端子を介して供給された電源電圧ＶＣＣの電圧レベルを判定し、あるレベルになるとＣＰＵ１２に対してリセット信号を出力する。

また、マイコン部５において、ＣＰＵ１２、ＲＯＭ１３、ＲＡＭ１４、およびＥＥＰＲＯＭ１５は、内部バスＢにより相互にそれぞれ接続されている。ＣＰＵ１２は、ＲＯＭ１３に格納されたプログラムに基づいてＩＣカード１ａにおけるすべての制御を司る。ＲＯＭ１３は読み出し専用メモリであり、ＩＣカード１ａの制御プログラムなどが格納されている。

ＲＡＭ１４は揮発性メモリからなり、ＩＣカード１ａの接触動作時に該ＩＣカード１ａから入出力されるデータを一時的に格納する。ＥＥＰＲＯＭ１５は電気的に消去／書き換えが可能なメモリであり、ＲＡＭ１４に一時的に格納されたデータなどを格納する。

このＩＣカード１ａにおいても、ＥＥＰＲＯＭ１５には、図４、または図８に示す昇圧回路２２が備えられた構成なっている。

それによって、ＩＣカード１ａが非接触で動作した際に、昇圧回路２２の動作時における電流ピークを大幅に低減することができるので、ＩＣカード１ａの通信を安定化、および該ＩＣカード１の通信の長距離化を実現することができる。

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、半導体集積回路装置２ａ（図１０）の構成要素としてＲＯＭ１３に替えて、ＥＥＰＲＯＭ１５とは別の不揮発性メモリを有するものであってもよい。その場合は別の不揮発性メモリについても本願の昇圧回路と同様の制御を行うようにすることができる。

さらには、プラスティックカードに半導体集積回路装置２ａが埋め込まれているだけでなく、別の半導体集積回路装置が共に埋め込まれ、もしくは半導体集積回路装置２ａと別の半導体集積回路装置とが１のパッケージとして封入されるようなものであってもよい。別の半導体集積回路装置としては別の不揮発性メモリが考えられる。

本発明の半導体集積回路装置は、ポンピング回路を用いた昇圧回路における電流ピークを低減する技術に適している。

本発明の一実施の形態によるＩＣカードのブロック図である。 図１のＩＣカードに設けられた半導体集積回路装置のブロック図である。 図２の半導体集積回路装置に設けられたＥＥＰＲＯＭにおける消去時、および書き込み時のメモリセルに印加される各部の電圧関係を示した説明図である。 図２のＥＥＰＲＯＭに設けられた昇圧回路の一例を示すブロック図である。 図４の昇圧回路における各部の動作波形を示すタイミングチャートである。 図４の昇圧回路における消去／書き込み動作時の選択クロック信号と昇圧電圧との動作波形をそれぞれ示した説明図である。 本発明者が検討した高速クロック信号を用いた昇圧回路と本発明による昇圧回路との昇圧電流／クロック信号の関係を示すシミュレーション図である。 図２のＥＥＰＲＯＭに設けられた昇圧回路の他の例を示すブロック図である。 図８の昇圧回路における各部の動作波形を示すタイミングチャートである。 本発明の他の実施の形態によるＩＣカードのブロック図である。 本発明者が検討したＩＣカードの各部における動作タイミングチャートである。

符号の説明

１ ＩＣカード
２ 半導体集積回路装置
３ コイル
４ ＲＦ部アナログ回路
５ マイコン部
６ 整流回路
７ レギュレータ
８ 基準電圧回路
９ 受信回路
１０ 送信回路
１１ 検出回路
１２ ＣＰＵ
１３ ＲＯＭ
１４ ＲＡＭ
１５ ＥＥＰＲＯＭ
１６ メモリセルアレイ
１７ 制御回路
１８ メモリゲートドライバ
１９ センスラッチ
２０ 入出力回路
２１ ウェルデコーダ
２２ 昇圧回路（電圧生成部）
２３ ライトステートマシーン（制御回路）
２４ 発振器（クロック信号制御部）
２５ 否定論理積回路（クロック信号制御部、クロック選択部）
２６ 否定論理積回路（クロック信号制御部、クロック選択部）
２７ チャージポンプ（チャージポンプ回路）
２８ スイッチ
２９ 抵抗（クロック停止検出部）
２９ａ 抵抗（電圧検出部）
３０ 比較器（クロック停止検出部）
３０ａ 比較器（電圧検出部）
ＬＡ，ＬＢ 接続端子
ＭＳ メモリセル（不揮発性メモリセル）
Ｗ０〜Ｗｎ ウェル
Ｅ／Ｗ 消去／書き込み制御信号
ＣＬ 低速クロック制御信号
ＣＨ 高速クロック制御信号
ＣＣＳ 発振制御信号
ＣＬＫＳＴＯＰ クロック停止信号
ＣＬＫＰＵＭＰ 選択クロック信号
ＫＳ −４Ｖ検出信号
Ｖｄｄ 内部電源電圧
Ｖｒｅｆ 基準電圧
Ｉｐｐ 消費電流
Ｖｐｐ 昇圧電圧
ＶＣＣ 電源電圧

Claims (9)

1. 外部のホスト機器と電磁結合により動作電力の供給を受け、またデータの入出力を行う半導体集積回路装置であって、
   中央処理装置と、複数の不揮発性メモリセルと第１の電圧生成部とを有するメモリアレイと、第２の電圧生成部とを有し、
   前記第２の電圧生成部は、
   前記外部のホスト機器と電磁結合されるアンテナを介して供給された交流電圧を直流電圧に変換する整流回路を有し、前記中央処理装置と前記メモリアレイとに動作電圧を供給し、
   前記第１の電圧生成部は、
   前記第２の電圧生成部の供給する前記動作電圧を受け、
   第１のクロック信号、および前記第１のクロック信号よりも高い周波数の第２のクロック信号を生成し、選択して出力するクロック信号制御部と、
   前記クロック信号制御部から出力された第１のクロック信号、および第２のクロック信号を用いてポンピング動作による昇圧を行い、前記メモリアレイに供給する所定の電圧を生成するチャージポンプ回路とを備え、
   前記クロック信号制御部は、
   前記チャージポンプ回路に対して前記第１のクロック信号を出力した後、前記第２のクロック信号を出力し、
   前記チャージポンプ回路は、
   前記動作電圧の電圧低下を所定範囲内にするために、前記クロック信号制御部から出力された第１のクロック信号による昇圧動作の後、前記第２のクロック信号による昇圧動作を行い、前記不揮発性メモリセルに供給する所定の電圧を生成することを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記クロック信号制御部は、
   前記第１のクロック信号を所定の時間出力した後、前記第２のクロック信号を出力することを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記クロック信号制御部は、
   発振制御信号に基づいて、前記第１のクロック信号、および前記第２のクロック信号をそれぞれ生成する発振器と、
   クロック制御信号に基づいて、前記発振器が生成した第１のクロック信号、または前記第２のクロック信号のいずれか一方の出力するクロック選択部と、
   前記クロック選択部に前記第１のクロック信号を所定の時間出力させた後、前記第２のクロック信号を出力させる前記クロック制御信号を生成する制御回路とを備えたことを特徴とする半導体集積回路装置。
4. 請求項３記載の半導体集積回路装置において、
   前記電圧生成部は、
   前記所定の電圧の電圧レベルを検出し、前記所定の電圧が、最終到達電圧になった際にクロック停止信号を出力し、前記クロック信号制御部から出力されている前記第２のクロック信号を停止させるクロック停止検出部を備えたことを特徴とする半導体集積回路装置。
5. 請求項２〜４のいずれか１項に記載の半導体集積回路装置において、
   前記制御回路が、前記第１のクロック信号を出力する時間は、前記所定の電圧が最終到達電圧となる時間の１／３程度であることを特徴とする半導体集積回路装置。
6. 請求項１記載の半導体集積回路装置において、
   前記クロック信号制御部は、
   前記チャージポンプ回路の昇圧動作時において、
   前記所定の電圧が、任意の電圧値まで昇圧されるまで前記第１のクロック信号を出力した後、前記所定の電圧が規定電圧値になるまで前記第２のクロック信号を出力することを特徴とする半導体集積回路装置。
7. 請求項６記載の半導体集積回路装置において、
   前記クロック信号制御部は、
   前記チャージポンプ回路から出力される電圧値を検出し、任意の電圧値になった際に電圧検出信号を出力する電圧検出部と、
   発振制御信号に基づいて、前記第１のクロック信号、および前記第２のクロック信号をそれぞれ生成する発振器と、
   前記電圧検出部から出力された電圧検出信号が入力されるまでは前記発振器が生成した第１のクロック信号を選択して出力し、前記電圧検出部から出力された電圧検出信号が入力された際に前記発振器が生成した第２のクロック信号を選択して出力するクロック選択部とを備えたことを特徴とする半導体集積回路装置。
8. 請求項６または７記載の半導体集積回路装置において、
   前記電圧検出部が検出する電圧は、前記所定の電圧における最終到達電圧の１／３程度であることを特徴とする半導体集積回路装置。
9. 請求項６〜８のいずれか１項に記載の半導体集積回路装置において、
   前記電圧生成部は、
   前記所定の電圧の電圧レベルを検出し、前記所定の電圧が、最終到達電圧になった際にクロック停止信号を出力し、前記クロック信号制御部から出力されている前記第２のクロック信号を停止させるクロック停止検出部を備えたことを特徴とする半導体集積回路装置。

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