JP2004005773A - 昇圧装置 - Google Patents
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Abstract
【解決手段】昇圧電圧として所定の上昇電圧値を検出する毎に、検出した出力昇圧電圧Voutに対応したクロック制御信号に基づいて二つのコンデンサC3,C4へのクロック信号CLK3,CLK4の供給を制御してチャージポンプセルの駆動段数を2段に制御する。さらに、これに加えて、検出した出力昇圧電圧Voutに対応したクロック制御信号に基づいて二つのコンデンサC5,C6へのクロック信号CLK1,CLK2の供給を制御してチャージポンプセルの駆動段数を3段に制御する。即ち、出力昇圧電圧Voutが低い時は少い段数のチャージポンプセルを用い、出力昇圧電圧Voutが高くなると、より多数段のチャージポンプセルに切り替えて昇圧動作を行う。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、半導体集積回路装置、例えば電源電圧以上の高いレベルに昇圧された電位を必要とする不揮発性半導体記憶装置など用いられて有効なチャージポンプ型昇圧回路などの昇圧装置に関する。
【0002】
【従来の技術】
近年、不揮発性半導体記憶装置において低電圧化が進んでいる。しかしながら、フラッシュメモリを例に挙げると、メモリ動作として、データの読み出し時、書き込み時および消去時に電源電圧以上に昇圧された電圧を必要とする。この昇圧電圧を得るための昇圧回路を図2に示している。
【0003】
図2は、従来の一般的なチャージポンプ型昇圧回路の一構成例を示す回路図である。
【0004】
図2において、チャージポンプ型昇圧回路100は、第1N型MOSFET(以下、単にトランジスタという)と第2N型MOSFET(以下、単にトランジスタという)および二つのキャパシタ(コンデンサ)からなるチャージポンプセルが3段直列に接続されている。
【0005】
即ち、チャージポンプセル回路の1段目のユニットとして、電源電圧出力端VCCにトランジスタT7,T10の各ソースが接続され、トランジスタT7のドレインはトランジスタT10のゲートおよびコンデンサC1の一端にノードN4で接続され、トランジスタT7のゲートはトランジスタT10のドレインおよびコンデンサC2の一端にノードN1で接続されている。
【0006】
次に、チャージポンプセル回路の2段目のユニットとして、ノードN1にトランジスタT8,T11の各ソースが接続され、トランジスタT8のドレインはトランジスタT11のゲートおよびコンデンサC3の一端にノードN5で接続され、トランジスタT8のゲートはトランジスタT11のドレインおよびコンデンサC4の一端にノードN2で接続されている。
【0007】
さらに、チャージポンプセル回路の3段目のユニットとして、ノードN2にトランジスタT9,T12の各ソースが接続され、トランジスタT9のドレインはトランジスタT12のゲートおよびコンデンサC5の一端にノードN6で接続され、トランジスタT9のゲートはトランジスタT12のドレインおよびコンデンサC6の一端にノードN3で接続されている。
【0008】
このように、3段のチャージポンプセルの繰り返し構成により昇圧回路が構成されており、必要とする出力昇圧電圧Voutに応じたチャージポンプセルの段数を決定し、最終段のノードN3には、逆流防止用のNMOSダイオードを構成するトランジスタT13が接続され、このトランジスタT13を介して出力昇圧電圧Voutが出力される。
【0009】
上記構成により、チャージポンプ型昇圧回路100による昇圧動作について説明する。図3に、クロック発生回路101により生成されたクロック信号CLK1〜4のタイミング波形例を示している。
【0010】
図3に示すように、まず、クロック信号CLK3を立ち下げることにより、トランジスタT11をオフ状態にする。さらに、クロック信号CLK4を立ち上げることによりトランジスタT8のゲート電圧を昇圧させ、トランジスタT11のゲートに電荷を供給可能とする。
【0011】
さらに、クロック信号CLK2を立ち下げることによりトランジスタT7をオフ状態にし、クロック信号CLK1を立ち上げることでトランジスタT10のゲート電圧を昇圧させ、トランジスタT10を介して、ノードN1には電源電圧VCCが供給される。
【0012】
次に、クロック信号CLK1を立ち下げることによりトランジスタT10をオフ状態にし、クロック信号CLK2を立ち上げることにより、電源電圧VCCのノードN1を更に昇圧させる。その後、CLK4を立ち下げ、クロック信号CLK3を立ち上げることにより、ノードN1の昇圧電圧がトランジスタT11を介して次段のノードN2に伝えられる。
【0013】
以上の動作が繰り返されることにより、最終段のチャージポンプセルにおいて所望の昇圧電圧を得ることができる。理想的には、1段目のチャージポンプセルのノードN1では、NMOSトランジスタのしきい値分の電圧降下をすることなく、2倍の電源電圧VCCに昇圧する。さらに、2段目のチャージポンプセルのノードN2では3倍の電源電圧VCC、3段目のチャージポンプセルのノードN3では4倍の電源電圧VCCへと順に昇圧させていくことができる。
【0014】
ここで、チャージポンプ型昇圧回路100の起動時直後について考えると、出力昇圧電圧Voutは0V(初期状態)であり、その電圧より昇圧を開始することになるが、このような低電圧出力時に、多段数のチャージポンプセルを使用することはチャージポンプ型昇圧回路100に必要以上の過剰な電力を供給することを意味する。即ち、チャージポンプ型昇圧回路100において、その構成要素であるキャパシタC1〜C6の充放電電流が、消費電流の大きな要因となっているため、多数段のチャージポンプセルを使用することは、チャージポンプセルの段数に比例するような形で消費電流の増大につながっている。
【0015】
また、出力昇圧電圧Voutの昇圧スピードは、チャージポンプ型昇圧回路100の出力電流および出力負荷に依存するため、出力負荷が大きいほど消費電流値が高い値を示す時間が長くなる。このため、チャージポンプ型昇圧回路100の出力昇圧電圧Voutが低い場合には、チャージポンプ型昇圧回路100の消費電流を低減させること、さらに電流効率(チャージポンプ出力電流/消費電流)も向上させることが望ましい。
【0016】
このようなチャージポンプ型昇圧回路100の起動時の電流効率を向上させるために、特開2001−112239では、図4に示すように、チャージポンプ型昇圧回路の出力昇圧電圧Voutを検知してチャージポンプセルの段数を変更することが提案されている。
【0017】
図4は、従来のチャージポンプ型昇圧回路の他の構成例を示す回路図である。
【0018】
図4に示すように、チャージポンプ型昇圧回路200は次のように構成されている。即ち、ダイオードD1〜D5が直列に接続され、各接続点にそれぞれコンデンサC7〜C10の各一端がそれぞれ接続されている。初段のダイオードD1のアノードには電源電圧VCCが印加されている。ダイオードD1,D2の接続点のノードN11にはコンデンサC7の一端が接続され、ダイオードD2,D3の接続点のノードN12には、アノードに電源電圧VCCが印加されたダイオードD6のカソードおよびコンデンサC8の一端が接続され、ダイオードD3,D4の接続点のノードN13には、アノードに電源電圧VCCが印加されたダイオードD7のカソードおよびコンデンサC9の一端が接続され、ダイオードD4,D5の接続点のノードN14にはコンデンサC10の一端が接続されている。これらの各コンデンサC7〜C10の各他端には、互いに逆相の第1、第2クロック信号CK1,CK2が交互に供給可能とされている。最終段のダイオードD5のカソードから出力昇圧電圧VHが出力される。
【0019】
また、チャージポンプ型昇圧回路200は、出力昇圧電圧VHを検知する電圧検知回路201と、この電圧検知回路201によって検知された出力昇圧電圧VHに応じて第1、第2のクロックCK1,CK2のコンデンサC7,C8への供給を開始または停止させるクロック制御回路202とを更に有している。
【0020】
クロック制御回路202は、クロックCK1,CK2がそれぞれ各一方入力端子にそれぞれ入力された二つのAND回路203,204と、これらのAND回路203,204の各他方入力端子にそれぞれ各制御信号をそれぞれ供給するクロック制御信号発生回路205とで構成されている。
【0021】
上記構成により、チャージポンプ型昇圧回路200の動作について説明する。
【0022】
図4に示すように、まず、電圧検知回路201によって検知された出力昇圧電圧VHが所望の基準電圧VREFよりも小さいとき、クロック制御信号発生回路205は、AND回路203へHレベル信号を出力し、コンデンサC8へ第2のクロックCK2の供給を開始する。これによって、チャージポンプ型昇圧回路200は3段のチャージポンプセルとして動作する。
【0023】
さらに、この状態でも、出力昇圧電圧VHが所望の基準電圧VREFよりも小さいときには、さらに、クロック制御信号発生回路205は、別のAND回路204へHレベル信号を出力し、コンデンサ7へ第1のクロックCK1の供給を開始する。これによって、チャージポンプ型昇圧回路200は4段のチャージポンプセルとして動作する。
【0024】
【発明が解決しようとする課題】
ところが、上記従来のチャージポンプ型昇圧回路200では、ダイオードD1〜D7のしきい値電圧分の電圧降下を無視することができず、昇圧効率の面で難点があった。
【0025】
また、上記従来のチャージポンプ型昇圧回路100で上述したように、出力昇圧電圧Voutの大きさは、チャージポンプセルの段数に比例する。起動時など出力昇圧電圧Voutが低いときに多数段のチャージポンプセルを使用することは、必要以上に無駄な電力を供給し、無駄な電流を消費することになる。
【0026】
本発明は、上記従来の問題を解決するもので、昇圧効率を良好に保持した状態で消費電流を低減させることができる昇圧装置を提供することを目的とする。
【0027】
【課題を解決するための手段】
本発明の昇圧装置は、クロック信号により駆動され、二つのキャパシタ手段および第1および第2スイッチング手段からなるチャージポンプセルが複数段直列に接続され、入力電圧を該チャージポンプセル毎に順次昇圧した昇圧電圧を出力する昇圧装置において、昇圧電圧を検出すると共に、検出した昇圧電圧に応じてクロック制御信号を出力する電圧検出回路と、クロック制御信号に基づいて該キャパシタ手段へのクロック信号の供給を制御して該チャージポンプセルの駆動段数を制御するクロック制御回路とを有するものであり、そのことにより上記目的が達成される。
【0028】
また、好ましくは、本発明の昇圧装置におけるクロック制御手段は、電圧検出回路が昇圧電圧として所定の電圧変化(電圧上昇または電圧降下)を検出する毎に、チャージポンプセルの駆動段数を変化(増加または減少)させるように制御する。
【0029】
さらに、好ましくは、本発明の昇圧装置において、複数段のチャージポンプセル毎の各昇圧電圧出力端をそれぞれ各ダイオード手段をそれぞれ介して最終出力端に接続した出力回路を有する。
【0030】
さらに、好ましくは、本発明の昇圧装置における電圧検出回路は、最終出力端に直列接続された複数の分割抵抗と、分割抵抗の各接続点毎の各分割電圧と所定の基準電圧とをそれぞれ比較することによりチャージポンプセル毎にクロック制御信号をそれぞれ出力する複数の比較手段とを有する。
【0031】
さらに、好ましくは、本発明の昇圧装置におけるクロック制御回路は、クロック制御信号が一方の各入力端子にそれぞれ入力され、クロック信号が他方の入力端子にそれぞれ入力されるアンド回路対がチャージポンプセル毎に設けられ、アンド回路対からの各出力を各キャパシタ手段にそれぞれ供給することにより所定のチャージポンプセルを駆動させる。
【0032】
この構成により、本発明においては、検出した昇圧電圧に対応したクロック制御信号に基づいてキャパシタ手段へのクロック信号の供給を制御してチャージポンプセルの駆動段数を制御するので、クロック制昇圧効率を良好に保持した状態で消費電流を低減させることが可能となる。
【0033】
【発明の実施の形態】
以下、本発明のチャージポンプ型昇圧装置について図面を参照しながら説明する。
【0034】
図1は、本発明のチャージポンプ型昇圧装置の一実施形態における要部構成を示すブロック図である。
【0035】
図1において、昇圧装置1は、チャージポンプセルが3段設けられた昇圧回路2と、昇圧回路2の出力回路3と、出力回路3からの出力昇圧電圧Voutを検出する電圧検出回路4と、その検出結果に基づいてチャージポンプセルの段数を選択制御するクロック制御回路5とを有し、クロック制御回路5により選択された最終段のチャージポンプセルの出力ノードから出力回路3を介して出力昇圧電圧Voutを出力する。
【0036】
昇圧回路2は、クロック信号CLK1〜CLK4によって駆動され、第1および第2スイッチング手段としての第1および第2トランジスタおよびキャパシタ手段(二つのコンデンサ)からなるチャージポンプセルが3段直列に接続されている。即ち、チャージポンプセルの1段目のユニットとして、電源電圧出力端VCCにはトランジスタT7,T10の各ソースが接続され、トランジスタT7のドレインはトランジスタT10のゲートおよびコンデンサC1の一端にノードN4で接続され、トランジスタT7のゲートはトランジスタT10のドレインおよびコンデンサC2の一端にノードN1で接続されている。次に、チャージポンプセルの2段目のユニットとして、ノードN1にはトランジスタT8,T11の各ソースが接続され、トランジスタT8のドレインはトランジスタT11のゲートおよびコンデンサC3の一端にノードN5で接続され、トランジスタT8のゲートはトランジスタT11のドレインおよびコンデンサC4の一端にノードN2で接続されている。さらに、チャージポンプセルの3段目のユニットとして、ノードN2にはN型MOSFETトランジスタT9,T12の各ソースが接続され、トランジスタT9のドレインはトランジスタT12のゲートおよびコンデンサC5の一端にノードN6で接続され、トランジスタT9のゲートはトランジスタT12のドレインおよびコンデンサC6の一端にノードN3で接続されている。さらに、コンデンサC1,C2の他端はそれぞれバッファー回路T1,T2にそれぞれ接続されており、クロック信号CLK1がバッファー回路T1を介してコンデンサC1の他端に伝達され、クロック信号CLK2がバッファー回路T2を介してコンデンサC2の他端に伝達される。
【0037】
出力回路3は、昇圧回路2のノードN3にはN型MOSFET(以下、単にトランジスタT13という)のゲートおよびドレインが接続され、昇圧回路2のノードN2にはN型MOSFET(以下、単にトランジスタT14という)のゲートおよびドレインが接続され、昇圧回路2のノードN1にはN型MOSFET(以下、単にトランジスタT15という)のゲートおよびドレインが接続されており、トランジスタT13〜T15の各ソースが出力端(最終出力端)に接続され、この出力端(最終出力端)から出力昇圧電圧Voutが得られるようになっている。
【0038】
電圧検出回路4は、出力回路3の出力端(最終出力端)が抵抗R1〜R3の直列回路を介して接地されており、第1および第2のコンパレータS1,S2の各反転入力端子(−端子)に基準電圧VREFが入力され、第1のコンパレータS1の非反転入力端子(+端子)に抵抗R1,R2の接続点が接続され、第2のコンパレータS2の非反転入力端子(+端子)に抵抗R2,R3の接続点が接続されて、出力昇圧電圧Voutを抵抗分割した第1電位(抵抗R1,R2の接続点電位)および第2電位(抵抗R2,R3の接続点電位)と基準電圧VREFとをそれぞれ比較し、第1のコンパレータS1から第1検出電圧信号(クロック制御信号)がノードN7に出力され、第2のコンパレータS2から第2検出電圧信号(クロック制御信号)がノードN8に出力されるようになっている。
【0039】
クロック制御回路5は、電圧検出回路4からの第1検出電圧信号および第2検出電圧信号の各電圧レベルに応じてチャージポンプセルの段数を選択するようにクロック信号CLK1〜CLK4を出力制御する。即ち、クロック制御回路5は、2段目のチャージポンプセルを駆動または駆動停止するためのAND回路T3,T4(アンド回路対)からなる第1論理回路と、3段目のチャージポンプセルを駆動または駆動停止するためのAND回路T5,T6(アンド回路対)からなる第2論理回路とを有している。
【0040】
これらのAND回路T3,T4の各一方の入力端子には第1検出電圧信号が入力され、AND回路T3の他方の入力端子にはクロック信号CLK3が入力され、AND回路T4の他方の入力端子にはクロック信号CLK4が入力され、AND回路T3の出力端はコンデンサC3の他端に接続され、AND回路T4の出力端はコンデンサC4の他端に接続されており、第1検出電圧信号の電圧レベルに応じてクロック信号CLK3をコンデンサC3に供給または供給停止すると共にクロック信号CLK4をコンデンサC4に供給または供給停止する。
【0041】
また、AND回路T5,T6の各一方の入力端子には第2検出電圧信号が入力され、AND回路T5の他方の入力端子にはクロック信号CLK1が入力され、AND回路T6の他方の入力端子にはクロック信号CLK2が入力され、AND回路T5の出力端はコンデンサC5の他端に接続され、AND回路T6の出力端はコンデンサC6の他端に接続されており、第2検出電圧信号の電圧レベルに応じてクロック信号CLK1をコンデンサC5に供給または供給停止すると共にクロック信号CLK2をコンデンサC6に供給または供給停止する。
【0042】
上記構成により、以下、その動作を説明する。
【0043】
まず、チャージポンプ型昇圧回路1の起動時は、その出力昇圧電圧Voutの初期値は0Vとなっている。このとき、コンパレータS1,S2の各出力端に接続されたノードN7,N8は共にLレベルになっており、コンデンサC3〜C6へのクロック信号CLK1〜CLK4の供給が停止されている。この状態において、1段目のチャージポンプセルのみが動作可能状態になっており、出力昇圧電圧Voutは逆流防止用のトランジスタT15を介して出力される。
【0044】
出力昇圧電圧Voutが0V〜電源電圧VCCよりもやや高い電圧状態までの低電圧出力状態では、複数段のチャージポンプセルを使用した場合、消費電流が多い。これは、先に述べたように、キャパシタC1〜C6の充放電電流が消費電流の大きな要因となっているためであり、出力昇圧電圧Voutに適したチャージポンプセルの段数を使用することが望ましい。よって、出力昇圧電圧Voutが0V〜電源電圧VCCよりもやや高い電圧状態においては、1段目のチャージポンプセルのみで昇圧動作させることにより、電流効率を飛躍的に向上させることができて、消費電流の低減が可能となる。
【0045】
理想状態では、1段のチャージポンプセル構成のチャージポンプ型昇圧回路で2倍の電源電圧VCCまで昇圧が可能であるが、それ以上の電圧を出力する場合には、2段のチャージポンプセル構成のチャージポンプ型昇圧回路が必要となる。このとき、
(R2+R3)・Vout/(R1+R2+R3) >VREF
R3・Vout/(R1+R2+R3) <VREF
を満たすように抵抗R1〜R3を設定することにより、コンパレータS1側のノードN7の電圧がHレベル、コンパレータS2側のノードN8の電圧がLレベルを保持したままとなり、コンデンサC1〜C4へクロック信号CLK1〜CLK4の供給を開始する。この状態では、トランジスタT14を介して出力昇圧電圧Voutが出力される。
【0046】
さらに、3倍の電源電圧VCC以上の電位を必要とする場合は前記状態に加えて、
(R2+R3)・Vout/(R1+R2+R3) > VREF
R3・Vout/(R1+R2+R3) > VREF
を満たすように抵抗R1〜R3を設定することにより、コンパレータS2側のノードN8の電圧がHレベルに変化し、コンデンサC1〜C6を使った3段のチャージポンプセル構成のチャージポンプ型昇圧回路が起動する。このときの出力昇圧電圧VoutはトランジスタT13を介して出力される。
【0047】
なお、更に高い電位の出力昇圧電圧Voutを必要とする場合には、抵抗分圧およびコンパレータを追加し、上記と同様にチャージポンプセルの段数を増加するように制御することにより実現可能となる。
【0048】
以上により、本実施形態によれば、昇圧電圧として起動時からの所定の上昇電圧値(または下降電圧値)を検出する毎に、まず、検出した出力昇圧電圧Voutに対応したクロック制御信号に基づいて二つのコンデンサC3,C4へのクロック信号CLK3,CLK4の供給を制御してチャージポンプセルの駆動段数を1段から2段に変更制御する。次に、検出した出力昇圧電圧Voutに対応したクロック制御信号に基づいて二つのコンデンサC5,C6へのクロック信号CLK1,CLK2の供給を制御してチャージポンプセルの駆動段数を2段から3段に変更制御する。即ち、出力昇圧電圧Voutが低い時は少い段数のチャージポンプセルを用い、出力昇圧電圧Voutが高くなると、より多数段のチャージポンプセルに切り替えて昇圧動作を行う。このため、電流効率の向上およびチャージポンプ型昇圧装置1の出力電流の抑制、つまり、ピーク消費電流の軽減を図ることができる。
【0049】
また、チャージポンプ型昇圧装置1は電源電圧VCCの入力電圧値を固定し、出力昇圧電圧Voutの取り出し口(段数)を変更する方式を特徴としており、例えばトランジスタT13から出力昇圧電圧Voutを出力しているときに、出力昇圧電圧Voutが急にレベルダウンした場合にも、トランジスタT14またはT15からの電圧供給アシストが自動的に為されるため、所望の電圧まで、より高速に復帰させることができる。
【0050】
【発明の効果】
以上により、本発明によれば、検出した昇圧電圧に対応したクロック制御信号に基づいてキャパシタ手段へのクロック信号の供給を制御してチャージポンプセルの駆動段数を制御するため、クロック制昇圧効率を良好に保持した状態で、昇圧回路起動時の消費電流、ピーク消費電流を抑制することができる。このため、電流供給能力が弱い電源装置を用いた回路などで用いると有効である。また、電源電圧VCCの入力電圧源を固定にし、出力昇圧電圧の取り出し口を変更可能とすることで、出力電圧の急な電圧降下が発生した場合であっても、より高速に復帰できるアシスト機能を同時に得ることができる。
【図面の簡単な説明】
【図1】本発明のチャージポンプ型昇圧装置の一実施形態における要部構成を示すブロック図である。
【図2】従来のチャージポンプ型昇圧回路の一構成例を示す回路図である。
【図3】図2のチャージポンプ型昇圧回路におけるクロック信号CLK1〜4のタイミング波形図である。
【図4】従来のチャージポンプ型昇圧回路の他の構成例を示す回路図である。
【符号の説明】
1 チャージポンプ型昇圧装置
2 昇圧回路
3 出力回路
4 出力電圧検出回路
5 クロック信号制御手段
T1〜T2 バッファ
T3〜T6 AND回路
T7〜T15 N型MOSFET(トランジスタ)
D1〜D7 ダイオード
R1〜R3 抵抗
C1〜C10 コンデンサ
Claims (5)
- クロック信号により駆動され、二つのキャパシタ手段および第1および第2スイッチング手段からなるチャージポンプセルが複数段直列に接続され、入力電圧を該チャージポンプセル毎に順次昇圧した昇圧電圧を出力する昇圧装置において、
該昇圧電圧を検出すると共に、検出した昇圧電圧に応じてクロック制御信号を出力する電圧検出回路と、
該クロック制御信号に基づいて該キャパシタ手段への該クロック信号の供給を制御して該チャージポンプセルの駆動段数を制御するクロック制御回路とを有する昇圧装置。 - 前記クロック制御手段は、前記電圧検出回路が前記昇圧電圧として所定の電圧変化を検出する毎に、前記チャージポンプセルの駆動段数を変化させるように制御する請求項1記載の昇圧装置。
- 前記複数段のチャージポンプセル毎の各昇圧電圧出力端をそれぞれ各ダイオード手段をそれぞれ介して最終出力端に接続した出力回路を有する請求項1または2記載の昇圧装置。
- 前記電圧検出回路は、前記最終出力端に直列接続された複数の分割抵抗と、該分割抵抗の各接続点毎の各分割電圧と所定の基準電圧とをそれぞれ比較することにより前記チャージポンプセル毎に前記クロック制御信号をそれぞれ出力する複数の比較手段とを有する請求項3記載の昇圧装置。
- 前記クロック制御回路は、前記クロック制御信号が一方の各入力端子にそれぞれ入力され、前記クロック信号が他方の各入力端子にそれぞれ入力されるアンド回路対が前記チャージポンプセル毎に設けられ、該アンド回路対からの各出力を二つのキャパシタ手段にそれぞれ供給することにより所定のチャージポンプセルを駆動させる請求項4記載の昇圧装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002156509A JP4007494B2 (ja) | 2002-05-29 | 2002-05-29 | 昇圧装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002156509A JP4007494B2 (ja) | 2002-05-29 | 2002-05-29 | 昇圧装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004005773A true JP2004005773A (ja) | 2004-01-08 |
JP4007494B2 JP4007494B2 (ja) | 2007-11-14 |
Family
ID=30428339
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002156509A Expired - Fee Related JP4007494B2 (ja) | 2002-05-29 | 2002-05-29 | 昇圧装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4007494B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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