JP2004274861A - 昇圧回路 - Google Patents
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Abstract
【課題】所定の昇圧電位に対する出力電位の変動幅を小さくすると共に、簡易な回路構成で容易に制御ができるようにする。
【解決手段】各昇圧セル１１〜１３は、ダイオード接続された第１のＮｃｈトランジスタＭ１１と、ゲートとドレインとが電源電圧ＶＤＤに接続され、ソースが第１のＮｃｈトランジスタＭ１１のソースと接続された第２のＮｃｈトランジスタＭ１２と、第１のＮｃｈトランジスタＭ１１のドレイン、及びクロック信号ＣＬＫ１又はＣＬＫ２が入力される昇圧クロック入力端子ＣＬＫＭの間に設けられた昇圧用キャパシタＣＰとを有している。昇圧用キャパシタＣＰには、ｎ個の補助昇圧用キャパシタＣＳ１〜ＣＳｎが、外部から入力される制御信号としての昇圧能力切替信号ＥＮ１〜ＥＮｎにより制御される接続切換回路１３１〜１３ｎを介してそれぞれ並列に接続されている。
【選択図】 図１
【解決手段】各昇圧セル１１〜１３は、ダイオード接続された第１のＮｃｈトランジスタＭ１１と、ゲートとドレインとが電源電圧ＶＤＤに接続され、ソースが第１のＮｃｈトランジスタＭ１１のソースと接続された第２のＮｃｈトランジスタＭ１２と、第１のＮｃｈトランジスタＭ１１のドレイン、及びクロック信号ＣＬＫ１又はＣＬＫ２が入力される昇圧クロック入力端子ＣＬＫＭの間に設けられた昇圧用キャパシタＣＰとを有している。昇圧用キャパシタＣＰには、ｎ個の補助昇圧用キャパシタＣＳ１〜ＣＳｎが、外部から入力される制御信号としての昇圧能力切替信号ＥＮ１〜ＥＮｎにより制御される接続切換回路１３１〜１３ｎを介してそれぞれ並列に接続されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置等の半導体集積回路装置に用いられる昇圧回路に関する。
【０００２】
【従来の技術】
従来、昇圧電位の上限値を、昇圧された出力電位（昇圧電位）と基準電位とを比較して制御する昇圧回路は、例えば不揮発性半導体記憶装置における消去用及び書込み用の高電圧供給回路に昇圧電位の上限値を決定するために設けられているトランジスタの破壊を防止する目的に用いられている（例えば、特許文献１参照。）。
【０００３】
図２０は特許文献１に記載された従来の昇圧回路の構成の一例を示している。
【０００４】
図２０に示すように、複数（ｎ個、但しｎは１以上の整数。）のポンプ回路８１１〜８１ｎはそれぞれ、ゲート及びドレインとが接続され且つ互いに直列に接続された第１のＮチャネルＭＯＳトランジスタＭＮ１及び第２のＮチャネルＭＯＳトランジスタＭＮ２と、一方の電極が各トランジスタＭＮ１、ＭＮ２のゲートと接続され、他方の電極がポンピング制御信号発生回路８６０から出力される相補信号であるポンピング制御信号Ｔｃ 、Ｂｃ を受ける第１のポンピング容量Ｃ１及び第２のポンピング容量Ｃ２とにより構成されている。
【０００５】
初段のポンプ回路８１１は、ゲート及びドレインが接続されたＮチャネルＭＯＳからなる電源トランジスタＮＴｒ８１を介して、電源端子Ｖｃｃと順方向接続されている。また、最終段のポンプ回路８１ｎの出力端子は、ゲート及びドレインが電源端子Ｖｃｃと接続されたプルアップ用ＮチャネルＭＯＳトランジスタＮＴｒ８２のソースと接続されて昇圧電位（出力電位）ＶＰＵＭＰが取り出されると共に、昇圧電位感知回路８２０の入力端子と接続されている。
【０００６】
昇圧電位感知回路８２０は、入力端子に昇圧電位ＶＰＵＭＰが印加され、その出力端子から比較用出力電位ＶＰＵＭＰＣが出力されて、比較増幅回路８３０の非反転入力端子に印加される。
【０００７】
比較増幅回路８３０は、反転入力端子に基準電位発生回路８４０からの基準電位ＶＲＥＦが印加される差動増幅回路であり、昇圧電位感知回路８２０の比較用出力電位ＶＰＵＭＰＣと基準電位発生回路８４０の基準電位ＶＲＥＦとを比較して、その比較結果をポンピング制御信号発生回路８６０に出力する。
【０００８】
以下、前記のように構成された昇圧回路の動作を説明する。
【０００９】
図２０に示す昇圧回路は、ポンピング制御信号発生回路８６０で生成される相補クロック信号Ｔｃ、Ｂｃを用い、各ポンプ回路８１１〜８１ｎを構成する第１及び第２のポンピング容量Ｃ１、Ｃ２の電位をそれぞれ交互にハイレベルとロウレベルとに駆動する。これにより、しきい値電圧がＶＴＨである電源トランジスタＮＴｒ８１を介して供給された電位（ＶＣＣ−ＶＴＨ）に、段数ｎによって決定される昇圧電位差ΔＶだけ加えた電位（ＶＣＣ−ＶＴＨ＋ΔＶ）を昇圧回路の出力電位ＶＰＵＭＰとして得ることができる。
【００１０】
比較増幅回路８３０は、基準電位ＶＲＥＦが比較用出力電位ＶＰＵＭＰＣよりも高いか等しい場合、すなわちＶＲＥＦ≧ＶＰＵＭＰＣとなる期間は昇圧動作を続け、逆に、基準電位ＶＲＥＦが比較用出力電位ＶＰＵＭＰＣよりも低い場合、すなわちＶＲＥＦ＜ＶＰＵＭＰＣとなる期間は昇圧動作を停止する。
【００１１】
なお、他の従来例として、出力電位（昇圧電位）の値に応じてポンピングパルスのパルス幅を可変として出力電位の制御を行なう方法も提案されている。
【００１２】
【特許文献１】
特開平４−１３２０８８号（第５−７頁、第１図）
【００１３】
【発明が解決しようとする課題】
しかしながら、図２０に示す昇圧回路は、図２１に示すように、所定の昇圧電位、すなわち目標値に対して、出力電位にオーバーシュート又はアンダーシュートが生じるため、昇圧された出力電位の制御が難しいという問題がある。これは、出力電位に応じて、昇圧回路の昇圧動作及び昇圧停止を切り換えるため、センス遅延等により、出力電位の判定に遅れが生じるからである。
【００１４】
また、従来のポンピングパルス幅を制御する昇圧方法には、パルス幅を制御する制御回路の回路規模及び消費電力が大きくなるという他の問題がある。これは、パルス幅制御回路においては、昇圧電位の出力値に応じた中間電位を生成し、生成した中間電位をパルス発生回路に入力することによってパルス幅の制御を行なうからである。
【００１５】
本発明は、前記従来の問題に鑑み、所定の昇圧電位に対する出力電位の変動幅を小さくすると共に、簡易な回路構成で容易に制御ができるようにすることを目的とする。
【００１６】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の昇圧回路は、それぞれが、電荷転送トランジスタと、互いに並列に接続された複数の昇圧用キャパシタとを含み、クロック信号により入力電圧を昇圧して出力する１つの又は互いに直列に接続された複数の昇圧セルを有する昇圧部と、昇圧部から出力される昇圧電圧を検知し、検知した昇圧電圧が所定の電圧値以下である場合に、検知信号を出力する昇圧電圧検知部と、検知信号によりクロック信号を出力するクロック発生部とを備え、昇圧部は、制御信号に基づいて複数の昇圧用キャパシタの接続状態を切り換える接続切換回路を有している。
【００１７】
第１の昇圧回路によると、昇圧部が制御信号に基づいて複数の昇圧用キャパシタの接続状態を切り換える接続切換回路を有しているため、例えば外部からの制御信号に応じて、動作させる昇圧セル内の昇圧用キャパシタの個数を調節することにより、昇圧部の昇圧能力を調整できるので、設定された目標電圧に対するオーバーシュートを防止できるようになる。その結果、昇圧回路を構成する素子の信頼性を向上でき、加えて消費電流をも低減することができる。
【００１８】
本発明に係る第２の昇圧回路は、制御信号に基づいて、第１のクロック信号の振幅を変更し切り換えた第２のクロック信号を出力するクロック振幅切換部と、それぞれが、電荷転送トランジスタ及び昇圧用キャパシタを含み、第２のクロック信号により入力電圧を昇圧して出力する１つの又は互いに直列に接続された複数の昇圧セルを有する昇圧部と、昇圧部から出力される昇圧電圧を検知し、検知した昇圧電圧が所定の電圧値以下である場合に、検知信号を出力する昇圧電圧検知部と、検知信号により第１のクロック信号を出力するクロック発生部とを備えている。
【００１９】
第２の昇圧回路によると、制御信号に基づいて、第１のクロック信号の振幅を変更し切り換えた第２のクロック信号を出力するクロック振幅切換部を備えているため、第２のクロック信号の振幅を第１のクロック信号の振幅よりも小さくすることにより、昇圧セルが持つ昇圧能力を調整できるので、設定された目標電圧に対するオーバーシュートを防止できるようになり、その結果、昇圧回路を構成する素子の信頼性を向上でき、加えて昇圧部の耐圧オーバーを防止することができる。
【００２０】
本発明に係る第３の昇圧回路は、それぞれが、互いに並列に接続され、前段からの出力電圧を入力として後段に出力する複数の電荷転送トランジスタと、一方の電極が複数の電荷転送トランジスタの出力端子と接続され、他方の電極が第１のクロック信号を受ける出力電圧用キャパシタとを含む１つの又は互いに直列に接続された複数の昇圧セルを有する昇圧部と、昇圧部から出力される昇圧電圧を検知し、検知した昇圧電圧が所定の電圧値以下である場合に、検知信号を出力する昇圧電圧検知部と、検知信号により第１のクロック信号及び該第１のクロック信号と位相が異なる第２のクロック信号を出力するクロック発生部とを備え、昇圧部は、それぞれ、一方の電極が各電荷転送トランジスタのゲートと接続され、他方の電極が第２のクロック信号を受ける複数のゲート昇圧用キャパシタと、ゲート昇圧用キャパシタと接続され、制御信号に基づいて各電荷転送トランジスタを選択的に動作させる電荷転送トランジスタ制御回路と、各電荷転送トランジスタにおける入力端子とゲートとの間を導通又は非導通とする複数のスイッチトランジスタとを有している。
【００２１】
第３の昇圧回路によると、昇圧部は、互いに並列に接続され、前段からの出力電圧を入力として後段に出力する複数の電荷転送トランジスタと、それぞれ、一方の電極が電荷転送トランジスタのゲートと接続され、他方の電極が第１のクロック信号と異なる位相を持つ第２のクロック信号を受ける複数のゲート昇圧用キャパシタと、制御信号に基づいて各電荷転送トランジスタを選択的に動作させる電荷転送トランジスタ制御回路と、各電荷転送トランジスタにおける入力端子とゲートとの間を導通又は非導通とする複数のスイッチトランジスタとを有しているため、制御信号に応じて動作させる昇圧セル内の電荷転送トランジスタの数を変更することにより、昇圧部の昇圧能力を調整できるので、設定された目標電圧に対するオーバーシュートを防止できるようになり、その結果、昇圧回路を構成する素子の信頼性を向上でき、加えて昇圧部の動作時における電源電流のピーク値を低減することができる。
【００２２】
本発明に係る第４の昇圧回路は、それぞれが、互いに並列に接続され、前段からの出力電圧を入力として後段に出力する複数の電荷転送トランジスタと、一方の電極が複数の電荷転送トランジスタの出力端子と接続され、他方の電極が第１のクロック信号を受ける出力電圧用キャパシタとを含む１つの又は互いに直列に接続された複数の昇圧セルを有する昇圧部と、昇圧部から出力される昇圧電圧を検知し、検知した昇圧電圧が所定の電圧値以下である場合に、検知信号を出力する昇圧電圧検知部と、検知信号により第１のクロック信号及び該第１のクロック信号と位相が異なる第２のクロック信号を出力するクロック発生部とを備え、昇圧部は、それぞれ、一方の電極が各電荷転送トランジスタのゲートと接続され、他方の電極が第２のクロック信号を受ける複数のゲート昇圧用キャパシタと、ゲート昇圧用キャパシタと接続され、複数の電荷転送トランジスタを順次シフトさせながら動作させる電荷転送トランジスタシフト制御回路と、各電荷転送トランジスタにおける入力端子とゲートとの間を導通又は非導通とする複数のスイッチトランジスタとを有している。
【００２３】
第４の昇圧回路によると、昇圧部は、互いに並列に接続され、前段からの出力電圧を入力として後段に出力する複数の電荷転送トランジスタと、それぞれ、一方の電極が電荷転送トランジスタのゲートと接続され、他方の電極が第１のクロック信号と異なる位相を持つ第２のクロック信号を受ける複数のゲート昇圧用キャパシタと、ゲート昇圧用キャパシタと接続され、複数の電荷転送トランジスタを順次シフトさせながら動作させる電荷転送トランジスタシフト制御回路と、各電荷転送トランジスタにおける入力端子とゲートとの間を導通又は非導通とする複数のスイッチトランジスタとを有しているため、複数の電荷転送トランジスタに遅延を与えながら、該複数の電荷転送トランジスタを徐々に動作させることができる。このように、簡便な回路構成であっても、昇圧部の動作時における電源電流のピーク値を低減することができる。
【００２４】
第１〜第３の昇圧回路は、昇圧部からの出力電圧を検出して、制御信号を出力する昇圧電圧検知制御部をさらに備えていることが好ましい。このようにすると、昇圧電圧が目標電圧値に近づくにつれて昇圧能力を下げることができるため、昇圧電圧のオーバーシュートを防ぐことができる。
【００２５】
この場合に、電源電圧を検知して、昇圧電圧検知制御部の出力を制御する電源電圧検知制御部をさらに備えていることが好ましい。このようにすると、電源電圧に応じて昇圧能力を調整できるため、低電源電圧時に昇圧能力が下がり過ぎないようにすることができるので、比較的に広い帯域（範囲）を持つ電源電圧を昇圧する場合においても、昇圧電圧のオーバーシュートを防ぐことができ、その上、低電源電圧側におけるセットアップ時間の遅延をも防止することができる。
【００２６】
また、第１〜第３の昇圧回路は、電源電圧を検出して、制御信号を出力する昇圧電圧検知制御部をさらに備えていることが好ましい。このようにすると、電源電圧が高い場合であっても、昇圧能力が上がり過ぎないようにすることができるため、比較的に広い電圧帯域を持つ電源電圧を昇圧する場合においても、昇圧電圧のオーバーシュートを防ぐことができる。
【００２７】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２８】
図１は本発明の第１の実施形態に係る昇圧回路を示している。
【００２９】
図１に示すように、第１の実施形態に係る昇圧回路は、互いに直列に接続された３段の昇圧セル１１、１２、１３、後段の昇圧セル１３の出力側に設けられダイオード接続されたＮｃｈトランジスタＭ１４からなる電力出力部１４を含む昇圧部１０と、該昇圧部１０から出力される出力電圧（昇圧電圧）ＶＰＰを検知し、検知した出力電圧ＶＰＰが所定の電圧値以下である場合に、クロック制御信号（検知信号）ＰＥＮを出力する昇圧電圧検知回路１２０と、クロック制御信号ＰＥＮに基づいて、外部から入力されるクロック信号ＣＬＫ１又はＣＬＫ２を各昇圧セル１１〜１３に対して選択的に出力する昇圧クロック制御回路１４０とにより構成されている。
【００３０】
各昇圧セル１１〜１３は、入力端子ＶＩＮと出力端子ＶＯとの間に設けられ、ゲート及びドレインが接続（ダイオード接続）された第１のＮｃｈトランジスタＭ１１と、ゲート及びドレインが電源電圧ＶＤＤに接続され、ソースが第１のＮｃｈトランジスタＭ１１のソースと接続された第２のＮｃｈトランジスタＭ１２と、クロック信号ＣＬＫ１又はＣＬＫ２が入力される昇圧クロック入力端子ＣＬＫＭと第１のＮｃｈトランジスタＭ１１のドレインとの間に設けられた昇圧用キャパシタＣＰとを有している。
【００３１】
昇圧用キャパシタＣＰには、ｎ（但し、ｎは１以上の整数。）個の補助昇圧用キャパシタＣＳ１〜ＣＳｎが、外部から入力される制御信号としての昇圧能力切替信号ＥＮ１〜ＥＮｎによりそれぞれ制御される接続切換回路１３１〜１３ｎを介して並列に接続されている。
【００３２】
また、初段の昇圧セル１１の入力端子ＶＩＮには、ゲート及びドレインが電源電圧ＶＤＤに接続された第３のＮｃｈトランジスタＭ１３が接続されている。
【００３３】
ここで、昇圧部１０における昇圧効率を上げるには、各ＮｃｈトランジスタＭ１１〜Ｍ１４のしきい値電圧が０Ｖであることが望ましい。また、各ＮｃｈトランジスタＭ１１〜Ｍ１４に代えてダイオードを用いても良く、さらには、４相クロック方式のしきい値相殺型ポンプ回路を用いても良い。
【００３４】
初段及び後段の昇圧セル１１、１３の昇圧クロック入力端子ＣＬＫＭには、図２に示すように、互いに相補な関係にある昇圧クロック信号ＣＬＫ１及びＣＬＫ２のうちのＣＬＫ１が入力されることにより入力電圧を昇圧する。一方、中段の昇圧セル１２の昇圧クロック入力端子ＣＬＫＭには、昇圧クロック信号ＣＬＫ１及びＣＬＫ２のうちのＣＬＫ２が入力されることにより入力電圧を昇圧する。
【００３５】
各接続切換回路１３１〜１３ｎは、それぞれ、入力端子ＶＩからの入力電圧と昇圧能力切替信号ＥＮ１〜ＥＮｎのうち対応する一信号とを受けるレベルシフタＬＳと、昇圧用キャパシタＣＰの対向する各電極とそれぞれ直列に接続され、各ゲートがレベルシフタＬＳの出力端子と接続された第１のＰｃｈトランジスタＭｃ１及び第２のＰｃｈトランジスタＭｃ２とにより構成されている。
【００３６】
昇圧電圧検知回路１２０は、図３に示すように、昇圧電圧ＶＰＰと接地端子との間に直列に接続された抵抗器Ｒ１、Ｒ２と、一方の入力端子が抵抗器Ｒ１、Ｒ２の接続ノードＶＰＰＤＰと接続され、他方の入力端子が基準電圧ＶＲＥＦを受け、接続ノードＶＰＰＤＰの電圧と基準電圧ＶＲＥＦとの比較演算を行なって、クロック制御信号ＰＥＮを出力する電圧比較器とにより構成されている。ここでは電圧比較器として差動増幅器を用い、非反転入力端子には基準電圧ＶＲＥＦが印加され、反転入力端子には接続ノードＶＰＰＤＰの電圧が印加される。この構成により、接続ノードＶＰＰＤＰの電圧が基準電圧ＶＲＥＦよりも低い場合は、クロック制御信号ＰＥＮの電位はハイレベルとなり、接続ノードＶＰＰＤＰの電圧が基準電圧ＶＲＥＦよりも高い場合は、クロック制御信号ＰＥＮの電位はロウレベルとなる。
【００３７】
昇圧クロック制御回路１４０は、図１に示すように、一方の入力端子がクロック信号ＣＬＫ１又はＣＬＫ２を受け、他方の入力端子がクロック制御信号ＰＥＮを受ける２つのアンド回路を有しており、各アンド回路の演算結果に応じてクロック信号ＣＬＫ１又はＣＬＫ２を各昇圧セル１１〜１３の昇圧クロック入力端子ＣＬＫＭに供給する。このように、昇圧クロック制御回路１４０は、昇圧電圧検知回路１２０からのクロック制御信号ＰＥＮに基づいて、昇圧部１０に対するクロック信号ＣＬＫ１又はＣＬＫ２の供給及び停止を制御し、これにより、昇圧部１０における昇圧動作が制御される。
【００３８】
以下、前記のように構成された昇圧回路の動作を説明する。
【００３９】
図１に示す昇圧部１０において、外部から入力される各昇圧能力切替信号ＥＮ１〜ＥＮｎの値がそれぞれロウレベルの場合には、昇圧セル１１〜１３の各接続切換回路１３１〜１３ｎに含まれるｎ個のレベルシフタＬＳからの出力値は、いずれもロウレベルとなる。このため、接続切換回路１３１〜１３ｎにおける各ＰｃｈトランジスタＭｃ１、Ｍｃ２は共に導通状態となるので、各接続切換回路１３１〜１３ｎに対応して設けられた補助昇圧用キャパシタＣＳ１〜ＣＳｎが昇圧用キャパシタＣＰと並列接続として導通するようになり、その結果、昇圧部１０の昇圧能力が高くなる。
【００４０】
これとは逆に、各昇圧能力切替信号ＥＮ１〜ＥＮｎの値がそれぞれハイレベルとなると、各レベルシフタＬＳからの出力値は出力端子ＶＯの電圧レベルとなるため、接続切換回路１３１〜１３ｎの各ＰｃｈトランジスタＭｃ１、Ｍｃ２は非導通状態となる。これにより、各接続切換回路１３１〜１３ｎに対応して設けられた補助昇圧用キャパシタＣＳ１〜ＣＳｎは昇圧用キャパシタＣＰと電気的に切り離されて、昇圧部１０における昇圧能力が低下する。その上、補助昇圧用キャパシタＣＳ１〜ＣＳｎが切り離されることにより寄生容量が低減するため、昇圧部１０における消費電流を低減することができる。
【００４１】
例えば、第１の実施形態に係る昇圧回路を用いると、負荷電流の大きさが異なるモード、例えば該昇圧回路を組み込む半導体装置における動作モードやスタンバイモード等において、負荷電流が大きい動作モードでは、各昇圧能力切替信号ＥＮ１〜ＥＮｎのうちの一部又は全部の値をロウレベルに調整して、昇圧用キャパシタＣＰと接続される補助昇圧用キャパシタＣＳｎの数を増やすことにより、昇圧部１０における昇圧能力を大きくすることができる。
【００４２】
逆に、負荷電流が小さいスタンバイモードでは、各昇圧能力切替信号ＥＮ１〜ＥＮｎのうちの一部又は全部の値をハイレベルに調整して、昇圧用キャパシタＣＰと接続される補助昇圧用キャパシタＣＳｎの数を減らすことにより、昇圧部１０における昇圧能力を小さくすることができる。
【００４３】
以上説明したように、第１の実施形態によると、外部からの制御信号（昇圧能力切替信号ＥＮ１〜ＥＮｎ）に基づいて、各昇圧セル１１〜１３における補助昇圧用キャパシタＣＳｎの個数を増減して、各昇圧セル１１〜１３ごとの容量を増減することにより、昇圧部１０における昇圧能力を調整することができるため、昇圧電圧検知回路１２０に設定された目標電圧（基準電圧ＶＲＥＦ）に対するオーバーシュートを防止することができるので、昇圧回路を構成する素子の信頼性を向上することができる。その上、昇圧能力が小さくて済む動作モードにおいては、その昇圧能力を抑制できるので、昇圧回路における消費電流を低減することができる。
【００４４】
なお、ここでは、昇圧部１０における昇圧セル１１〜１３を３段構成としたが、これに限られず、１段構成でも良く、また、４段以上の構成としても良い。
【００４５】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００４６】
図４は本発明の第２の実施形態に係る昇圧回路を示している。図４において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００４７】
図４に示すように、第２の実施形態に係る昇圧回路は、互いに直列に接続された３段の昇圧セル２１、２２、２３、後段の昇圧セル２３の出力側に設けられダイオード接続されたＮｃｈトランジスタからなる電力出力部２４を含む昇圧部１０Ａと、該昇圧部１０Ａから出力される出力電圧（昇圧電圧）ＶＰＰを検知し、検知した出力電圧ＶＰＰが所定の電圧値以下である場合に、クロック制御信号ＰＥＮを出力する昇圧電圧検知回路１２０と、クロック制御信号ＰＥＮに基づいて、外部から入力されるクロック信号ＣＬＫ１又はＣＬＫ２を各昇圧セル１１〜１３に対して選択的に出力する昇圧クロック制御回路１４０と、外部から入力される制御信号としての昇圧能力切替信号ＥＮ１〜ＥＮｎに基づいて、クロック信号ＣＬＫ１又はＣＬＫ２の振幅を変更して切り換えたクロック信号をそれぞれ出力するクロック振幅切換回路５１、５２とにより構成されている。
【００４８】
各昇圧セル２１〜２３は、入力端子ＶＩＮと出力端子ＶＯとの間に設けられ、ダイオード接続された第１のＮｃｈトランジスタＭ２１と、ゲート及びドレインが電源電圧ＶＤＤに接続され、ソースが第１のＮｃｈトランジスタＭ２１のソースと接続された第２のＮｃｈトランジスタＭ２２と、昇圧クロック入力端子ＣＬＫＭ及び第１のＮｃｈトランジスタＭ２１のドレインの間に設けられた昇圧用キャパシタＣＰとを有している。
【００４９】
また、初段の昇圧セル２１の入力端子ＶＩＮには、ゲート及びドレインが電源電圧ＶＤＤに接続された第３のＮｃｈトランジスタＭ２３が接続されている。
【００５０】
ここで、昇圧部１０Ａにおける昇圧効率を上げるには、各ＮｃｈトランジスタＭ２１〜Ｍ２３のしきい値電圧が０Ｖであることが望ましい。また、第１のＮｃｈトランジスタＭ２１又は第２のＮｃｈトランジスタＭ２２に代えてダイオードを用いても良く、さらには、４相クロック方式のしきい値相殺型ポンプ回路を用いても良い。
【００５１】
昇圧部１０Ａと昇圧クロック制御回路１４０との間に設けられたクロック振幅切換回路５１、５２は、それぞれ、ソースが電源電圧ＶＤＤと接続されたＰｃｈトランジスタＭ２４と、ソースが接地電圧ＶＳＳと接続された第４のＮｃｈトランジスタＭ２５とを有している。ＰｃｈトランジスタＭ２４と第４のＮｃｈトランジスタＭ２５とのドレイン同士の間には、入力されるクロック信号ＣＬＫ１又はＣＬＫ２の振幅を切り換えるための、それぞれゲート及びドレインが接続されたｎ（但し、ｎは１以上の整数。）個のＮｃｈトランジスタＭＮｖ１〜ＭＮｖｎが直列に接続されている。また、ＰｃｈトランジスタＭ２４と第４のＮｃｈトランジスタＭ２５の互いのゲートは接続されており、この共通のゲートには、クロック信号ＣＬＫ１又はそれと相補な関係のクロック信号ＣＬＫ２が入力される。さらに、各ＮｃｈトランジスタＭＮｖ１〜ＭＮｖｎのドレイン及びソースには、スイッチ素子としてｎ個のＰｃｈトランジスタＭＰｖ１〜ＭＰｖｎがそれぞれＮｃｈトランジスタＭＮｖ１〜ＭＮｖｎと対応するように接続され、各ＰｃｈトランジスタＭＰｖ１〜ＭＰｖｎのゲートには、昇圧能力制御信号ＥＮ１〜ＥＮｎがそれぞれ入力される。
【００５２】
この構成により、外部から入力されるクロック信号ＣＬＫ１又はＣＬＫ２は、クロック振幅切換回路５１、５２によって、その振幅が変更された後、各昇圧セル２１〜２３に供給される。
【００５３】
以下、前記のように構成された昇圧回路の動作を説明する。
【００５４】
図５（ａ）に示すように、例えば、ｎ個の昇圧能力制御信号ＥＮ１〜ＥＮｎのうち、ｍ（但し、ｍは、１≦ｍ≦ｎの整数。）本の昇圧能力制御信号ＥＮ１〜ＥＮｍの電位をハイレベルとした場合には、クロック振幅切換回路５１、５２におけるスイッチトランジスタであるＰｃｈトランジスタＭＰｖ１〜ＭＰｖｍはそれぞれ非導通となるため、図５（ｂ）に示すように、クロック信号ＣＬＫ１又はＣＬＫ２の振幅ＶＤＤに対し、振幅切換回路５１、５２からの出力信号の振幅はＶＤＤ−ｍ・Ｖｔとなる。ここで、ＶｔはＮｃｈトランジスタＭＮｖ１〜ＭＮｖｎの各しきい値電圧を表わしている。このように、第２の実施形態に係る昇圧部１０Ａは、昇圧能力制御信号ＥＮ１〜ＥＮｎによって、昇圧部１０Ａを動作させるクロック信号の振幅を小さくすることにより、該昇圧部１０Ａにおける昇圧能力を下げることができる。
【００５５】
例えば、昇圧回路に対して、電源電圧を比較的に広い帯域で昇圧させる場合に、高い電源電圧の場合は、外部から入力されるクロック信号ＣＬＫ１又はＣＬＫ２から昇圧用クロック信号の振幅を小さくして、昇圧部１０Ａにおける昇圧能力を小さくすれば良い。これにより、昇圧用クロック信号の振幅が小さくなることから、高い電源電圧での耐圧オーバーをも防止することもできる。
【００５６】
以上説明したように、第２の実施形態に係る昇圧回路によると、外部からの制御信号（昇圧能力切替信号ＥＮ１〜ＥＮｎ）に基づいて、昇圧用クロック信号の振幅を、外部から入力されるクロック信号ＣＬＫ１又はＣＬＫ２の振幅よりも小さくすることにより、昇圧部１０Ａにおける昇圧能力を調整することができるため、昇圧電圧検知回路１２０に設定された目標電圧（基準電圧ＶＲＥＦ）に対するオーバーシュートを防止することができるので、昇圧回路を構成する素子の信頼性を向上することができる。その上、比較的に高い電源電圧で動作する際には、各素子の耐圧オーバーをも防止することができる。
【００５７】
なお、第２の実施形態においても昇圧部１０Ａにおける昇圧セル２１〜２３を３段構成としたが、これに限られず、１段でも良く、また、４段以上としても良い。
【００５８】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００５９】
図６は本発明の第３の実施形態に係る昇圧回路を示している。図６において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００６０】
図６に示すように、第３の実施形態に係る昇圧回路は、互いに直列に接続された３段の昇圧セル３１、３２、３３と、後段の昇圧セル３３の出力側に設けられ、ダイオード接続されたＮｃｈトランジスタからなる電力出力部３４とを含む昇圧部１０Ｂと、該昇圧部１０Ｂから出力される出力電圧（昇圧電圧）ＶＰＰを検知し、検知した出力電圧ＶＰＰが所定の電圧値以下である場合に、クロック制御信号ＰＥＮを出力する昇圧電圧検知回路１２０と、クロック制御信号ＰＥＮに基づいて、外部から入力されるクロック信号ＣＬＫ１０、ＣＬＫ２０、ＣＬＫ３０又はＣＬＫ４０を各昇圧セル３１〜３３に対して選択的に出力する昇圧クロック制御回路１４０Ａとにより構成されている。
【００６１】
各昇圧セル３１〜３３は、入力端子ＶＩＮと出力端子ＶＯとの間に設けられ、互いに並列に接続されたｎ（但し、ｎは２以上の整数。）個のＮｃｈの電荷転送トランジスタＭ３１〜Ｍ３ｎと、該電荷転送トランジスタＭ３１〜Ｍ３ｎの各ゲートと接続され、該各ゲートを駆動するゲート昇圧用キャパシタＣｇ１〜Ｃｇｎと、電荷転送トランジスタＭ３１〜Ｍ３ｎの各ゲート及びドレインの間にそれぞれ直列に接続され、該ゲート及びドレインの間を導通又は非導通とするｎ個のＮｃｈトランジスタであるスイッチトランジスタＳＷ１〜ＳＷｎと、出力端子ＶＯ及びクロック信号ＣＬＫ３０又はＣＬＫ４０が入力される昇圧クロック入力端子ＣＬＫＭの間に設けられた昇圧用キャパシタＣＰとを有している。
【００６２】
さらに、各昇圧セル３１〜３３は、外部から入力される制御信号としての昇圧能力切替信号ＥＮ１〜ＥＮｎ−１を受け、ゲート昇圧用キャパシタＣｇ１〜ＣｇｎのうちのＣｇ２〜Ｃｇｎに対して選択的に駆動電圧を印加する電荷転送トランジスタ制御回路３３０を有している。ここで、ゲート昇圧用キャパシタＣｇ１には、クロック信号ＣＬＫ１０又はＣＬＫ２０が制御クロック入力端子ＣＬＫＳを介して直接に入力される。
【００６３】
電荷転送トランジスタ制御回路３３０は、昇圧能力切替信号ＥＮ１〜ＥＮｎ−１のうちの１つの信号が入力されるｎ−１個のインバータと、それぞれ、一方の入力端子が各インバータの出力を受け、他方の入力端子がクロック信号ＣＬＫ１０又はＣＬＫ２０を受けるｎ−１個のアンド回路とにより構成されている。
【００６４】
この構成により、昇圧能力制御信号ＥＮ１〜ＥＮｎ−１に基づいて、クロック信号ＣＬＫ１０又はＣＬＫ２０がゲート昇圧用キャパシタＣｇ２〜Ｃｇｎに対して選択的に印加されるため、電荷転送トランジスタＭ３２〜Ｍ３ｎのうち駆動されるトランジスタの個数が調節される。
【００６５】
第３の実施形態で用いるクロック信号ＣＬＫ１０、ＣＬＫ２０、ＣＬＫ３０及びＣＬＫ４０のタイミングチャートは、図７に示す通りであり、例えば、後段の昇圧セル３３においては、制御クロック入力端子ＣＬＫＳに印加されるクロック信号ＣＬＫ１０の電位がハイレベルの期間は、昇圧クロック入力端子ＣＬＫＭに印加されるクロック信号ＣＬＫ４０は、クロック信号ＣＬＫ１０の電位がハイレベルに遷移するよりも前からロウレベルに遷移し、且つクロック信号ＣＬＫ１０の電位がロウレベルに遷移した後にハイレベルに遷移する。
【００６６】
また、昇圧クロック制御回路１４０Ａは、第１の実施形態と同様に、昇圧電圧検知回路１２０からのクロック制御信号ＰＥＮによって、クロック信号ＣＬＫ１０、ＣＬＫ２０、ＣＬＫ３０及びＣＬＫ４０の出力が同時に制御される。
【００６７】
ここでも、昇圧部１０Ｂにおける昇圧効率を上げるには、各ＮｃｈトランジスタＭ３１〜Ｍ３ｎのしきい値電圧が０Ｖであることが望ましい。
【００６８】
以下、前記のように構成された昇圧回路の動作を説明する。
【００６９】
昇圧部１０Ｂにおいて、初段の昇圧セル３１に含まれる昇圧用キャパシタＣＰから、中段の昇圧セル３２に含まれる昇圧用キャパシタＣＰ、さらに後段の昇圧セル３３に含まれる昇圧用キャパシタＣＰというように、各昇圧キャパシタＣＰに順次電荷を蓄積して所定の昇圧電圧を得る。このとき、初段の昇圧キャパシタＣＰから昇圧された電圧を中段の昇圧キャパシタＣＰに転送する際に、所定のタイミングで、中段の各ゲート昇圧キャパシタＣｇ１〜Ｃｇｎに入力されるクロック信号ＣＬＫ２０の電位をロウレベルからハイレベルに遷移することにより、初段から転送される昇圧電圧の電圧降下が抑制される。
【００７０】
続いて、初段から中段の昇圧容量ＣＰに転送された昇圧電圧は、入力されるクロック信号ＣＬＫ３０の電位をロウレベルからハイレベルに遷移することにより、さらに昇圧され、中段の昇圧セル３２から転送された昇圧電圧は、後段の昇圧セル３３に転送されて、所定の昇圧電圧だけ昇圧される。この一連の昇圧動作を繰り返すことにより、電源電圧ＶＤＤよりも高い昇圧電圧を発生させることができる。昇圧された電圧は、電力出力部３４を構成するＮｃｈトランジスタの電流通路の入力端子に供給される。
【００７１】
第３の実施形態においては、昇圧能力制御信号ＥＮ１〜ＥＮｎ−１のうち、例えば、ｍ（但し、ｍは、２≦ｍ≦ｎの整数。）番目の制御信号ＥＮｍの電位をハイレベルとした場合に、電荷転送トランジスタＭ３ｍのゲートに接続されているゲート昇圧用キャパシタＣｇｍに対して、電荷転送トランジスタ制御回路３３０がクロック信号ＣＬＫ１０又はＣＬＫ２０を供給しないため、電荷転送トランジスタＭ３ｍは非動作状態となるので、出力端子ＶＯに電荷を転送をしなくなる。
【００７２】
図８は各昇圧セル３１〜３３において、ｎ個の電荷転送トランジスタＭ３１〜Ｍ３ｎのうち動作するトランジスタの数が多い場合と少ない場合との昇圧電圧の内部波形を示す。
【００７３】
図８に示すように、各昇圧セル３１〜３３における電荷転送トランジスタＭ３１〜Ｍ３ｎの動作数が多い場合は、電荷の転送速度が速くなるため、その昇圧能力は大きくなる。一方、電荷転送トランジスタＭ３１〜Ｍ３ｎの動作数が少ない場合は、電荷の転送速度が遅くなり、その昇圧能力は小さくなる。このように、転送速度を遅くすることによって、昇圧動作時の電源電流のピーク値を低減することができる。
【００７４】
例えば、負荷電流の大きさが異なるモード、例えば該昇圧回路を組み込む半導体装置における動作モードやスタンバイモード等において、負荷電流が大きい動作モードでは、各昇圧能力切替信号ＥＮ１〜ＥＮｎのうちの一部又は全部の値をロウレベルに調整して、ゲート昇圧用キャパシタＣｇ２〜Ｃｇｎと接続される電荷転送トランジスタＭ３２〜Ｍ３ｎの動作数を増やすことにより、各昇圧セル３１〜３３の昇圧能力を大きくすることができる。
【００７５】
逆に、負荷電流が小さいスタンバイモードでは、各昇圧能力切替信号ＥＮ１〜ＥＮｎのうちの一部又は全部の値をハイレベルに調整して、ゲート昇圧用キャパシタＣｇ２〜Ｃｇｎと接続される電荷転送トランジスタＭ３２〜Ｍ３ｎの動作数を減らすことにより、各昇圧セル３１〜３３の昇圧能力を小さくすることができる。
【００７６】
このように、第３の実施形態に係る昇圧回路によると、外部からの制御信号（昇圧能力切替信号ＥＮ１〜ＥＮｎ−１）に基づいて、各昇圧セル３１〜３３における電荷転送トランジスタＭ３２〜Ｍ３ｎの動作数を調節することにより、昇圧部１０Ｂにおける昇圧能力を調整することができるため、昇圧電圧検知回路１２０に設定された目標電圧（基準電圧ＶＲＥＦ）に対するオーバーシュートを防止することができる。これにより、昇圧回路を構成する素子の信頼性を向上できると共に、昇圧動作時における電源電流のピーク値が低減されるので、昇圧回路の動作ノイズを小さくすることができる。
【００７７】
なお、昇圧部１０Ｂにおける昇圧セル３１〜３３を３段構成としたが、これに限られず、１段構成でも良く、また、４段以上の構成としても良い。
【００７８】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【００７９】
図９は本発明の第４の実施形態に係る昇圧回路を示している。図９において、図１及び図６に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００８０】
図９に示すように、第４の実施形態に係る昇圧回路は、互いに直列に接続された３段の昇圧セル４１、４２、４３と、後段の昇圧セル４３の出力側に設けられた電力出力部３４とを含む昇圧部１０Ｃと、該昇圧部１０Ｃから出力される出力電圧（昇圧電圧）ＶＰＰを検知し、検知した出力電圧ＶＰＰが所定の電圧値以下である場合に、クロック制御信号ＰＥＮを出力する昇圧電圧検知回路１２０と、クロック制御信号ＰＥＮに基づいて、外部から入力されるクロック信号ＣＬＫ５０、ＣＬＫ６０、ＣＬＫ１又はＣＬＫ２を各昇圧セル４１〜４３に対して選択的に出力する昇圧クロック制御回路１４０Ａとにより構成されている。
【００８１】
各昇圧セル４１〜４３は、入力端子ＶＩＮと出力端子ＶＯとの間に設けられ、互いに並列に接続された３個のＮｃｈの電荷転送トランジスタＭ４１〜Ｍ４３と、該電荷転送トランジスタＭ４１〜Ｍ４３の各ゲートと接続され、該各ゲートを駆動するゲート昇圧用キャパシタＣｇ１〜Ｃｇｎ３、電荷転送トランジスタＭ４１〜Ｍ４３の各ゲート及びドレインの間にそれぞれ直列に接続され、該ゲート及びドレインの間を導通又は非導通とする３個のＮｃｈトランジスタであるスイッチトランジスタＳＷ１〜ＳＷ３と、出力端子ＶＯ及びクロック信号ＣＬＫ１又はＣＬＫ２が入力される昇圧クロック入力端子ＣＬＫＭの間に設けられた昇圧用キャパシタＣＰとを有している。ここで、電荷転送トランジスタ４１〜４３の個数を３としているが、これに限られない。
【００８２】
さらに、各昇圧セル４１〜４３は、外部から入力されるクロック信号５０又はＣＬＫ６０を受け、ゲート昇圧用キャパシタＣｇ１〜Ｃｇ３のうちのＣｇ２及びＣｇ３に対して駆動電圧の印加タイミングに遅延を設ける電荷転送トランジスタシフト制御回路４３０を有している。ここで、ゲート昇圧用キャパシタＣｇ１には、クロック信号ＣＬＫ５０又はＣＬＫ６０が制御クロック入力端子ＣＬＫＳを介して直接に入力される。
【００８３】
電荷転送トランジスタシフト制御回路４３０は、一方の入力端子が制御クロック入力端子ＣＬＫＳと接続され、他方の入力端子が制御クロック入力端子ＣＬＫＳと直列に続された２つのインバータからなる遅延回路４３１を介して接続され、出力端子がゲート昇圧用キャパシタＣｇ２と接続された第１のアンド回路４３２と、一方の入力端子が制御クロック入力端子ＣＬＫＳと接続され、他方の入力端子が該制御クロック入力端子ＣＬＫＳと直列に接続された２組の遅延回路４３１を介して接続され、出力端子がゲート昇圧用キャパシタＣｇ３と接続された第２のアンド回路４３３とにより構成されている。
【００８４】
また、昇圧クロック制御回路１４０Ａは、第３の実施形態と同様に、昇圧電圧検知回路１２０からのクロック制御信号ＰＥＮによって、クロック信号ＣＬＫ５０、ＣＬＫ６０、ＣＬＫ１及びＣＬＫ２の出力が同時に制御される。
【００８５】
ここでも、昇圧部１０Ｂにおける昇圧効率を上げるには、各ＮｃｈトランジスタＭ４１〜Ｍ４３のしきい値電圧が０Ｖであることが望ましい。
【００８６】
このように、第４の実施形態に係る昇圧回路は、各昇圧セル４１〜４３に含まれる各電荷転送トランジスタＭ４２、Ｍ４３のゲートと接続されたゲート昇圧用キャパシタＣｇ２〜Ｃｇ３に対して、駆動電圧の印加タイミングに遅延を与える電荷転送トランジスタシフト回路４３０を設けているため、電荷転送トランジスタＭ４１〜４３の動作数が順次シフトしながら増加する。
【００８７】
以下、前記のように構成された昇圧回路の動作を説明する。
【００８８】
まず、各昇圧セル４１〜４３に入力される昇圧用のクロック信号ＣＬＫ１及びＣＬＫ２は、図２に示したように、互いに相補な関係を有する方形波である。
【００８９】
昇圧部１０Ｃにおいて、初段の昇圧セル４１に含まれる昇圧用キャパシタＣＰから、中段の昇圧セル４２に含まれる昇圧用キャパシタＣＰ、さらに後段の昇圧セル４３に含まれる昇圧用キャパシタＣＰというように、各昇圧キャパシタＣＰに順次電荷を蓄積して所定の昇圧電圧を得る。このとき、初段の昇圧キャパシタＣＰから昇圧された電圧を中段の昇圧キャパシタＣＰに転送する際に、所定のタイミングで、中段の各ゲート昇圧キャパシタＣｇ１〜Ｃｇ３に入力されるクロック信号ＣＬＫ６０の電位をロウレベルからハイレベルに遷移することにより、図１０に示すように、電荷転送トランジスタＭ４１〜Ｍ４３の各ゲート電圧ＣＬＫＳ１〜ＣＬＫＳ３は、第１の電荷転送トランジスタＭ４１から第３の電荷転送トランジスタＭ４３まで順次シフトして上昇する。これにより、入力された電荷の転送は段階的に行なわれると共に、昇圧動作時における電源電流のピーク値を抑ることができる。
【００９０】
以上説明したように、第４の実施形態に係る昇圧回路によると、簡便な回路構成で、各昇圧セル４１〜４３における電荷転送トランジスタＭ４１〜Ｍ４３に対して動作タイミングをシフトしながら駆動電圧を供給するため、昇圧部１０Ｃにおける昇圧動作時における電源電流のピーク値を低減でき、昇圧回路の動作ノイズを小さくすることができる。
【００９１】
なお、昇圧部１０Ｃにおける昇圧セル４１〜４３を３段構成としたが、これに限られず、１段構成でも良く、また、４段以上の構成としても良い。
【００９２】
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
【００９３】
図１１は本発明の第５の実施形態に係る昇圧回路のブロック構成を示している。図１１において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００９４】
図１１に示すように、第５の実施形態に係る昇圧回路は、昇圧部１０と、該昇圧部１０から出力される出力電圧（昇圧電圧）ＶＰＰを検知し、検知した出力電圧ＶＰＰが所定の電圧値以下である場合に、クロック制御信号ＰＥＮを昇圧部１０に出力する昇圧電圧検知回路１２０と、出力電圧ＶＰＰを検知し、検知した出力電圧ＶＰＰに基づいて、制御信号としての昇圧能力切替信号ＥＮ１〜ＥＮｎを昇圧部１０に出力する昇圧電圧検知制御回路６０とにより構成されている。ここでは、クロック制御信号ＰＥＮを受ける昇圧クロック制御回路は昇圧部１０に組み込まれている。
【００９５】
図１２は昇圧電圧検知制御回路６０の回路構成の一例を示している。
【００９６】
図１２に示すように、第５の実施形態に係る昇圧電圧検知制御回路６０は、出力電圧ＶＰＰと接地端子との間に互いに直列に接続されたｎ＋１（但し、ｎは１以上の整数。）個の抵抗器Ｒ１〜Ｒｎ＋１と、各抵抗器Ｒ１〜Ｒｎ＋１における各隣接間のノードＶＰＰＤ１〜ＶＰＰＤｎの電位と基準電圧ＶＲＥＦとが入力され、且つ各ノードＶＰＰＤ１〜ＶＰＰＤｎの電位と基準電圧ＶＲＥＦとを比較して演算を行ない、昇圧能力切替信号ＥＮ１〜ＥＮｎを出力する電圧比較部６１とから構成されている。
【００９７】
電圧比較部６１は、昇圧能力切替信号ＥＮ１〜ＥＮｎをそれぞれ出力するｎ個の差動増幅器からなり、反転入力端子には基準電位ＶＲＥＦが入力され、非反転入力端子には各ノードＶＰＰＤ１〜ＶＰＰＤｎの電位がそれぞれ入力される。
【００９８】
この構成により、昇圧電圧検知制御回路６０から出力される、各ノードと対応する昇圧能力切替信号ＥＮ１〜ＥＮｎは、昇圧電圧ＶＰＰを抵抗分割した各ノードＶＰＰＤ１〜ＶＰＰＤｎが基準電圧ＶＲＥＦよりも低い場合には、それぞれロウレベルとなり、基準電圧ＶＲＥＦよりも高い場合には、それぞれハイレベルとなる。
【００９９】
以下、前記のように構成された昇圧回路の動作について、昇圧回路から出力される昇圧電圧ＶＰＰの電圧波形を示す図１３を参照しながら説明する。
【０１００】
図１３に示すように、クロック制御信号ＰＥＮがハイレベルとなり、昇圧動作が開始された直後は、昇圧電圧ＶＰＰは、ＶＰＰ＜判定レベル１＜判定レベル２＜・・・＜判定レベルｎであるため、昇圧電圧検知制御回路６０から出力される昇圧能力切替信号ＥＮ１〜ＥＮｎの電位はすべてロウレベルとなるので、例えば第１の実施形態で説明したように、昇圧部１０における昇圧能力は最大となる。ここで、各判定レベルの算出式は、以下の通りである。
【０１０１】
判定レベルｎ＝ＶＲＥＦ×（Ｒ１＋Ｒ２＋・・・＋Ｒｎ＋１）／Ｒ１
判定レベルｎ−１＝ＶＲＥＦ×（Ｒ１＋Ｒ２・・・＋Ｒｎ＋１）／（Ｒ１＋Ｒ２）
判定レベル１＝ＶＲＥＦ×（Ｒ１＋Ｒ２・・・＋Ｒｎ＋１）／（Ｒ１＋Ｒ２＋・・・＋Ｒｎ）その後、昇圧電圧ＶＰＰが次第に昇圧されて、判定レベル１を超えると、昇圧電圧検知制御回路６０から出力される昇圧能力切替信号ＥＮ１の電位がハイレベルとなって、昇圧部１０の昇圧能力が下がる。
【０１０２】
さらに、昇圧電圧ＶＰＰが判定レベルｎよりも高い電位の昇圧有効レベルを超えるまでは、段階的に昇圧能力を下げながら昇圧動作を続け、昇圧有効レベルを超えると、クロック制御信号ＰＥＮが非活性となって、昇圧部１０はその昇圧動作を停止する。
【０１０３】
このように、第５の実施形態に係る昇圧回路によると、出力電圧ＶＰＰの電圧値を段階的に検知して、制御信号（昇圧能力切替信号ＥＮ１〜ＥＮｎ）を出力する昇圧電位検知制御回路６０を備えているため、昇圧電圧ＶＰＰが、設定された目標電圧に近づくにつれて昇圧能力が下がるので、出力電圧ＶＰＰのオーバーシュートが防止され、その結果、昇圧回路を構成する素子の信頼性を向上することができる。
【０１０４】
なお、昇圧部１０は、第１の実施形態に係る構成には限られず、第２又は第３の実施形態に係る昇圧部１０Ａ、１０Ｂを用いても良い。
【０１０５】
（第６の実施形態）
以下、本発明の第６の実施形態について図面を参照しながら説明する。
【０１０６】
図１４は本発明の第６の実施形態に係る昇圧回路のブロック構成を示している。図１４において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１０７】
図１４に示すように、第６の実施形態に係る昇圧回路は、昇圧部１０と、該昇圧部１０から出力される出力電圧（昇圧電圧）ＶＰＰを検知し、検知した出力電圧ＶＰＰが所定の電圧値以下である場合に、クロック制御信号ＰＥＮを昇圧部１０に出力する昇圧電圧検知回路１２０と、電源電圧ＶＤＤに応じて、制御信号としての昇圧能力切替信号ＥＮ１〜ＥＮｎを昇圧部１０に出力する電源電圧検知制御回路７０とにより構成されている。ここでは、クロック制御信号ＰＥＮを受ける昇圧クロック制御回路は昇圧部１０に組み込まれている。
【０１０８】
図１５は電源電圧検知制御回路７０の回路構成の一例を示している。
【０１０９】
図１５に示すように、第６の実施形態に係る電源電圧検知制御回路７０は、電源電圧ＶＤＤと接地端子との間に互いに直列に接続されたｎ＋１（但し、ｎは１以上の整数。）個の抵抗器Ｒ１〜Ｒｎ＋１と、各抵抗器Ｒ１〜Ｒｎ＋１における各隣接間のノードＶＤＤＤ１〜ＶＤＤＤｎの電位と基準電圧ＶＲＥＦとが入力され、且つ各ノードＶＤＤＤ１〜ＶＤＤＤｎの電位と基準電圧ＶＲＥＦとを比較して演算を行ない、昇圧能力切替信号ＥＮ１〜ＥＮｎを出力する電圧比較部７１とから構成されている。
【０１１０】
電圧比較部７１は、昇圧能力切替信号ＥＮ１〜ＥＮｎをそれぞれ出力するｎ個の差動増幅器からなり、反転入力端子には基準電位ＶＲＥＦが入力され、非反転入力端子には各ノードＶＤＤＤ１〜ＶＤＤＤｎの電位がそれぞれ入力される。
【０１１１】
この構成により、電源電圧検知制御回路７０から出力される、各ノードと対応する昇圧能力切替信号ＥＮ１〜ＥＮｎは、電源電圧ＶＤＤを抵抗分割した各ノードＶＤＤＤ１〜ＶＤＤＤｎが基準電圧ＶＲＥＦよりも低い場合には、それぞれロウレベルとなり、基準電圧ＶＲＥＦよりも高い場合には、それぞれハイレベルとなる。
【０１１２】
以下、前記のように構成された昇圧回路の動作について、昇圧回路から出力される昇圧電圧ＶＰＰの電圧波形を示す図１６を参照しながら説明する。
【０１１３】
図１６に示すように、電源電圧検知制御回路７０において、電源電圧ＶＤＤがＶＤＤ＜判定レベル１の場合は、昇圧能力切替信号ＥＮ１〜ＥＮｎの電位がすべてロウレベルとなるため、昇圧部１０における昇圧能力は最大となる。
【０１１４】
これに対し、電源電圧ＶＤＤがＶＤＤ＞判定レベル２の場合には、昇圧能力切替信号ＥＮ１の電位がハイレベルとなって、昇圧部１０における昇圧能力が下がる。ここで、各判定レベルの算出式は、前述した通りである。
【０１１５】
このように、第６の実施形態に係る昇圧回路によると、電源電圧ＶＤＤの電圧値を段階的に検知して、制御信号（昇圧能力切替信号ＥＮ１〜ＥＮｎ）を出力する電源電位検知制御回路７０を備えているため、電源電圧ＶＤＤが比較的に高い場合であっても、昇圧部１０において昇圧能力が上がり過ぎないようにすることができるので、広い帯域を持つ電源電圧ＶＤＤを用いて昇圧回路を動作させる場合においても、出力電圧ＶＰＰのオーバーシュートを防止することができる。その結果、昇圧回路を構成する素子の信頼性を向上することができる。
【０１１６】
なお、昇圧部１０は、第１の実施形態に係る構成には限られず、第２又は第３の実施形態に係る昇圧部１０Ａ、１０Ｂを用いても良い。
【０１１７】
（第７の実施形態）
以下、本発明の第７の実施形態について図面を参照しながら説明する。
【０１１８】
図１７は本発明の第７の実施形態に係る昇圧回路のブロック構成を示している。図１７において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１１９】
図１７に示すように、第７の実施形態に係る昇圧回路は、昇圧部１０と、該昇圧部１０から出力される出力電圧（昇圧電圧）ＶＰＰを検知し、検知した出力電圧ＶＰＰが所定の電圧値以下である場合に、クロック制御信号ＰＥＮを昇圧部１０に出力する昇圧電圧検知回路１２０と、出力電圧ＶＰＰを検知し、検知した出力電圧ＶＰＰに基づいて、制御信号としての昇圧能力切替信号ＥＮ１〜ＥＮｎを昇圧部１０に出力する昇圧電圧検知制御回路６０Ａと、電源電圧ＶＤＤを検知して昇圧能力切り替えイネーブル信号信号ＥＮＤＥＴを昇圧電圧検知制御回路６０Ａに出力する電源電圧検知制御回路７０Ａにより構成されている。ここでは、クロック制御信号ＰＥＮを受ける昇圧クロック制御回路は昇圧部１０に組み込まれている。
【０１２０】
図１８（ａ）及び図１８（ｂ）は昇圧電圧検知制御回路６０Ａ及び電源電圧検知制御回路７０Ａの回路構成の一例をそれぞれ示している。
【０１２１】
図１８（ａ）に示すように、昇圧電圧検知制御回路６０Ａは、図１２に示す昇圧電圧検知制御回路６０との相違点のみを説明すると、電圧比較部６１と出力端子との間に、電圧比較部６１を構成するｎ（但し、ｎは１以上の整数。）個の差動増幅器と対応するアンド回路からなるスイッチ部６２を有している。
【０１２２】
スイッチ部６２を構成する各アンド回路は、それぞれ、一方の入力端子が昇圧能力切替信号ＥＮ１〜ＥＮｎのうちの１つを受け、他方の入力端子が電源電圧検知制御回路７０Ａからの昇圧能力切り替えイネーブル信号信号ＥＮＤＥＴを受ける。
【０１２３】
この構成により、昇圧電圧検知制御回路６０Ａは、昇圧電圧検知イネーブル信号信号ＥＮＤＥＴの電位がハイレベルの期間においては、昇圧電圧ＶＰＰが抵抗分割された各ノードＶＰＰＤ１〜ＶＰＰＤｎの電位が基準電圧ＶＲＥＦよりも低い場合には、各ノードと対応した昇圧能力切替信号ＥＮ１〜ＥＮｎをロウレベルで出力し、逆に、基準電圧ＶＲＥＦよりも高い場合には、各ノードと対応した昇圧能力切替信号ＥＮ１〜ＥＮｎをハイレベルで出力する。
【０１２４】
一方、昇圧能力切り替えイネーブル信号ＥＮＤＥＴの電位がロウレベルの期間においては、昇圧電圧検知制御回路６０Ａは、昇圧能力切替信号ＥＮ１〜ＥＮｎの電位をすべてロウレベルで出力する。
【０１２５】
また、図１８（ｂ）に示すように、電源電圧検知制御回路７０Ａは、電源電圧ＶＤＤと接地端子との間に直列に接続された抵抗器Ｒ１、Ｒ２と、一方の入力端子が抵抗器Ｒ１、Ｒ２の接続ノードＶＤＤＥと接続され、他方の入力端子が基準電圧ＶＲＥＦを受け、接続ノードＶＤＤＥの電圧と基準電圧ＶＲＥＦとの比較演算を行なって、昇圧能力切り替えイネーブル信号ＥＮＤＥＴを出力する電圧比較器とにより構成されている。ここでは電圧比較器として差動増幅器を用い、反転入力端子に基準電圧ＶＲＥＦが印加され、非反転入力端子に接続ノードＶＤＤＥの電圧が印加される。この構成により、接続ノードＶＤＤＥの電圧が基準電圧ＶＲＥＦよりも低い場合は、昇圧能力切り替えイネーブル信号ＥＮＤＥＴはロウレベルとなり、接続ノードＶＤＤＥの電圧が基準電圧ＶＲＥＦよりも高い場合は、昇圧能力切り替えイネーブル信号ＥＮＤＥＴはハイレベルとなる。
【０１２６】
以下、前記のように構成された昇圧回路の動作について、昇圧回路から出力される昇圧電圧ＶＰＰの電圧波形を示す図１９を参照しながら説明する。
【０１２７】
図１８（ｂ）に示したように、電源電圧ＶＤＤが基準電圧ＶＲＥＦ及び抵抗器Ｒ１、Ｒ２の抵抗値により決定される所定の電圧値以上の高電源電圧である場合には、昇圧能力切り替えイネーブル信号ＥＮＤＥＴの電位はハイレベルとなる。
【０１２８】
これにより、図１８（ａ）に示したように、昇圧電圧検知制御回路６０Ａは、昇圧電圧ＶＰＰの値に応じてハイレベル又はロウレベルの値を持つ昇圧能力切替信号ＥＮ１〜ＥＮｎを出力することができるため、図１９に示すように、昇圧部１０における昇圧能力を出力電圧検知制御レベルごとに調整することができる。
【０１２９】
これに対し、電源電圧が所定の電圧値よりも低い低電源電圧である場合には、昇圧能力切り替えイネーブル信号ＥＮＤＥＴの電位がロウレベルとなるため、ロウレベルの昇圧能力切り替えイネーブル信号ＥＮＤＥＴを受ける昇圧電圧検知制御回路６０Ａから出力される昇圧能力切替信号ＥＮ１〜ＥＮｎの電位はすべてロウベルとなるので、昇圧部１０における昇圧能力は最大となり、例えば図１９に示すように、出力電圧検知制御レベル２に達したとしても、昇圧部１０の昇圧能力が下がらないようにすることができる。
【０１３０】
このように、第７の実施形態に係る昇圧回路によると、電源電圧ＶＤＤを検知して、昇圧電圧検知制御回路６０Ａの出力を制御する電源電圧検知制御回路７０Ａを備えているため、電源電圧ＶＤＤの電圧値に応じて昇圧部１０の昇圧能力を調整することができる。その結果、広い帯域を持つ電源電圧ＶＤＤを用いて昇圧回路を動作させる場合においても、出力電圧ＶＰＰのオーバーシュートを防止することができ、その上、低電源電圧時においても昇圧部１０の昇圧能力を小さくし過ぎないようにすることができる。従って、昇圧回路を構成する素子の信頼性を向上することができると共に、電源電圧ＶＤＤが比較的に低い場合であっても、セットアップ時間の遅延を防止することができる。
【０１３１】
なお、昇圧部１０は、第１の実施形態に係る構成には限られず、第２又は第３の実施形態に係る昇圧部１０Ａ、１０Ｂを用いても良い。
【０１３２】
【発明の効果】
本発明に係る第１の昇圧回路によると、昇圧部の昇圧能力を調整できるため、設定された目標電圧に対するオーバーシュートを防止できるので、昇圧回路を構成する素子の信頼性を向上でき、加えて消費電流をも低減することができる。
【０１３３】
本発明に係る第２の昇圧回路によると、昇圧セルが持つ昇圧能力を調整できるため、設定された目標電圧に対するオーバーシュートを防止できるので、昇圧回路を構成する素子の信頼性を向上でき、加えて昇圧部の耐圧オーバーを防止することができる。
【０１３４】
本発明に係る第３の昇圧回路によると、昇圧部の昇圧能力を調整できるため、設定された目標電圧に対するオーバーシュートを防止できるので、昇圧回路を構成する素子の信頼性を向上でき、加えて昇圧部の動作時における電源電流のピーク値を低減することができる。
【０１３５】
本発明に係る第４の昇圧回路によると、複数の電荷転送トランジスタに遅延を与えながら、該複数の電荷転送トランジスタを徐々に動作させることができるため、簡便な回路構成で、昇圧部の動作時における電源電流のピーク値を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る昇圧回路を示す回路図である。
【図２】本発明の第１の実施形態に係る昇圧回路に供給されるクロック信号の波形図である。
【図３】本発明の第１の実施形態に係る昇圧回路を構成する昇圧電圧検知回路の一例を示す回路図である。
【図４】本発明の第２の実施形態に係る昇圧回路を示す回路図である。
【図５】（ａ）は本発明の第２の実施形態に係る昇圧回路を構成するクロック振幅切換回路の一例を示す回路図である。（ｂ）は（ａ）に示すクロック振幅切換回路における入力信号と出力信号とを示す波形図である。
【図６】本発明の第３の実施形態に係る昇圧回路を示す回路図である。
【図７】本発明の第３の実施形態に係る昇圧回路に供給されるクロック信号の波形図である。
【図８】本発明の第３の実施形態に係る昇圧回路の昇圧動作を示すタイミングチャート図である。
【図９】本発明の第４の実施形態に係る昇圧回路を示す回路図である。
【図１０】本発明の第４の実施形態に係る昇圧回路の昇圧動作を示すタイミングチャート図である。
【図１１】本発明の第５の実施形態に係る昇圧回路を示すブロック構成図である。
【図１２】本発明の第５の実施形態に係る昇圧回路を構成する昇圧電圧検知制御回路の一例を示す回路図である。
【図１３】本発明の第５の実施形態に係る昇圧回路の昇圧動作を示すタイミングチャート図である。
【図１４】本発明の第６の実施形態に係る昇圧回路を示すブロック構成図である。
【図１５】本発明の第６の実施形態に係る昇圧回路を構成する電源電圧検知制御回路の一例を示す回路図である。
【図１６】本発明の第６の実施形態に係る昇圧回路の昇圧動作を示すタイミングチャート図である。
【図１７】本発明の第７の実施形態に係る昇圧回路を示すブロック構成図である。
【図１８】（ａ）は本発明の第７の実施形態に係る昇圧回路を構成する昇圧電圧検知制御回路の一例を示す回路図である。（ｂ）は本発明の第７の実施形態に係る昇圧回路を構成する電源電圧検知制御回路の一例を示す回路図である。
【図１９】本発明の第７の実施形態に係る昇圧回路の昇圧動作を示すタイミングチャート図である。
【図２０】従来の昇圧回路を示す構成図である。
【図２１】従来の昇圧回路の昇圧動作を示す図である。
【符号の説明】
１０ 昇圧部
１０Ａ 昇圧部
１０Ｂ 昇圧部
１０Ｃ 昇圧部
１１ 昇圧セル
１２ 昇圧セル
１３ 昇圧セル
１３ｎ 接続切換回路
１４ 電力出力部
２１ 昇圧セル
２２ 昇圧セル
２３ 昇圧セル
２４ 電力出力部
３１ 昇圧セル
３２ 昇圧セル
３３ 昇圧セル
３３０ 電荷転送トランジスタ制御回路
３４ 電力出力部
４１ 昇圧セル
４２ 昇圧セル
４３ 昇圧セル
４３０ 電荷転送トランジスタシフト制御回路
４３１ 遅延回路
４３２ 第１のアンド回路
４３３ 第２のアンド回路
５１ クロック振幅切換回路
５２ クロック振幅切換回路
６０ 昇圧電圧検知制御回路
６０Ａ 昇圧電圧検知制御回路
６１ 電圧比較部
６２ スイッチ部
７０ 電源電圧検知制御回路
７０Ａ 電源電圧検知制御回路
７１ 電圧比較部
１２０ 昇圧電圧検知回路
１４０ 昇圧クロック制御回路
１４０Ａ 昇圧クロック制御回路
ＣＰ 昇圧用キャパシタ
Ｃｇｎ ゲート昇圧用キャパシタ
ＳＷｎ スイッチトランジスタ
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置等の半導体集積回路装置に用いられる昇圧回路に関する。
【０００２】
【従来の技術】
従来、昇圧電位の上限値を、昇圧された出力電位（昇圧電位）と基準電位とを比較して制御する昇圧回路は、例えば不揮発性半導体記憶装置における消去用及び書込み用の高電圧供給回路に昇圧電位の上限値を決定するために設けられているトランジスタの破壊を防止する目的に用いられている（例えば、特許文献１参照。）。
【０００３】
図２０は特許文献１に記載された従来の昇圧回路の構成の一例を示している。
【０００４】
図２０に示すように、複数（ｎ個、但しｎは１以上の整数。）のポンプ回路８１１〜８１ｎはそれぞれ、ゲート及びドレインとが接続され且つ互いに直列に接続された第１のＮチャネルＭＯＳトランジスタＭＮ１及び第２のＮチャネルＭＯＳトランジスタＭＮ２と、一方の電極が各トランジスタＭＮ１、ＭＮ２のゲートと接続され、他方の電極がポンピング制御信号発生回路８６０から出力される相補信号であるポンピング制御信号Ｔｃ 、Ｂｃ を受ける第１のポンピング容量Ｃ１及び第２のポンピング容量Ｃ２とにより構成されている。
【０００５】
初段のポンプ回路８１１は、ゲート及びドレインが接続されたＮチャネルＭＯＳからなる電源トランジスタＮＴｒ８１を介して、電源端子Ｖｃｃと順方向接続されている。また、最終段のポンプ回路８１ｎの出力端子は、ゲート及びドレインが電源端子Ｖｃｃと接続されたプルアップ用ＮチャネルＭＯＳトランジスタＮＴｒ８２のソースと接続されて昇圧電位（出力電位）ＶＰＵＭＰが取り出されると共に、昇圧電位感知回路８２０の入力端子と接続されている。
【０００６】
昇圧電位感知回路８２０は、入力端子に昇圧電位ＶＰＵＭＰが印加され、その出力端子から比較用出力電位ＶＰＵＭＰＣが出力されて、比較増幅回路８３０の非反転入力端子に印加される。
【０００７】
比較増幅回路８３０は、反転入力端子に基準電位発生回路８４０からの基準電位ＶＲＥＦが印加される差動増幅回路であり、昇圧電位感知回路８２０の比較用出力電位ＶＰＵＭＰＣと基準電位発生回路８４０の基準電位ＶＲＥＦとを比較して、その比較結果をポンピング制御信号発生回路８６０に出力する。
【０００８】
以下、前記のように構成された昇圧回路の動作を説明する。
【０００９】
図２０に示す昇圧回路は、ポンピング制御信号発生回路８６０で生成される相補クロック信号Ｔｃ、Ｂｃを用い、各ポンプ回路８１１〜８１ｎを構成する第１及び第２のポンピング容量Ｃ１、Ｃ２の電位をそれぞれ交互にハイレベルとロウレベルとに駆動する。これにより、しきい値電圧がＶＴＨである電源トランジスタＮＴｒ８１を介して供給された電位（ＶＣＣ−ＶＴＨ）に、段数ｎによって決定される昇圧電位差ΔＶだけ加えた電位（ＶＣＣ−ＶＴＨ＋ΔＶ）を昇圧回路の出力電位ＶＰＵＭＰとして得ることができる。
【００１０】
比較増幅回路８３０は、基準電位ＶＲＥＦが比較用出力電位ＶＰＵＭＰＣよりも高いか等しい場合、すなわちＶＲＥＦ≧ＶＰＵＭＰＣとなる期間は昇圧動作を続け、逆に、基準電位ＶＲＥＦが比較用出力電位ＶＰＵＭＰＣよりも低い場合、すなわちＶＲＥＦ＜ＶＰＵＭＰＣとなる期間は昇圧動作を停止する。
【００１１】
なお、他の従来例として、出力電位（昇圧電位）の値に応じてポンピングパルスのパルス幅を可変として出力電位の制御を行なう方法も提案されている。
【００１２】
【特許文献１】
特開平４−１３２０８８号（第５−７頁、第１図）
【００１３】
【発明が解決しようとする課題】
しかしながら、図２０に示す昇圧回路は、図２１に示すように、所定の昇圧電位、すなわち目標値に対して、出力電位にオーバーシュート又はアンダーシュートが生じるため、昇圧された出力電位の制御が難しいという問題がある。これは、出力電位に応じて、昇圧回路の昇圧動作及び昇圧停止を切り換えるため、センス遅延等により、出力電位の判定に遅れが生じるからである。
【００１４】
また、従来のポンピングパルス幅を制御する昇圧方法には、パルス幅を制御する制御回路の回路規模及び消費電力が大きくなるという他の問題がある。これは、パルス幅制御回路においては、昇圧電位の出力値に応じた中間電位を生成し、生成した中間電位をパルス発生回路に入力することによってパルス幅の制御を行なうからである。
【００１５】
本発明は、前記従来の問題に鑑み、所定の昇圧電位に対する出力電位の変動幅を小さくすると共に、簡易な回路構成で容易に制御ができるようにすることを目的とする。
【００１６】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の昇圧回路は、それぞれが、電荷転送トランジスタと、互いに並列に接続された複数の昇圧用キャパシタとを含み、クロック信号により入力電圧を昇圧して出力する１つの又は互いに直列に接続された複数の昇圧セルを有する昇圧部と、昇圧部から出力される昇圧電圧を検知し、検知した昇圧電圧が所定の電圧値以下である場合に、検知信号を出力する昇圧電圧検知部と、検知信号によりクロック信号を出力するクロック発生部とを備え、昇圧部は、制御信号に基づいて複数の昇圧用キャパシタの接続状態を切り換える接続切換回路を有している。
【００１７】
第１の昇圧回路によると、昇圧部が制御信号に基づいて複数の昇圧用キャパシタの接続状態を切り換える接続切換回路を有しているため、例えば外部からの制御信号に応じて、動作させる昇圧セル内の昇圧用キャパシタの個数を調節することにより、昇圧部の昇圧能力を調整できるので、設定された目標電圧に対するオーバーシュートを防止できるようになる。その結果、昇圧回路を構成する素子の信頼性を向上でき、加えて消費電流をも低減することができる。
【００１８】
本発明に係る第２の昇圧回路は、制御信号に基づいて、第１のクロック信号の振幅を変更し切り換えた第２のクロック信号を出力するクロック振幅切換部と、それぞれが、電荷転送トランジスタ及び昇圧用キャパシタを含み、第２のクロック信号により入力電圧を昇圧して出力する１つの又は互いに直列に接続された複数の昇圧セルを有する昇圧部と、昇圧部から出力される昇圧電圧を検知し、検知した昇圧電圧が所定の電圧値以下である場合に、検知信号を出力する昇圧電圧検知部と、検知信号により第１のクロック信号を出力するクロック発生部とを備えている。
【００１９】
第２の昇圧回路によると、制御信号に基づいて、第１のクロック信号の振幅を変更し切り換えた第２のクロック信号を出力するクロック振幅切換部を備えているため、第２のクロック信号の振幅を第１のクロック信号の振幅よりも小さくすることにより、昇圧セルが持つ昇圧能力を調整できるので、設定された目標電圧に対するオーバーシュートを防止できるようになり、その結果、昇圧回路を構成する素子の信頼性を向上でき、加えて昇圧部の耐圧オーバーを防止することができる。
【００２０】
本発明に係る第３の昇圧回路は、それぞれが、互いに並列に接続され、前段からの出力電圧を入力として後段に出力する複数の電荷転送トランジスタと、一方の電極が複数の電荷転送トランジスタの出力端子と接続され、他方の電極が第１のクロック信号を受ける出力電圧用キャパシタとを含む１つの又は互いに直列に接続された複数の昇圧セルを有する昇圧部と、昇圧部から出力される昇圧電圧を検知し、検知した昇圧電圧が所定の電圧値以下である場合に、検知信号を出力する昇圧電圧検知部と、検知信号により第１のクロック信号及び該第１のクロック信号と位相が異なる第２のクロック信号を出力するクロック発生部とを備え、昇圧部は、それぞれ、一方の電極が各電荷転送トランジスタのゲートと接続され、他方の電極が第２のクロック信号を受ける複数のゲート昇圧用キャパシタと、ゲート昇圧用キャパシタと接続され、制御信号に基づいて各電荷転送トランジスタを選択的に動作させる電荷転送トランジスタ制御回路と、各電荷転送トランジスタにおける入力端子とゲートとの間を導通又は非導通とする複数のスイッチトランジスタとを有している。
【００２１】
第３の昇圧回路によると、昇圧部は、互いに並列に接続され、前段からの出力電圧を入力として後段に出力する複数の電荷転送トランジスタと、それぞれ、一方の電極が電荷転送トランジスタのゲートと接続され、他方の電極が第１のクロック信号と異なる位相を持つ第２のクロック信号を受ける複数のゲート昇圧用キャパシタと、制御信号に基づいて各電荷転送トランジスタを選択的に動作させる電荷転送トランジスタ制御回路と、各電荷転送トランジスタにおける入力端子とゲートとの間を導通又は非導通とする複数のスイッチトランジスタとを有しているため、制御信号に応じて動作させる昇圧セル内の電荷転送トランジスタの数を変更することにより、昇圧部の昇圧能力を調整できるので、設定された目標電圧に対するオーバーシュートを防止できるようになり、その結果、昇圧回路を構成する素子の信頼性を向上でき、加えて昇圧部の動作時における電源電流のピーク値を低減することができる。
【００２２】
本発明に係る第４の昇圧回路は、それぞれが、互いに並列に接続され、前段からの出力電圧を入力として後段に出力する複数の電荷転送トランジスタと、一方の電極が複数の電荷転送トランジスタの出力端子と接続され、他方の電極が第１のクロック信号を受ける出力電圧用キャパシタとを含む１つの又は互いに直列に接続された複数の昇圧セルを有する昇圧部と、昇圧部から出力される昇圧電圧を検知し、検知した昇圧電圧が所定の電圧値以下である場合に、検知信号を出力する昇圧電圧検知部と、検知信号により第１のクロック信号及び該第１のクロック信号と位相が異なる第２のクロック信号を出力するクロック発生部とを備え、昇圧部は、それぞれ、一方の電極が各電荷転送トランジスタのゲートと接続され、他方の電極が第２のクロック信号を受ける複数のゲート昇圧用キャパシタと、ゲート昇圧用キャパシタと接続され、複数の電荷転送トランジスタを順次シフトさせながら動作させる電荷転送トランジスタシフト制御回路と、各電荷転送トランジスタにおける入力端子とゲートとの間を導通又は非導通とする複数のスイッチトランジスタとを有している。
【００２３】
第４の昇圧回路によると、昇圧部は、互いに並列に接続され、前段からの出力電圧を入力として後段に出力する複数の電荷転送トランジスタと、それぞれ、一方の電極が電荷転送トランジスタのゲートと接続され、他方の電極が第１のクロック信号と異なる位相を持つ第２のクロック信号を受ける複数のゲート昇圧用キャパシタと、ゲート昇圧用キャパシタと接続され、複数の電荷転送トランジスタを順次シフトさせながら動作させる電荷転送トランジスタシフト制御回路と、各電荷転送トランジスタにおける入力端子とゲートとの間を導通又は非導通とする複数のスイッチトランジスタとを有しているため、複数の電荷転送トランジスタに遅延を与えながら、該複数の電荷転送トランジスタを徐々に動作させることができる。このように、簡便な回路構成であっても、昇圧部の動作時における電源電流のピーク値を低減することができる。
【００２４】
第１〜第３の昇圧回路は、昇圧部からの出力電圧を検出して、制御信号を出力する昇圧電圧検知制御部をさらに備えていることが好ましい。このようにすると、昇圧電圧が目標電圧値に近づくにつれて昇圧能力を下げることができるため、昇圧電圧のオーバーシュートを防ぐことができる。
【００２５】
この場合に、電源電圧を検知して、昇圧電圧検知制御部の出力を制御する電源電圧検知制御部をさらに備えていることが好ましい。このようにすると、電源電圧に応じて昇圧能力を調整できるため、低電源電圧時に昇圧能力が下がり過ぎないようにすることができるので、比較的に広い帯域（範囲）を持つ電源電圧を昇圧する場合においても、昇圧電圧のオーバーシュートを防ぐことができ、その上、低電源電圧側におけるセットアップ時間の遅延をも防止することができる。
【００２６】
また、第１〜第３の昇圧回路は、電源電圧を検出して、制御信号を出力する昇圧電圧検知制御部をさらに備えていることが好ましい。このようにすると、電源電圧が高い場合であっても、昇圧能力が上がり過ぎないようにすることができるため、比較的に広い電圧帯域を持つ電源電圧を昇圧する場合においても、昇圧電圧のオーバーシュートを防ぐことができる。
【００２７】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２８】
図１は本発明の第１の実施形態に係る昇圧回路を示している。
【００２９】
図１に示すように、第１の実施形態に係る昇圧回路は、互いに直列に接続された３段の昇圧セル１１、１２、１３、後段の昇圧セル１３の出力側に設けられダイオード接続されたＮｃｈトランジスタＭ１４からなる電力出力部１４を含む昇圧部１０と、該昇圧部１０から出力される出力電圧（昇圧電圧）ＶＰＰを検知し、検知した出力電圧ＶＰＰが所定の電圧値以下である場合に、クロック制御信号（検知信号）ＰＥＮを出力する昇圧電圧検知回路１２０と、クロック制御信号ＰＥＮに基づいて、外部から入力されるクロック信号ＣＬＫ１又はＣＬＫ２を各昇圧セル１１〜１３に対して選択的に出力する昇圧クロック制御回路１４０とにより構成されている。
【００３０】
各昇圧セル１１〜１３は、入力端子ＶＩＮと出力端子ＶＯとの間に設けられ、ゲート及びドレインが接続（ダイオード接続）された第１のＮｃｈトランジスタＭ１１と、ゲート及びドレインが電源電圧ＶＤＤに接続され、ソースが第１のＮｃｈトランジスタＭ１１のソースと接続された第２のＮｃｈトランジスタＭ１２と、クロック信号ＣＬＫ１又はＣＬＫ２が入力される昇圧クロック入力端子ＣＬＫＭと第１のＮｃｈトランジスタＭ１１のドレインとの間に設けられた昇圧用キャパシタＣＰとを有している。
【００３１】
昇圧用キャパシタＣＰには、ｎ（但し、ｎは１以上の整数。）個の補助昇圧用キャパシタＣＳ１〜ＣＳｎが、外部から入力される制御信号としての昇圧能力切替信号ＥＮ１〜ＥＮｎによりそれぞれ制御される接続切換回路１３１〜１３ｎを介して並列に接続されている。
【００３２】
また、初段の昇圧セル１１の入力端子ＶＩＮには、ゲート及びドレインが電源電圧ＶＤＤに接続された第３のＮｃｈトランジスタＭ１３が接続されている。
【００３３】
ここで、昇圧部１０における昇圧効率を上げるには、各ＮｃｈトランジスタＭ１１〜Ｍ１４のしきい値電圧が０Ｖであることが望ましい。また、各ＮｃｈトランジスタＭ１１〜Ｍ１４に代えてダイオードを用いても良く、さらには、４相クロック方式のしきい値相殺型ポンプ回路を用いても良い。
【００３４】
初段及び後段の昇圧セル１１、１３の昇圧クロック入力端子ＣＬＫＭには、図２に示すように、互いに相補な関係にある昇圧クロック信号ＣＬＫ１及びＣＬＫ２のうちのＣＬＫ１が入力されることにより入力電圧を昇圧する。一方、中段の昇圧セル１２の昇圧クロック入力端子ＣＬＫＭには、昇圧クロック信号ＣＬＫ１及びＣＬＫ２のうちのＣＬＫ２が入力されることにより入力電圧を昇圧する。
【００３５】
各接続切換回路１３１〜１３ｎは、それぞれ、入力端子ＶＩからの入力電圧と昇圧能力切替信号ＥＮ１〜ＥＮｎのうち対応する一信号とを受けるレベルシフタＬＳと、昇圧用キャパシタＣＰの対向する各電極とそれぞれ直列に接続され、各ゲートがレベルシフタＬＳの出力端子と接続された第１のＰｃｈトランジスタＭｃ１及び第２のＰｃｈトランジスタＭｃ２とにより構成されている。
【００３６】
昇圧電圧検知回路１２０は、図３に示すように、昇圧電圧ＶＰＰと接地端子との間に直列に接続された抵抗器Ｒ１、Ｒ２と、一方の入力端子が抵抗器Ｒ１、Ｒ２の接続ノードＶＰＰＤＰと接続され、他方の入力端子が基準電圧ＶＲＥＦを受け、接続ノードＶＰＰＤＰの電圧と基準電圧ＶＲＥＦとの比較演算を行なって、クロック制御信号ＰＥＮを出力する電圧比較器とにより構成されている。ここでは電圧比較器として差動増幅器を用い、非反転入力端子には基準電圧ＶＲＥＦが印加され、反転入力端子には接続ノードＶＰＰＤＰの電圧が印加される。この構成により、接続ノードＶＰＰＤＰの電圧が基準電圧ＶＲＥＦよりも低い場合は、クロック制御信号ＰＥＮの電位はハイレベルとなり、接続ノードＶＰＰＤＰの電圧が基準電圧ＶＲＥＦよりも高い場合は、クロック制御信号ＰＥＮの電位はロウレベルとなる。
【００３７】
昇圧クロック制御回路１４０は、図１に示すように、一方の入力端子がクロック信号ＣＬＫ１又はＣＬＫ２を受け、他方の入力端子がクロック制御信号ＰＥＮを受ける２つのアンド回路を有しており、各アンド回路の演算結果に応じてクロック信号ＣＬＫ１又はＣＬＫ２を各昇圧セル１１〜１３の昇圧クロック入力端子ＣＬＫＭに供給する。このように、昇圧クロック制御回路１４０は、昇圧電圧検知回路１２０からのクロック制御信号ＰＥＮに基づいて、昇圧部１０に対するクロック信号ＣＬＫ１又はＣＬＫ２の供給及び停止を制御し、これにより、昇圧部１０における昇圧動作が制御される。
【００３８】
以下、前記のように構成された昇圧回路の動作を説明する。
【００３９】
図１に示す昇圧部１０において、外部から入力される各昇圧能力切替信号ＥＮ１〜ＥＮｎの値がそれぞれロウレベルの場合には、昇圧セル１１〜１３の各接続切換回路１３１〜１３ｎに含まれるｎ個のレベルシフタＬＳからの出力値は、いずれもロウレベルとなる。このため、接続切換回路１３１〜１３ｎにおける各ＰｃｈトランジスタＭｃ１、Ｍｃ２は共に導通状態となるので、各接続切換回路１３１〜１３ｎに対応して設けられた補助昇圧用キャパシタＣＳ１〜ＣＳｎが昇圧用キャパシタＣＰと並列接続として導通するようになり、その結果、昇圧部１０の昇圧能力が高くなる。
【００４０】
これとは逆に、各昇圧能力切替信号ＥＮ１〜ＥＮｎの値がそれぞれハイレベルとなると、各レベルシフタＬＳからの出力値は出力端子ＶＯの電圧レベルとなるため、接続切換回路１３１〜１３ｎの各ＰｃｈトランジスタＭｃ１、Ｍｃ２は非導通状態となる。これにより、各接続切換回路１３１〜１３ｎに対応して設けられた補助昇圧用キャパシタＣＳ１〜ＣＳｎは昇圧用キャパシタＣＰと電気的に切り離されて、昇圧部１０における昇圧能力が低下する。その上、補助昇圧用キャパシタＣＳ１〜ＣＳｎが切り離されることにより寄生容量が低減するため、昇圧部１０における消費電流を低減することができる。
【００４１】
例えば、第１の実施形態に係る昇圧回路を用いると、負荷電流の大きさが異なるモード、例えば該昇圧回路を組み込む半導体装置における動作モードやスタンバイモード等において、負荷電流が大きい動作モードでは、各昇圧能力切替信号ＥＮ１〜ＥＮｎのうちの一部又は全部の値をロウレベルに調整して、昇圧用キャパシタＣＰと接続される補助昇圧用キャパシタＣＳｎの数を増やすことにより、昇圧部１０における昇圧能力を大きくすることができる。
【００４２】
逆に、負荷電流が小さいスタンバイモードでは、各昇圧能力切替信号ＥＮ１〜ＥＮｎのうちの一部又は全部の値をハイレベルに調整して、昇圧用キャパシタＣＰと接続される補助昇圧用キャパシタＣＳｎの数を減らすことにより、昇圧部１０における昇圧能力を小さくすることができる。
【００４３】
以上説明したように、第１の実施形態によると、外部からの制御信号（昇圧能力切替信号ＥＮ１〜ＥＮｎ）に基づいて、各昇圧セル１１〜１３における補助昇圧用キャパシタＣＳｎの個数を増減して、各昇圧セル１１〜１３ごとの容量を増減することにより、昇圧部１０における昇圧能力を調整することができるため、昇圧電圧検知回路１２０に設定された目標電圧（基準電圧ＶＲＥＦ）に対するオーバーシュートを防止することができるので、昇圧回路を構成する素子の信頼性を向上することができる。その上、昇圧能力が小さくて済む動作モードにおいては、その昇圧能力を抑制できるので、昇圧回路における消費電流を低減することができる。
【００４４】
なお、ここでは、昇圧部１０における昇圧セル１１〜１３を３段構成としたが、これに限られず、１段構成でも良く、また、４段以上の構成としても良い。
【００４５】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００４６】
図４は本発明の第２の実施形態に係る昇圧回路を示している。図４において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００４７】
図４に示すように、第２の実施形態に係る昇圧回路は、互いに直列に接続された３段の昇圧セル２１、２２、２３、後段の昇圧セル２３の出力側に設けられダイオード接続されたＮｃｈトランジスタからなる電力出力部２４を含む昇圧部１０Ａと、該昇圧部１０Ａから出力される出力電圧（昇圧電圧）ＶＰＰを検知し、検知した出力電圧ＶＰＰが所定の電圧値以下である場合に、クロック制御信号ＰＥＮを出力する昇圧電圧検知回路１２０と、クロック制御信号ＰＥＮに基づいて、外部から入力されるクロック信号ＣＬＫ１又はＣＬＫ２を各昇圧セル１１〜１３に対して選択的に出力する昇圧クロック制御回路１４０と、外部から入力される制御信号としての昇圧能力切替信号ＥＮ１〜ＥＮｎに基づいて、クロック信号ＣＬＫ１又はＣＬＫ２の振幅を変更して切り換えたクロック信号をそれぞれ出力するクロック振幅切換回路５１、５２とにより構成されている。
【００４８】
各昇圧セル２１〜２３は、入力端子ＶＩＮと出力端子ＶＯとの間に設けられ、ダイオード接続された第１のＮｃｈトランジスタＭ２１と、ゲート及びドレインが電源電圧ＶＤＤに接続され、ソースが第１のＮｃｈトランジスタＭ２１のソースと接続された第２のＮｃｈトランジスタＭ２２と、昇圧クロック入力端子ＣＬＫＭ及び第１のＮｃｈトランジスタＭ２１のドレインの間に設けられた昇圧用キャパシタＣＰとを有している。
【００４９】
また、初段の昇圧セル２１の入力端子ＶＩＮには、ゲート及びドレインが電源電圧ＶＤＤに接続された第３のＮｃｈトランジスタＭ２３が接続されている。
【００５０】
ここで、昇圧部１０Ａにおける昇圧効率を上げるには、各ＮｃｈトランジスタＭ２１〜Ｍ２３のしきい値電圧が０Ｖであることが望ましい。また、第１のＮｃｈトランジスタＭ２１又は第２のＮｃｈトランジスタＭ２２に代えてダイオードを用いても良く、さらには、４相クロック方式のしきい値相殺型ポンプ回路を用いても良い。
【００５１】
昇圧部１０Ａと昇圧クロック制御回路１４０との間に設けられたクロック振幅切換回路５１、５２は、それぞれ、ソースが電源電圧ＶＤＤと接続されたＰｃｈトランジスタＭ２４と、ソースが接地電圧ＶＳＳと接続された第４のＮｃｈトランジスタＭ２５とを有している。ＰｃｈトランジスタＭ２４と第４のＮｃｈトランジスタＭ２５とのドレイン同士の間には、入力されるクロック信号ＣＬＫ１又はＣＬＫ２の振幅を切り換えるための、それぞれゲート及びドレインが接続されたｎ（但し、ｎは１以上の整数。）個のＮｃｈトランジスタＭＮｖ１〜ＭＮｖｎが直列に接続されている。また、ＰｃｈトランジスタＭ２４と第４のＮｃｈトランジスタＭ２５の互いのゲートは接続されており、この共通のゲートには、クロック信号ＣＬＫ１又はそれと相補な関係のクロック信号ＣＬＫ２が入力される。さらに、各ＮｃｈトランジスタＭＮｖ１〜ＭＮｖｎのドレイン及びソースには、スイッチ素子としてｎ個のＰｃｈトランジスタＭＰｖ１〜ＭＰｖｎがそれぞれＮｃｈトランジスタＭＮｖ１〜ＭＮｖｎと対応するように接続され、各ＰｃｈトランジスタＭＰｖ１〜ＭＰｖｎのゲートには、昇圧能力制御信号ＥＮ１〜ＥＮｎがそれぞれ入力される。
【００５２】
この構成により、外部から入力されるクロック信号ＣＬＫ１又はＣＬＫ２は、クロック振幅切換回路５１、５２によって、その振幅が変更された後、各昇圧セル２１〜２３に供給される。
【００５３】
以下、前記のように構成された昇圧回路の動作を説明する。
【００５４】
図５（ａ）に示すように、例えば、ｎ個の昇圧能力制御信号ＥＮ１〜ＥＮｎのうち、ｍ（但し、ｍは、１≦ｍ≦ｎの整数。）本の昇圧能力制御信号ＥＮ１〜ＥＮｍの電位をハイレベルとした場合には、クロック振幅切換回路５１、５２におけるスイッチトランジスタであるＰｃｈトランジスタＭＰｖ１〜ＭＰｖｍはそれぞれ非導通となるため、図５（ｂ）に示すように、クロック信号ＣＬＫ１又はＣＬＫ２の振幅ＶＤＤに対し、振幅切換回路５１、５２からの出力信号の振幅はＶＤＤ−ｍ・Ｖｔとなる。ここで、ＶｔはＮｃｈトランジスタＭＮｖ１〜ＭＮｖｎの各しきい値電圧を表わしている。このように、第２の実施形態に係る昇圧部１０Ａは、昇圧能力制御信号ＥＮ１〜ＥＮｎによって、昇圧部１０Ａを動作させるクロック信号の振幅を小さくすることにより、該昇圧部１０Ａにおける昇圧能力を下げることができる。
【００５５】
例えば、昇圧回路に対して、電源電圧を比較的に広い帯域で昇圧させる場合に、高い電源電圧の場合は、外部から入力されるクロック信号ＣＬＫ１又はＣＬＫ２から昇圧用クロック信号の振幅を小さくして、昇圧部１０Ａにおける昇圧能力を小さくすれば良い。これにより、昇圧用クロック信号の振幅が小さくなることから、高い電源電圧での耐圧オーバーをも防止することもできる。
【００５６】
以上説明したように、第２の実施形態に係る昇圧回路によると、外部からの制御信号（昇圧能力切替信号ＥＮ１〜ＥＮｎ）に基づいて、昇圧用クロック信号の振幅を、外部から入力されるクロック信号ＣＬＫ１又はＣＬＫ２の振幅よりも小さくすることにより、昇圧部１０Ａにおける昇圧能力を調整することができるため、昇圧電圧検知回路１２０に設定された目標電圧（基準電圧ＶＲＥＦ）に対するオーバーシュートを防止することができるので、昇圧回路を構成する素子の信頼性を向上することができる。その上、比較的に高い電源電圧で動作する際には、各素子の耐圧オーバーをも防止することができる。
【００５７】
なお、第２の実施形態においても昇圧部１０Ａにおける昇圧セル２１〜２３を３段構成としたが、これに限られず、１段でも良く、また、４段以上としても良い。
【００５８】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００５９】
図６は本発明の第３の実施形態に係る昇圧回路を示している。図６において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００６０】
図６に示すように、第３の実施形態に係る昇圧回路は、互いに直列に接続された３段の昇圧セル３１、３２、３３と、後段の昇圧セル３３の出力側に設けられ、ダイオード接続されたＮｃｈトランジスタからなる電力出力部３４とを含む昇圧部１０Ｂと、該昇圧部１０Ｂから出力される出力電圧（昇圧電圧）ＶＰＰを検知し、検知した出力電圧ＶＰＰが所定の電圧値以下である場合に、クロック制御信号ＰＥＮを出力する昇圧電圧検知回路１２０と、クロック制御信号ＰＥＮに基づいて、外部から入力されるクロック信号ＣＬＫ１０、ＣＬＫ２０、ＣＬＫ３０又はＣＬＫ４０を各昇圧セル３１〜３３に対して選択的に出力する昇圧クロック制御回路１４０Ａとにより構成されている。
【００６１】
各昇圧セル３１〜３３は、入力端子ＶＩＮと出力端子ＶＯとの間に設けられ、互いに並列に接続されたｎ（但し、ｎは２以上の整数。）個のＮｃｈの電荷転送トランジスタＭ３１〜Ｍ３ｎと、該電荷転送トランジスタＭ３１〜Ｍ３ｎの各ゲートと接続され、該各ゲートを駆動するゲート昇圧用キャパシタＣｇ１〜Ｃｇｎと、電荷転送トランジスタＭ３１〜Ｍ３ｎの各ゲート及びドレインの間にそれぞれ直列に接続され、該ゲート及びドレインの間を導通又は非導通とするｎ個のＮｃｈトランジスタであるスイッチトランジスタＳＷ１〜ＳＷｎと、出力端子ＶＯ及びクロック信号ＣＬＫ３０又はＣＬＫ４０が入力される昇圧クロック入力端子ＣＬＫＭの間に設けられた昇圧用キャパシタＣＰとを有している。
【００６２】
さらに、各昇圧セル３１〜３３は、外部から入力される制御信号としての昇圧能力切替信号ＥＮ１〜ＥＮｎ−１を受け、ゲート昇圧用キャパシタＣｇ１〜ＣｇｎのうちのＣｇ２〜Ｃｇｎに対して選択的に駆動電圧を印加する電荷転送トランジスタ制御回路３３０を有している。ここで、ゲート昇圧用キャパシタＣｇ１には、クロック信号ＣＬＫ１０又はＣＬＫ２０が制御クロック入力端子ＣＬＫＳを介して直接に入力される。
【００６３】
電荷転送トランジスタ制御回路３３０は、昇圧能力切替信号ＥＮ１〜ＥＮｎ−１のうちの１つの信号が入力されるｎ−１個のインバータと、それぞれ、一方の入力端子が各インバータの出力を受け、他方の入力端子がクロック信号ＣＬＫ１０又はＣＬＫ２０を受けるｎ−１個のアンド回路とにより構成されている。
【００６４】
この構成により、昇圧能力制御信号ＥＮ１〜ＥＮｎ−１に基づいて、クロック信号ＣＬＫ１０又はＣＬＫ２０がゲート昇圧用キャパシタＣｇ２〜Ｃｇｎに対して選択的に印加されるため、電荷転送トランジスタＭ３２〜Ｍ３ｎのうち駆動されるトランジスタの個数が調節される。
【００６５】
第３の実施形態で用いるクロック信号ＣＬＫ１０、ＣＬＫ２０、ＣＬＫ３０及びＣＬＫ４０のタイミングチャートは、図７に示す通りであり、例えば、後段の昇圧セル３３においては、制御クロック入力端子ＣＬＫＳに印加されるクロック信号ＣＬＫ１０の電位がハイレベルの期間は、昇圧クロック入力端子ＣＬＫＭに印加されるクロック信号ＣＬＫ４０は、クロック信号ＣＬＫ１０の電位がハイレベルに遷移するよりも前からロウレベルに遷移し、且つクロック信号ＣＬＫ１０の電位がロウレベルに遷移した後にハイレベルに遷移する。
【００６６】
また、昇圧クロック制御回路１４０Ａは、第１の実施形態と同様に、昇圧電圧検知回路１２０からのクロック制御信号ＰＥＮによって、クロック信号ＣＬＫ１０、ＣＬＫ２０、ＣＬＫ３０及びＣＬＫ４０の出力が同時に制御される。
【００６７】
ここでも、昇圧部１０Ｂにおける昇圧効率を上げるには、各ＮｃｈトランジスタＭ３１〜Ｍ３ｎのしきい値電圧が０Ｖであることが望ましい。
【００６８】
以下、前記のように構成された昇圧回路の動作を説明する。
【００６９】
昇圧部１０Ｂにおいて、初段の昇圧セル３１に含まれる昇圧用キャパシタＣＰから、中段の昇圧セル３２に含まれる昇圧用キャパシタＣＰ、さらに後段の昇圧セル３３に含まれる昇圧用キャパシタＣＰというように、各昇圧キャパシタＣＰに順次電荷を蓄積して所定の昇圧電圧を得る。このとき、初段の昇圧キャパシタＣＰから昇圧された電圧を中段の昇圧キャパシタＣＰに転送する際に、所定のタイミングで、中段の各ゲート昇圧キャパシタＣｇ１〜Ｃｇｎに入力されるクロック信号ＣＬＫ２０の電位をロウレベルからハイレベルに遷移することにより、初段から転送される昇圧電圧の電圧降下が抑制される。
【００７０】
続いて、初段から中段の昇圧容量ＣＰに転送された昇圧電圧は、入力されるクロック信号ＣＬＫ３０の電位をロウレベルからハイレベルに遷移することにより、さらに昇圧され、中段の昇圧セル３２から転送された昇圧電圧は、後段の昇圧セル３３に転送されて、所定の昇圧電圧だけ昇圧される。この一連の昇圧動作を繰り返すことにより、電源電圧ＶＤＤよりも高い昇圧電圧を発生させることができる。昇圧された電圧は、電力出力部３４を構成するＮｃｈトランジスタの電流通路の入力端子に供給される。
【００７１】
第３の実施形態においては、昇圧能力制御信号ＥＮ１〜ＥＮｎ−１のうち、例えば、ｍ（但し、ｍは、２≦ｍ≦ｎの整数。）番目の制御信号ＥＮｍの電位をハイレベルとした場合に、電荷転送トランジスタＭ３ｍのゲートに接続されているゲート昇圧用キャパシタＣｇｍに対して、電荷転送トランジスタ制御回路３３０がクロック信号ＣＬＫ１０又はＣＬＫ２０を供給しないため、電荷転送トランジスタＭ３ｍは非動作状態となるので、出力端子ＶＯに電荷を転送をしなくなる。
【００７２】
図８は各昇圧セル３１〜３３において、ｎ個の電荷転送トランジスタＭ３１〜Ｍ３ｎのうち動作するトランジスタの数が多い場合と少ない場合との昇圧電圧の内部波形を示す。
【００７３】
図８に示すように、各昇圧セル３１〜３３における電荷転送トランジスタＭ３１〜Ｍ３ｎの動作数が多い場合は、電荷の転送速度が速くなるため、その昇圧能力は大きくなる。一方、電荷転送トランジスタＭ３１〜Ｍ３ｎの動作数が少ない場合は、電荷の転送速度が遅くなり、その昇圧能力は小さくなる。このように、転送速度を遅くすることによって、昇圧動作時の電源電流のピーク値を低減することができる。
【００７４】
例えば、負荷電流の大きさが異なるモード、例えば該昇圧回路を組み込む半導体装置における動作モードやスタンバイモード等において、負荷電流が大きい動作モードでは、各昇圧能力切替信号ＥＮ１〜ＥＮｎのうちの一部又は全部の値をロウレベルに調整して、ゲート昇圧用キャパシタＣｇ２〜Ｃｇｎと接続される電荷転送トランジスタＭ３２〜Ｍ３ｎの動作数を増やすことにより、各昇圧セル３１〜３３の昇圧能力を大きくすることができる。
【００７５】
逆に、負荷電流が小さいスタンバイモードでは、各昇圧能力切替信号ＥＮ１〜ＥＮｎのうちの一部又は全部の値をハイレベルに調整して、ゲート昇圧用キャパシタＣｇ２〜Ｃｇｎと接続される電荷転送トランジスタＭ３２〜Ｍ３ｎの動作数を減らすことにより、各昇圧セル３１〜３３の昇圧能力を小さくすることができる。
【００７６】
このように、第３の実施形態に係る昇圧回路によると、外部からの制御信号（昇圧能力切替信号ＥＮ１〜ＥＮｎ−１）に基づいて、各昇圧セル３１〜３３における電荷転送トランジスタＭ３２〜Ｍ３ｎの動作数を調節することにより、昇圧部１０Ｂにおける昇圧能力を調整することができるため、昇圧電圧検知回路１２０に設定された目標電圧（基準電圧ＶＲＥＦ）に対するオーバーシュートを防止することができる。これにより、昇圧回路を構成する素子の信頼性を向上できると共に、昇圧動作時における電源電流のピーク値が低減されるので、昇圧回路の動作ノイズを小さくすることができる。
【００７７】
なお、昇圧部１０Ｂにおける昇圧セル３１〜３３を３段構成としたが、これに限られず、１段構成でも良く、また、４段以上の構成としても良い。
【００７８】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【００７９】
図９は本発明の第４の実施形態に係る昇圧回路を示している。図９において、図１及び図６に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００８０】
図９に示すように、第４の実施形態に係る昇圧回路は、互いに直列に接続された３段の昇圧セル４１、４２、４３と、後段の昇圧セル４３の出力側に設けられた電力出力部３４とを含む昇圧部１０Ｃと、該昇圧部１０Ｃから出力される出力電圧（昇圧電圧）ＶＰＰを検知し、検知した出力電圧ＶＰＰが所定の電圧値以下である場合に、クロック制御信号ＰＥＮを出力する昇圧電圧検知回路１２０と、クロック制御信号ＰＥＮに基づいて、外部から入力されるクロック信号ＣＬＫ５０、ＣＬＫ６０、ＣＬＫ１又はＣＬＫ２を各昇圧セル４１〜４３に対して選択的に出力する昇圧クロック制御回路１４０Ａとにより構成されている。
【００８１】
各昇圧セル４１〜４３は、入力端子ＶＩＮと出力端子ＶＯとの間に設けられ、互いに並列に接続された３個のＮｃｈの電荷転送トランジスタＭ４１〜Ｍ４３と、該電荷転送トランジスタＭ４１〜Ｍ４３の各ゲートと接続され、該各ゲートを駆動するゲート昇圧用キャパシタＣｇ１〜Ｃｇｎ３、電荷転送トランジスタＭ４１〜Ｍ４３の各ゲート及びドレインの間にそれぞれ直列に接続され、該ゲート及びドレインの間を導通又は非導通とする３個のＮｃｈトランジスタであるスイッチトランジスタＳＷ１〜ＳＷ３と、出力端子ＶＯ及びクロック信号ＣＬＫ１又はＣＬＫ２が入力される昇圧クロック入力端子ＣＬＫＭの間に設けられた昇圧用キャパシタＣＰとを有している。ここで、電荷転送トランジスタ４１〜４３の個数を３としているが、これに限られない。
【００８２】
さらに、各昇圧セル４１〜４３は、外部から入力されるクロック信号５０又はＣＬＫ６０を受け、ゲート昇圧用キャパシタＣｇ１〜Ｃｇ３のうちのＣｇ２及びＣｇ３に対して駆動電圧の印加タイミングに遅延を設ける電荷転送トランジスタシフト制御回路４３０を有している。ここで、ゲート昇圧用キャパシタＣｇ１には、クロック信号ＣＬＫ５０又はＣＬＫ６０が制御クロック入力端子ＣＬＫＳを介して直接に入力される。
【００８３】
電荷転送トランジスタシフト制御回路４３０は、一方の入力端子が制御クロック入力端子ＣＬＫＳと接続され、他方の入力端子が制御クロック入力端子ＣＬＫＳと直列に続された２つのインバータからなる遅延回路４３１を介して接続され、出力端子がゲート昇圧用キャパシタＣｇ２と接続された第１のアンド回路４３２と、一方の入力端子が制御クロック入力端子ＣＬＫＳと接続され、他方の入力端子が該制御クロック入力端子ＣＬＫＳと直列に接続された２組の遅延回路４３１を介して接続され、出力端子がゲート昇圧用キャパシタＣｇ３と接続された第２のアンド回路４３３とにより構成されている。
【００８４】
また、昇圧クロック制御回路１４０Ａは、第３の実施形態と同様に、昇圧電圧検知回路１２０からのクロック制御信号ＰＥＮによって、クロック信号ＣＬＫ５０、ＣＬＫ６０、ＣＬＫ１及びＣＬＫ２の出力が同時に制御される。
【００８５】
ここでも、昇圧部１０Ｂにおける昇圧効率を上げるには、各ＮｃｈトランジスタＭ４１〜Ｍ４３のしきい値電圧が０Ｖであることが望ましい。
【００８６】
このように、第４の実施形態に係る昇圧回路は、各昇圧セル４１〜４３に含まれる各電荷転送トランジスタＭ４２、Ｍ４３のゲートと接続されたゲート昇圧用キャパシタＣｇ２〜Ｃｇ３に対して、駆動電圧の印加タイミングに遅延を与える電荷転送トランジスタシフト回路４３０を設けているため、電荷転送トランジスタＭ４１〜４３の動作数が順次シフトしながら増加する。
【００８７】
以下、前記のように構成された昇圧回路の動作を説明する。
【００８８】
まず、各昇圧セル４１〜４３に入力される昇圧用のクロック信号ＣＬＫ１及びＣＬＫ２は、図２に示したように、互いに相補な関係を有する方形波である。
【００８９】
昇圧部１０Ｃにおいて、初段の昇圧セル４１に含まれる昇圧用キャパシタＣＰから、中段の昇圧セル４２に含まれる昇圧用キャパシタＣＰ、さらに後段の昇圧セル４３に含まれる昇圧用キャパシタＣＰというように、各昇圧キャパシタＣＰに順次電荷を蓄積して所定の昇圧電圧を得る。このとき、初段の昇圧キャパシタＣＰから昇圧された電圧を中段の昇圧キャパシタＣＰに転送する際に、所定のタイミングで、中段の各ゲート昇圧キャパシタＣｇ１〜Ｃｇ３に入力されるクロック信号ＣＬＫ６０の電位をロウレベルからハイレベルに遷移することにより、図１０に示すように、電荷転送トランジスタＭ４１〜Ｍ４３の各ゲート電圧ＣＬＫＳ１〜ＣＬＫＳ３は、第１の電荷転送トランジスタＭ４１から第３の電荷転送トランジスタＭ４３まで順次シフトして上昇する。これにより、入力された電荷の転送は段階的に行なわれると共に、昇圧動作時における電源電流のピーク値を抑ることができる。
【００９０】
以上説明したように、第４の実施形態に係る昇圧回路によると、簡便な回路構成で、各昇圧セル４１〜４３における電荷転送トランジスタＭ４１〜Ｍ４３に対して動作タイミングをシフトしながら駆動電圧を供給するため、昇圧部１０Ｃにおける昇圧動作時における電源電流のピーク値を低減でき、昇圧回路の動作ノイズを小さくすることができる。
【００９１】
なお、昇圧部１０Ｃにおける昇圧セル４１〜４３を３段構成としたが、これに限られず、１段構成でも良く、また、４段以上の構成としても良い。
【００９２】
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
【００９３】
図１１は本発明の第５の実施形態に係る昇圧回路のブロック構成を示している。図１１において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００９４】
図１１に示すように、第５の実施形態に係る昇圧回路は、昇圧部１０と、該昇圧部１０から出力される出力電圧（昇圧電圧）ＶＰＰを検知し、検知した出力電圧ＶＰＰが所定の電圧値以下である場合に、クロック制御信号ＰＥＮを昇圧部１０に出力する昇圧電圧検知回路１２０と、出力電圧ＶＰＰを検知し、検知した出力電圧ＶＰＰに基づいて、制御信号としての昇圧能力切替信号ＥＮ１〜ＥＮｎを昇圧部１０に出力する昇圧電圧検知制御回路６０とにより構成されている。ここでは、クロック制御信号ＰＥＮを受ける昇圧クロック制御回路は昇圧部１０に組み込まれている。
【００９５】
図１２は昇圧電圧検知制御回路６０の回路構成の一例を示している。
【００９６】
図１２に示すように、第５の実施形態に係る昇圧電圧検知制御回路６０は、出力電圧ＶＰＰと接地端子との間に互いに直列に接続されたｎ＋１（但し、ｎは１以上の整数。）個の抵抗器Ｒ１〜Ｒｎ＋１と、各抵抗器Ｒ１〜Ｒｎ＋１における各隣接間のノードＶＰＰＤ１〜ＶＰＰＤｎの電位と基準電圧ＶＲＥＦとが入力され、且つ各ノードＶＰＰＤ１〜ＶＰＰＤｎの電位と基準電圧ＶＲＥＦとを比較して演算を行ない、昇圧能力切替信号ＥＮ１〜ＥＮｎを出力する電圧比較部６１とから構成されている。
【００９７】
電圧比較部６１は、昇圧能力切替信号ＥＮ１〜ＥＮｎをそれぞれ出力するｎ個の差動増幅器からなり、反転入力端子には基準電位ＶＲＥＦが入力され、非反転入力端子には各ノードＶＰＰＤ１〜ＶＰＰＤｎの電位がそれぞれ入力される。
【００９８】
この構成により、昇圧電圧検知制御回路６０から出力される、各ノードと対応する昇圧能力切替信号ＥＮ１〜ＥＮｎは、昇圧電圧ＶＰＰを抵抗分割した各ノードＶＰＰＤ１〜ＶＰＰＤｎが基準電圧ＶＲＥＦよりも低い場合には、それぞれロウレベルとなり、基準電圧ＶＲＥＦよりも高い場合には、それぞれハイレベルとなる。
【００９９】
以下、前記のように構成された昇圧回路の動作について、昇圧回路から出力される昇圧電圧ＶＰＰの電圧波形を示す図１３を参照しながら説明する。
【０１００】
図１３に示すように、クロック制御信号ＰＥＮがハイレベルとなり、昇圧動作が開始された直後は、昇圧電圧ＶＰＰは、ＶＰＰ＜判定レベル１＜判定レベル２＜・・・＜判定レベルｎであるため、昇圧電圧検知制御回路６０から出力される昇圧能力切替信号ＥＮ１〜ＥＮｎの電位はすべてロウレベルとなるので、例えば第１の実施形態で説明したように、昇圧部１０における昇圧能力は最大となる。ここで、各判定レベルの算出式は、以下の通りである。
【０１０１】
判定レベルｎ＝ＶＲＥＦ×（Ｒ１＋Ｒ２＋・・・＋Ｒｎ＋１）／Ｒ１
判定レベルｎ−１＝ＶＲＥＦ×（Ｒ１＋Ｒ２・・・＋Ｒｎ＋１）／（Ｒ１＋Ｒ２）
判定レベル１＝ＶＲＥＦ×（Ｒ１＋Ｒ２・・・＋Ｒｎ＋１）／（Ｒ１＋Ｒ２＋・・・＋Ｒｎ）その後、昇圧電圧ＶＰＰが次第に昇圧されて、判定レベル１を超えると、昇圧電圧検知制御回路６０から出力される昇圧能力切替信号ＥＮ１の電位がハイレベルとなって、昇圧部１０の昇圧能力が下がる。
【０１０２】
さらに、昇圧電圧ＶＰＰが判定レベルｎよりも高い電位の昇圧有効レベルを超えるまでは、段階的に昇圧能力を下げながら昇圧動作を続け、昇圧有効レベルを超えると、クロック制御信号ＰＥＮが非活性となって、昇圧部１０はその昇圧動作を停止する。
【０１０３】
このように、第５の実施形態に係る昇圧回路によると、出力電圧ＶＰＰの電圧値を段階的に検知して、制御信号（昇圧能力切替信号ＥＮ１〜ＥＮｎ）を出力する昇圧電位検知制御回路６０を備えているため、昇圧電圧ＶＰＰが、設定された目標電圧に近づくにつれて昇圧能力が下がるので、出力電圧ＶＰＰのオーバーシュートが防止され、その結果、昇圧回路を構成する素子の信頼性を向上することができる。
【０１０４】
なお、昇圧部１０は、第１の実施形態に係る構成には限られず、第２又は第３の実施形態に係る昇圧部１０Ａ、１０Ｂを用いても良い。
【０１０５】
（第６の実施形態）
以下、本発明の第６の実施形態について図面を参照しながら説明する。
【０１０６】
図１４は本発明の第６の実施形態に係る昇圧回路のブロック構成を示している。図１４において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１０７】
図１４に示すように、第６の実施形態に係る昇圧回路は、昇圧部１０と、該昇圧部１０から出力される出力電圧（昇圧電圧）ＶＰＰを検知し、検知した出力電圧ＶＰＰが所定の電圧値以下である場合に、クロック制御信号ＰＥＮを昇圧部１０に出力する昇圧電圧検知回路１２０と、電源電圧ＶＤＤに応じて、制御信号としての昇圧能力切替信号ＥＮ１〜ＥＮｎを昇圧部１０に出力する電源電圧検知制御回路７０とにより構成されている。ここでは、クロック制御信号ＰＥＮを受ける昇圧クロック制御回路は昇圧部１０に組み込まれている。
【０１０８】
図１５は電源電圧検知制御回路７０の回路構成の一例を示している。
【０１０９】
図１５に示すように、第６の実施形態に係る電源電圧検知制御回路７０は、電源電圧ＶＤＤと接地端子との間に互いに直列に接続されたｎ＋１（但し、ｎは１以上の整数。）個の抵抗器Ｒ１〜Ｒｎ＋１と、各抵抗器Ｒ１〜Ｒｎ＋１における各隣接間のノードＶＤＤＤ１〜ＶＤＤＤｎの電位と基準電圧ＶＲＥＦとが入力され、且つ各ノードＶＤＤＤ１〜ＶＤＤＤｎの電位と基準電圧ＶＲＥＦとを比較して演算を行ない、昇圧能力切替信号ＥＮ１〜ＥＮｎを出力する電圧比較部７１とから構成されている。
【０１１０】
電圧比較部７１は、昇圧能力切替信号ＥＮ１〜ＥＮｎをそれぞれ出力するｎ個の差動増幅器からなり、反転入力端子には基準電位ＶＲＥＦが入力され、非反転入力端子には各ノードＶＤＤＤ１〜ＶＤＤＤｎの電位がそれぞれ入力される。
【０１１１】
この構成により、電源電圧検知制御回路７０から出力される、各ノードと対応する昇圧能力切替信号ＥＮ１〜ＥＮｎは、電源電圧ＶＤＤを抵抗分割した各ノードＶＤＤＤ１〜ＶＤＤＤｎが基準電圧ＶＲＥＦよりも低い場合には、それぞれロウレベルとなり、基準電圧ＶＲＥＦよりも高い場合には、それぞれハイレベルとなる。
【０１１２】
以下、前記のように構成された昇圧回路の動作について、昇圧回路から出力される昇圧電圧ＶＰＰの電圧波形を示す図１６を参照しながら説明する。
【０１１３】
図１６に示すように、電源電圧検知制御回路７０において、電源電圧ＶＤＤがＶＤＤ＜判定レベル１の場合は、昇圧能力切替信号ＥＮ１〜ＥＮｎの電位がすべてロウレベルとなるため、昇圧部１０における昇圧能力は最大となる。
【０１１４】
これに対し、電源電圧ＶＤＤがＶＤＤ＞判定レベル２の場合には、昇圧能力切替信号ＥＮ１の電位がハイレベルとなって、昇圧部１０における昇圧能力が下がる。ここで、各判定レベルの算出式は、前述した通りである。
【０１１５】
このように、第６の実施形態に係る昇圧回路によると、電源電圧ＶＤＤの電圧値を段階的に検知して、制御信号（昇圧能力切替信号ＥＮ１〜ＥＮｎ）を出力する電源電位検知制御回路７０を備えているため、電源電圧ＶＤＤが比較的に高い場合であっても、昇圧部１０において昇圧能力が上がり過ぎないようにすることができるので、広い帯域を持つ電源電圧ＶＤＤを用いて昇圧回路を動作させる場合においても、出力電圧ＶＰＰのオーバーシュートを防止することができる。その結果、昇圧回路を構成する素子の信頼性を向上することができる。
【０１１６】
なお、昇圧部１０は、第１の実施形態に係る構成には限られず、第２又は第３の実施形態に係る昇圧部１０Ａ、１０Ｂを用いても良い。
【０１１７】
（第７の実施形態）
以下、本発明の第７の実施形態について図面を参照しながら説明する。
【０１１８】
図１７は本発明の第７の実施形態に係る昇圧回路のブロック構成を示している。図１７において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１１９】
図１７に示すように、第７の実施形態に係る昇圧回路は、昇圧部１０と、該昇圧部１０から出力される出力電圧（昇圧電圧）ＶＰＰを検知し、検知した出力電圧ＶＰＰが所定の電圧値以下である場合に、クロック制御信号ＰＥＮを昇圧部１０に出力する昇圧電圧検知回路１２０と、出力電圧ＶＰＰを検知し、検知した出力電圧ＶＰＰに基づいて、制御信号としての昇圧能力切替信号ＥＮ１〜ＥＮｎを昇圧部１０に出力する昇圧電圧検知制御回路６０Ａと、電源電圧ＶＤＤを検知して昇圧能力切り替えイネーブル信号信号ＥＮＤＥＴを昇圧電圧検知制御回路６０Ａに出力する電源電圧検知制御回路７０Ａにより構成されている。ここでは、クロック制御信号ＰＥＮを受ける昇圧クロック制御回路は昇圧部１０に組み込まれている。
【０１２０】
図１８（ａ）及び図１８（ｂ）は昇圧電圧検知制御回路６０Ａ及び電源電圧検知制御回路７０Ａの回路構成の一例をそれぞれ示している。
【０１２１】
図１８（ａ）に示すように、昇圧電圧検知制御回路６０Ａは、図１２に示す昇圧電圧検知制御回路６０との相違点のみを説明すると、電圧比較部６１と出力端子との間に、電圧比較部６１を構成するｎ（但し、ｎは１以上の整数。）個の差動増幅器と対応するアンド回路からなるスイッチ部６２を有している。
【０１２２】
スイッチ部６２を構成する各アンド回路は、それぞれ、一方の入力端子が昇圧能力切替信号ＥＮ１〜ＥＮｎのうちの１つを受け、他方の入力端子が電源電圧検知制御回路７０Ａからの昇圧能力切り替えイネーブル信号信号ＥＮＤＥＴを受ける。
【０１２３】
この構成により、昇圧電圧検知制御回路６０Ａは、昇圧電圧検知イネーブル信号信号ＥＮＤＥＴの電位がハイレベルの期間においては、昇圧電圧ＶＰＰが抵抗分割された各ノードＶＰＰＤ１〜ＶＰＰＤｎの電位が基準電圧ＶＲＥＦよりも低い場合には、各ノードと対応した昇圧能力切替信号ＥＮ１〜ＥＮｎをロウレベルで出力し、逆に、基準電圧ＶＲＥＦよりも高い場合には、各ノードと対応した昇圧能力切替信号ＥＮ１〜ＥＮｎをハイレベルで出力する。
【０１２４】
一方、昇圧能力切り替えイネーブル信号ＥＮＤＥＴの電位がロウレベルの期間においては、昇圧電圧検知制御回路６０Ａは、昇圧能力切替信号ＥＮ１〜ＥＮｎの電位をすべてロウレベルで出力する。
【０１２５】
また、図１８（ｂ）に示すように、電源電圧検知制御回路７０Ａは、電源電圧ＶＤＤと接地端子との間に直列に接続された抵抗器Ｒ１、Ｒ２と、一方の入力端子が抵抗器Ｒ１、Ｒ２の接続ノードＶＤＤＥと接続され、他方の入力端子が基準電圧ＶＲＥＦを受け、接続ノードＶＤＤＥの電圧と基準電圧ＶＲＥＦとの比較演算を行なって、昇圧能力切り替えイネーブル信号ＥＮＤＥＴを出力する電圧比較器とにより構成されている。ここでは電圧比較器として差動増幅器を用い、反転入力端子に基準電圧ＶＲＥＦが印加され、非反転入力端子に接続ノードＶＤＤＥの電圧が印加される。この構成により、接続ノードＶＤＤＥの電圧が基準電圧ＶＲＥＦよりも低い場合は、昇圧能力切り替えイネーブル信号ＥＮＤＥＴはロウレベルとなり、接続ノードＶＤＤＥの電圧が基準電圧ＶＲＥＦよりも高い場合は、昇圧能力切り替えイネーブル信号ＥＮＤＥＴはハイレベルとなる。
【０１２６】
以下、前記のように構成された昇圧回路の動作について、昇圧回路から出力される昇圧電圧ＶＰＰの電圧波形を示す図１９を参照しながら説明する。
【０１２７】
図１８（ｂ）に示したように、電源電圧ＶＤＤが基準電圧ＶＲＥＦ及び抵抗器Ｒ１、Ｒ２の抵抗値により決定される所定の電圧値以上の高電源電圧である場合には、昇圧能力切り替えイネーブル信号ＥＮＤＥＴの電位はハイレベルとなる。
【０１２８】
これにより、図１８（ａ）に示したように、昇圧電圧検知制御回路６０Ａは、昇圧電圧ＶＰＰの値に応じてハイレベル又はロウレベルの値を持つ昇圧能力切替信号ＥＮ１〜ＥＮｎを出力することができるため、図１９に示すように、昇圧部１０における昇圧能力を出力電圧検知制御レベルごとに調整することができる。
【０１２９】
これに対し、電源電圧が所定の電圧値よりも低い低電源電圧である場合には、昇圧能力切り替えイネーブル信号ＥＮＤＥＴの電位がロウレベルとなるため、ロウレベルの昇圧能力切り替えイネーブル信号ＥＮＤＥＴを受ける昇圧電圧検知制御回路６０Ａから出力される昇圧能力切替信号ＥＮ１〜ＥＮｎの電位はすべてロウベルとなるので、昇圧部１０における昇圧能力は最大となり、例えば図１９に示すように、出力電圧検知制御レベル２に達したとしても、昇圧部１０の昇圧能力が下がらないようにすることができる。
【０１３０】
このように、第７の実施形態に係る昇圧回路によると、電源電圧ＶＤＤを検知して、昇圧電圧検知制御回路６０Ａの出力を制御する電源電圧検知制御回路７０Ａを備えているため、電源電圧ＶＤＤの電圧値に応じて昇圧部１０の昇圧能力を調整することができる。その結果、広い帯域を持つ電源電圧ＶＤＤを用いて昇圧回路を動作させる場合においても、出力電圧ＶＰＰのオーバーシュートを防止することができ、その上、低電源電圧時においても昇圧部１０の昇圧能力を小さくし過ぎないようにすることができる。従って、昇圧回路を構成する素子の信頼性を向上することができると共に、電源電圧ＶＤＤが比較的に低い場合であっても、セットアップ時間の遅延を防止することができる。
【０１３１】
なお、昇圧部１０は、第１の実施形態に係る構成には限られず、第２又は第３の実施形態に係る昇圧部１０Ａ、１０Ｂを用いても良い。
【０１３２】
【発明の効果】
本発明に係る第１の昇圧回路によると、昇圧部の昇圧能力を調整できるため、設定された目標電圧に対するオーバーシュートを防止できるので、昇圧回路を構成する素子の信頼性を向上でき、加えて消費電流をも低減することができる。
【０１３３】
本発明に係る第２の昇圧回路によると、昇圧セルが持つ昇圧能力を調整できるため、設定された目標電圧に対するオーバーシュートを防止できるので、昇圧回路を構成する素子の信頼性を向上でき、加えて昇圧部の耐圧オーバーを防止することができる。
【０１３４】
本発明に係る第３の昇圧回路によると、昇圧部の昇圧能力を調整できるため、設定された目標電圧に対するオーバーシュートを防止できるので、昇圧回路を構成する素子の信頼性を向上でき、加えて昇圧部の動作時における電源電流のピーク値を低減することができる。
【０１３５】
本発明に係る第４の昇圧回路によると、複数の電荷転送トランジスタに遅延を与えながら、該複数の電荷転送トランジスタを徐々に動作させることができるため、簡便な回路構成で、昇圧部の動作時における電源電流のピーク値を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る昇圧回路を示す回路図である。
【図２】本発明の第１の実施形態に係る昇圧回路に供給されるクロック信号の波形図である。
【図３】本発明の第１の実施形態に係る昇圧回路を構成する昇圧電圧検知回路の一例を示す回路図である。
【図４】本発明の第２の実施形態に係る昇圧回路を示す回路図である。
【図５】（ａ）は本発明の第２の実施形態に係る昇圧回路を構成するクロック振幅切換回路の一例を示す回路図である。（ｂ）は（ａ）に示すクロック振幅切換回路における入力信号と出力信号とを示す波形図である。
【図６】本発明の第３の実施形態に係る昇圧回路を示す回路図である。
【図７】本発明の第３の実施形態に係る昇圧回路に供給されるクロック信号の波形図である。
【図８】本発明の第３の実施形態に係る昇圧回路の昇圧動作を示すタイミングチャート図である。
【図９】本発明の第４の実施形態に係る昇圧回路を示す回路図である。
【図１０】本発明の第４の実施形態に係る昇圧回路の昇圧動作を示すタイミングチャート図である。
【図１１】本発明の第５の実施形態に係る昇圧回路を示すブロック構成図である。
【図１２】本発明の第５の実施形態に係る昇圧回路を構成する昇圧電圧検知制御回路の一例を示す回路図である。
【図１３】本発明の第５の実施形態に係る昇圧回路の昇圧動作を示すタイミングチャート図である。
【図１４】本発明の第６の実施形態に係る昇圧回路を示すブロック構成図である。
【図１５】本発明の第６の実施形態に係る昇圧回路を構成する電源電圧検知制御回路の一例を示す回路図である。
【図１６】本発明の第６の実施形態に係る昇圧回路の昇圧動作を示すタイミングチャート図である。
【図１７】本発明の第７の実施形態に係る昇圧回路を示すブロック構成図である。
【図１８】（ａ）は本発明の第７の実施形態に係る昇圧回路を構成する昇圧電圧検知制御回路の一例を示す回路図である。（ｂ）は本発明の第７の実施形態に係る昇圧回路を構成する電源電圧検知制御回路の一例を示す回路図である。
【図１９】本発明の第７の実施形態に係る昇圧回路の昇圧動作を示すタイミングチャート図である。
【図２０】従来の昇圧回路を示す構成図である。
【図２１】従来の昇圧回路の昇圧動作を示す図である。
【符号の説明】
１０ 昇圧部
１０Ａ 昇圧部
１０Ｂ 昇圧部
１０Ｃ 昇圧部
１１ 昇圧セル
１２ 昇圧セル
１３ 昇圧セル
１３ｎ 接続切換回路
１４ 電力出力部
２１ 昇圧セル
２２ 昇圧セル
２３ 昇圧セル
２４ 電力出力部
３１ 昇圧セル
３２ 昇圧セル
３３ 昇圧セル
３３０ 電荷転送トランジスタ制御回路
３４ 電力出力部
４１ 昇圧セル
４２ 昇圧セル
４３ 昇圧セル
４３０ 電荷転送トランジスタシフト制御回路
４３１ 遅延回路
４３２ 第１のアンド回路
４３３ 第２のアンド回路
５１ クロック振幅切換回路
５２ クロック振幅切換回路
６０ 昇圧電圧検知制御回路
６０Ａ 昇圧電圧検知制御回路
６１ 電圧比較部
６２ スイッチ部
７０ 電源電圧検知制御回路
７０Ａ 電源電圧検知制御回路
７１ 電圧比較部
１２０ 昇圧電圧検知回路
１４０ 昇圧クロック制御回路
１４０Ａ 昇圧クロック制御回路
ＣＰ 昇圧用キャパシタ
Ｃｇｎ ゲート昇圧用キャパシタ
ＳＷｎ スイッチトランジスタ
Claims (7)
- それぞれが、電荷転送トランジスタと、互いに並列に接続された複数の昇圧用キャパシタとを含み、クロック信号により入力電圧を昇圧して出力する１つの又は互いに直列に接続された複数の昇圧セルを有する昇圧部と、
前記昇圧部から出力される昇圧電圧を検知し、検知した昇圧電圧が所定の電圧値以下である場合に、検知信号を出力する昇圧電圧検知部と、
前記検知信号により前記クロック信号を出力するクロック発生部とを備え、
前記昇圧部は、制御信号に基づいて前記複数の昇圧用キャパシタの接続状態を切り換える接続切換回路を有していることを特徴とする昇圧回路。 - 制御信号に基づいて、第１のクロック信号の振幅を変更し切り換えた第２のクロック信号を出力するクロック振幅切換部と、
それぞれが、電荷転送トランジスタ及び昇圧用キャパシタを含み、前記第２のクロック信号により入力電圧を昇圧して出力する１つの又は互いに直列に接続された複数の昇圧セルを有する昇圧部と、
前記昇圧部から出力される昇圧電圧を検知し、検知した昇圧電圧が所定の電圧値以下である場合に、検知信号を出力する昇圧電圧検知部と、
前記検知信号により前記第１のクロック信号を出力するクロック発生部とを備えていることを特徴とする昇圧回路。 - それぞれが、互いに並列に接続され、前段からの出力電圧を入力として後段に出力する複数の電荷転送トランジスタと、一方の電極が前記複数の電荷転送トランジスタの出力端子と接続され、他方の電極が第１のクロック信号を受ける出力電圧用キャパシタとを含む１つの又は直列に接続された複数の昇圧セルを有する昇圧部と、
前記昇圧部から出力される昇圧電圧を検知し、検知した昇圧電圧が所定の電圧値以下である場合に、検知信号を出力する昇圧電圧検知部と、
前記検知信号により前記第１のクロック信号及び該第１のクロック信号と位相が異なる第２のクロック信号を出力するクロック発生部とを備え、
前記昇圧部は、
それぞれ、一方の電極が前記各電荷転送トランジスタのゲートと接続され、他方の電極が前記第２のクロック信号を受ける複数のゲート昇圧用キャパシタと、
前記ゲート昇圧用キャパシタと接続され、制御信号に基づいて前記各電荷転送トランジスタを選択的に動作させる電荷転送トランジスタ制御回路と、
前記各電荷転送トランジスタにおける入力端子とゲートとの間を導通又は非導通とする複数のスイッチトランジスタとを有していることを特徴とする昇圧回路。 - それぞれが、互いに並列に接続され、前段からの出力電圧を入力として後段に出力する複数の電荷転送トランジスタと、一方の電極が前記複数の電荷転送トランジスタの出力端子と接続され、他方の電極が第１のクロック信号を受ける出力電圧用キャパシタとを含む１つの又は直列に接続された複数の昇圧セルを有する昇圧部と、
前記昇圧部から出力される昇圧電圧を検知し、検知した昇圧電圧が所定の電圧値以下である場合に、検知信号を出力する昇圧電圧検知部と、
前記検知信号により前記第１のクロック信号及び該第１のクロック信号と位相が異なる第２のクロック信号を出力するクロック発生部とを備え、
前記昇圧部は、
それぞれ、一方の電極が前記各電荷転送トランジスタのゲートと接続され、他方の電極が前記第２のクロック信号を受ける複数のゲート昇圧用キャパシタと、
前記ゲート昇圧用キャパシタと接続され、前記複数の電荷転送トランジスタを順次シフトさせながら動作させる電荷転送トランジスタシフト制御回路と、
前記各電荷転送トランジスタにおける入力端子とゲートとの間を導通又は非導通とする複数のスイッチトランジスタとを有していることを特徴とする昇圧回路。 - 前記昇圧部からの出力電圧を検出して、前記制御信号を出力する昇圧電圧検知制御部をさらに備えていることを特徴とする請求項１〜３のうちのいずれか１項に記載の昇圧回路。
- 電源電圧を検出して、前記制御信号を出力する昇圧電圧検知制御部をさらに備えていることを特徴とする請求項１〜３のうちのいずれか１項に記載の昇圧回路。
- 電源電圧を検知して、前記昇圧電圧検知制御部の出力を制御する電源電圧検知制御部をさらに備えていることを特徴とする請求項５に記載の昇圧回路。
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