JPH09198887A - 高電圧発生回路 - Google Patents
高電圧発生回路Info
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- JPH09198887A JPH09198887A JP2176996A JP2176996A JPH09198887A JP H09198887 A JPH09198887 A JP H09198887A JP 2176996 A JP2176996 A JP 2176996A JP 2176996 A JP2176996 A JP 2176996A JP H09198887 A JPH09198887 A JP H09198887A
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
Abstract
(57)【要約】
【課題】正の高電圧と負の高電圧を選択的に出力するこ
とにより面積を削減する、電荷転送型の高電圧発生回路
の提供。 【解決手段】電圧が最も低くなるノードに出力端子を持
ち、電圧が最も高くなるノードに出力端子を持ち、電位
が最も低くなるノードを第１のスイッチ１を介して第１
の電圧源VCCに接続し、電位が最も高くなるノードを第
２のスイッチ２を介して第２の電圧源GNDに接続し、第
１のスイッチをオン状態とし第２のスイッチをオフ状態
として電位が最も高くなるノードに正の高電圧VPPを出
力し、第２のスイッチをオン状態とし第１のスイッチを
オフ状態として電位が最も低くなるノードVBBに負の高
電圧を出力する。
とにより面積を削減する、電荷転送型の高電圧発生回路
の提供。 【解決手段】電圧が最も低くなるノードに出力端子を持
ち、電圧が最も高くなるノードに出力端子を持ち、電位
が最も低くなるノードを第１のスイッチ１を介して第１
の電圧源VCCに接続し、電位が最も高くなるノードを第
２のスイッチ２を介して第２の電圧源GNDに接続し、第
１のスイッチをオン状態とし第２のスイッチをオフ状態
として電位が最も高くなるノードに正の高電圧VPPを出
力し、第２のスイッチをオン状態とし第１のスイッチを
オフ状態として電位が最も低くなるノードVBBに負の高
電圧を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＥＰＲＯＭ（El
ectrically Erasable and Programmable ROM；電気的に
消去及び書き換え可能な読み出し専用メモリ）やフラッ
シュメモリ等の半導体メモリ装置に用いて好適な高電圧
発生回路に関し、特に１個の高電圧発生回路を用いて正
の高電圧と負の高電圧両方を発生する高電圧発生回路に
関する。
ectrically Erasable and Programmable ROM；電気的に
消去及び書き換え可能な読み出し専用メモリ）やフラッ
シュメモリ等の半導体メモリ装置に用いて好適な高電圧
発生回路に関し、特に１個の高電圧発生回路を用いて正
の高電圧と負の高電圧両方を発生する高電圧発生回路に
関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭやフラッシュメモリ等の半
導体メモリ装置において、書き込み及び消去時には、電
源電圧以上の高電圧が用いられる。このために、これら
の高電圧をチップ内部で発生させるために、従来より、
さまざまな高電圧発生回路が広く用いられてきた。
導体メモリ装置において、書き込み及び消去時には、電
源電圧以上の高電圧が用いられる。このために、これら
の高電圧をチップ内部で発生させるために、従来より、
さまざまな高電圧発生回路が広く用いられてきた。
【０００３】特に、フラッシュメモリでは書き込み時に
負の高電圧、消去時に正の高電圧を用いることがあり、
このためにチップ内部には複数の昇圧回路を備えること
が必要とされている。
負の高電圧、消去時に正の高電圧を用いることがあり、
このためにチップ内部には複数の昇圧回路を備えること
が必要とされている。
【０００４】図１０及び図１１に、従来から用いられて
いる正の高電圧発生回路と負の高電圧発生回路の回路構
成の一例を示す。
いる正の高電圧発生回路と負の高電圧発生回路の回路構
成の一例を示す。
【０００５】図１０に示す従来の正の高電圧発生回路
は、符号１０で示すキャパシタとＭＯＳトランジスタで
構成される部分を１段（例えばキャパシタＣ12とダイオ
ード接続されたＭＯＳトランジスタＭ12）として、これ
を複数段接続することにより構成される。
は、符号１０で示すキャパシタとＭＯＳトランジスタで
構成される部分を１段（例えばキャパシタＣ12とダイオ
ード接続されたＭＯＳトランジスタＭ12）として、これ
を複数段接続することにより構成される。
【０００６】高電圧発生回路には、図１２に示すよう
な、相補的なクロック信号電圧CLK1、CLK2が入力され
る。
な、相補的なクロック信号電圧CLK1、CLK2が入力され
る。
【０００７】図１０に示した、正の高電圧発生回路の動
作を以下に説明する。
作を以下に説明する。
【０００８】高電圧発生回路がイネーブル状態にされる
とクロック発生回路（不図示）から互いに相補的な第
１、第２のクロック信号CLK1、CLK2が高電圧発生回路に
入力される。
とクロック発生回路（不図示）から互いに相補的な第
１、第２のクロック信号CLK1、CLK2が高電圧発生回路に
入力される。
【０００９】ここで、キャパシタとＭＯＳトランジスタ
で構成される回路部分１０に注目する。１０に含まれる
キャパシタＣ12の一端は第１のクロック信号CLK1が印加
されている。第１のクロック信号CLK1がＨigh状態にあ
り、第２のクロック信号CLK2がＬow状態の時、キャパシ
タＣ12のカップリングにより、キャパシタＣ12の他端で
あるノードN12の電圧値は上昇し、またノードN12から後
段側のノードN13（キャパシタＣ13の第２のクロック信
号CLK2が印加される端子の他端）に電流が流れ、ノード
N13の電圧値はノードN12に比べＭＯＳトランジスタのし
きい値電圧Ｖｔ（「しきい値」ともいう）分だけ低い値
になる。
で構成される回路部分１０に注目する。１０に含まれる
キャパシタＣ12の一端は第１のクロック信号CLK1が印加
されている。第１のクロック信号CLK1がＨigh状態にあ
り、第２のクロック信号CLK2がＬow状態の時、キャパシ
タＣ12のカップリングにより、キャパシタＣ12の他端で
あるノードN12の電圧値は上昇し、またノードN12から後
段側のノードN13（キャパシタＣ13の第２のクロック信
号CLK2が印加される端子の他端）に電流が流れ、ノード
N13の電圧値はノードN12に比べＭＯＳトランジスタのし
きい値電圧Ｖｔ（「しきい値」ともいう）分だけ低い値
になる。
【００１０】次に、第１のクロック信号CLK1がＬow状態
になると、キャパシタＣ12のカップリングによりクロッ
クの振幅電圧分だけノードN12の電圧が下がろうとする
が、前段のノードN11から電流が供給されるので、前に
第１のクロック信号CLK1がＬow状態だったときより電圧
は高くなる。
になると、キャパシタＣ12のカップリングによりクロッ
クの振幅電圧分だけノードN12の電圧が下がろうとする
が、前段のノードN11から電流が供給されるので、前に
第１のクロック信号CLK1がＬow状態だったときより電圧
は高くなる。
【００１１】同様の繰り返しにより、図１０の左から右
方向へ電流が供給され、定常時には高電圧発生回路の最
終段から、クロック振幅、ポンプの段数、キャパシタの
容量などの条件に依存する正の高電圧VPPが出力され
る。
方向へ電流が供給され、定常時には高電圧発生回路の最
終段から、クロック振幅、ポンプの段数、キャパシタの
容量などの条件に依存する正の高電圧VPPが出力され
る。
【００１２】図１１に示す従来の負の高電圧発生回路
も、２０で示すキャパシタとＭＯＳトランジスタで構成
される部分を１段（キャパシタＣ22とＭＯＳトランジス
タＭ22）として、これを複数段接続することにより構成
される。
も、２０で示すキャパシタとＭＯＳトランジスタで構成
される部分を１段（キャパシタＣ22とＭＯＳトランジス
タＭ22）として、これを複数段接続することにより構成
される。
【００１３】図１０に示した正の高電圧発生回路との最
大の違いは入力と出力が逆になっていることにある。す
なわち、ＭＯＳトランジスタのゲートが、逆に接続され
ているので、電圧が高くなっていく方向も逆になってい
るのである。
大の違いは入力と出力が逆になっていることにある。す
なわち、ＭＯＳトランジスタのゲートが、逆に接続され
ているので、電圧が高くなっていく方向も逆になってい
るのである。
【００１４】次に、この負の高電圧発生回路の動作特性
について説明する。負の高電圧発生回路は正の高電圧発
生回路と回路の向きを反転させているので、出力に向か
って電圧は低下していく。ここで、入力は接地電位GND
に固定してあるので、出力側には接地電位GNDよりも低
い負の高電圧が出力されることになる。
について説明する。負の高電圧発生回路は正の高電圧発
生回路と回路の向きを反転させているので、出力に向か
って電圧は低下していく。ここで、入力は接地電位GND
に固定してあるので、出力側には接地電位GNDよりも低
い負の高電圧が出力されることになる。
【００１５】
【発明が解決しようとする課題】上述したような従来の
ＥＥＰＲＯＭやフラッシュメモリなどの不揮発性半導体
メモリ装置において、正と負の高電圧を発生させるため
には、図１０及び図１１に示すような回路をチップ上に
複数備える必要がある。このために、チップ内部にしめ
る高電圧発生回路の面積の割合が増大し、チップサイズ
も増大するという問題があった。
ＥＥＰＲＯＭやフラッシュメモリなどの不揮発性半導体
メモリ装置において、正と負の高電圧を発生させるため
には、図１０及び図１１に示すような回路をチップ上に
複数備える必要がある。このために、チップ内部にしめ
る高電圧発生回路の面積の割合が増大し、チップサイズ
も増大するという問題があった。
【００１６】さらに、最近では半導体メモリ装置の低消
費電力化の要求に伴い、電源電圧を低下させる必要が生
じている。
費電力化の要求に伴い、電源電圧を低下させる必要が生
じている。
【００１７】しかしながら、高電圧発生回路では電源電
圧を下げるとクロックの振幅電圧も小さくなるので出力
も低下する。このため要求する高電圧を実現するために
は、高電圧発生回路の面積がさらに増大し、これによ
り、チップサイズも増大するという問題もあった。
圧を下げるとクロックの振幅電圧も小さくなるので出力
も低下する。このため要求する高電圧を実現するために
は、高電圧発生回路の面積がさらに増大し、これによ
り、チップサイズも増大するという問題もあった。
【００１８】したがって、本発明の目的は、ＥＥＰＲＯ
Ｍやフラッシュメモリ等の不揮発性半導体メモリ装置に
おいて、正と負の高電圧を１個の高電圧発生回路を用い
て出力することにより、チップサイズの面積を減少させ
る高電圧発生回路を提供することにある。
Ｍやフラッシュメモリ等の不揮発性半導体メモリ装置に
おいて、正と負の高電圧を１個の高電圧発生回路を用い
て出力することにより、チップサイズの面積を減少させ
る高電圧発生回路を提供することにある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、電荷転送型の高電圧発生回路において、
電位が最も高くなるノードを出力端子として正の高電圧
を出力するか、または電圧が最も低くなるノードを出力
端子として負の高電圧を出力するか、を選択的に切り替
える手段を備え、一の回路で正の高電圧と負の高電圧と
を選択自在に利用可能としたことを特徴とする高電圧発
生回路を提供する。
め、本発明は、電荷転送型の高電圧発生回路において、
電位が最も高くなるノードを出力端子として正の高電圧
を出力するか、または電圧が最も低くなるノードを出力
端子として負の高電圧を出力するか、を選択的に切り替
える手段を備え、一の回路で正の高電圧と負の高電圧と
を選択自在に利用可能としたことを特徴とする高電圧発
生回路を提供する。
【００２０】本発明に係る高電圧発生回路においては、
前記電位が最も低くなるノードを第１のスイッチを介し
て第１の電圧源に接続し、前記電位が最も高くなるノー
ドを第２のスイッチを介して第２の電圧源に接続し、前
記第１のスイッチをオン状態とし、且つ前記第２のスイ
ッチをオフ状態として、前記電位が最も高くなるノード
に正の高電圧を出力し、一方、前記第２のスイッチをオ
ン状態とし、且つ前記第１のスイッチをオフ状態とし
て、前記電位が最も低くなるノードに負の高電圧を出力
する、ことを特徴とする。
前記電位が最も低くなるノードを第１のスイッチを介し
て第１の電圧源に接続し、前記電位が最も高くなるノー
ドを第２のスイッチを介して第２の電圧源に接続し、前
記第１のスイッチをオン状態とし、且つ前記第２のスイ
ッチをオフ状態として、前記電位が最も高くなるノード
に正の高電圧を出力し、一方、前記第２のスイッチをオ
ン状態とし、且つ前記第１のスイッチをオフ状態とし
て、前記電位が最も低くなるノードに負の高電圧を出力
する、ことを特徴とする。
【００２１】本発明に係る高電圧発生回路においては、
好ましくは、前記第１の電圧源をチップ供給電源電圧と
し、前記第２の電圧源を接地レベルとしたことを特徴と
する。
好ましくは、前記第１の電圧源をチップ供給電源電圧と
し、前記第２の電圧源を接地レベルとしたことを特徴と
する。
【００２２】さらに、本発明に係る高電圧発生回路にお
いては、好ましくは、前記正の高電圧と前記負の高電圧
の出力を切り替える際に、チャージポンプ部に入力され
るクロックの振幅を変えるように構成してもよい。
いては、好ましくは、前記正の高電圧と前記負の高電圧
の出力を切り替える際に、チャージポンプ部に入力され
るクロックの振幅を変えるように構成してもよい。
【００２３】そして、本発明に係る高電圧発生回路にお
いては、好ましくは、前記正の高電圧と前記負の高電圧
の出力を切り替える際に、チャージポンプ部に入力され
るクロックの周波数を変えるように構成してもよい。
いては、好ましくは、前記正の高電圧と前記負の高電圧
の出力を切り替える際に、チャージポンプ部に入力され
るクロックの周波数を変えるように構成してもよい。
【００２４】
【作用】本発明によれば、高電圧発生回路の出力を電圧
が最も高くなるノードと電圧が最も低くなるノードに切
り替えて取り出すようにしたので、一つの高電圧発生回
路から正の高電圧と負の高電圧の両方を出力することが
でき、チップ中にしめる高電圧発生回路の面積を従来の
１／２程度にすることができる。
が最も高くなるノードと電圧が最も低くなるノードに切
り替えて取り出すようにしたので、一つの高電圧発生回
路から正の高電圧と負の高電圧の両方を出力することが
でき、チップ中にしめる高電圧発生回路の面積を従来の
１／２程度にすることができる。
【００２５】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。
を参照して以下に詳細に説明する。
【００２６】図１は、本発明の第１の実施形態の構成を
示す図である。
示す図である。
【００２７】図１を参照して、本実施形態が、前記した
従来の高電圧発生回路と異なる点は、高電圧発生回路中
の電位が最も低くなるノードN30の出力VBBを持ち、電位
が最も高くなるノードN35に出力VPPを持ち、さらに、ノ
ードN30にはチップ供給電源電圧VCCが第１のスイッチ１
を介して接続され、ノードN35には接地レベルGNDが第２
のスイッチ２を介して接続されている点である。
従来の高電圧発生回路と異なる点は、高電圧発生回路中
の電位が最も低くなるノードN30の出力VBBを持ち、電位
が最も高くなるノードN35に出力VPPを持ち、さらに、ノ
ードN30にはチップ供給電源電圧VCCが第１のスイッチ１
を介して接続され、ノードN35には接地レベルGNDが第２
のスイッチ２を介して接続されている点である。
【００２８】すなわち、２つのスイッチ１、２により、
出力VPPと出力VBBを切り替えて用いるようにしている。
出力VPPと出力VBBを切り替えて用いるようにしている。
【００２９】本実施形態では、第１のスイッチ１にＰチ
ャネルトランジスタ、第２のスイッチ２にＮチャネルト
ランジスタを用いているが、本発明では特にこれに限定
されるものではなく、スイッチとして作用するものなら
ばどのようなものでもかまわない。
ャネルトランジスタ、第２のスイッチ２にＮチャネルト
ランジスタを用いているが、本発明では特にこれに限定
されるものではなく、スイッチとして作用するものなら
ばどのようなものでもかまわない。
【００３０】次に、本実施形態の動作について図２の波
形図を参照して説明する。
形図を参照して説明する。
【００３１】クロックCLK1およびCLK2がチャージポンプ
に入力され、チャージポンプが動作しているとき、スイ
ッチ制御端子SW（図１参照）に印加する信号がＬow状態
とされ、ノードN30に接続されたスイッチトランジスタ
１がオン状態となるとともに、ノードN35に接続された
スイッチトランジスタ２がオフ状態になると、ノードN3
0の電圧値はほぼVCCの値に等しい固定電圧値となり、チ
ャージポンプにより電圧が上昇する方向にある出力VPP
には正の高電圧が出力される。
に入力され、チャージポンプが動作しているとき、スイ
ッチ制御端子SW（図１参照）に印加する信号がＬow状態
とされ、ノードN30に接続されたスイッチトランジスタ
１がオン状態となるとともに、ノードN35に接続された
スイッチトランジスタ２がオフ状態になると、ノードN3
0の電圧値はほぼVCCの値に等しい固定電圧値となり、チ
ャージポンプにより電圧が上昇する方向にある出力VPP
には正の高電圧が出力される。
【００３２】また、クロックCLK1およびCLK2がチャージ
ポンプに入力され、チャージポンプが動作していると
き、スイッチ制御端子SWに印加される信号がＨigh状態
となり、ノードN30に接続されたスイッチトランジスタ
１がオフ状態となるとともに、ノードN35に接続された
スイッチトランジスタ２がオン状態になると、ノードN3
5の電圧値はほぼ接地レベルGNDの値に等しい固定電圧値
になり、チャージポンプにより電圧が下がる方向にある
出力VBBには負の高電圧が出力される。
ポンプに入力され、チャージポンプが動作していると
き、スイッチ制御端子SWに印加される信号がＨigh状態
となり、ノードN30に接続されたスイッチトランジスタ
１がオフ状態となるとともに、ノードN35に接続された
スイッチトランジスタ２がオン状態になると、ノードN3
5の電圧値はほぼ接地レベルGNDの値に等しい固定電圧値
になり、チャージポンプにより電圧が下がる方向にある
出力VBBには負の高電圧が出力される。
【００３３】従って、一個の高電圧発生回路を用いて、
２つのスイッチ１、２のオン／オフを制御することによ
り、正の高電圧と負の高電圧を出力することができる。
このため、チップ中の高電圧発生回路の面積を削減する
ことができ、チップのサイズを小さくすることができ
る。
２つのスイッチ１、２のオン／オフを制御することによ
り、正の高電圧と負の高電圧を出力することができる。
このため、チップ中の高電圧発生回路の面積を削減する
ことができ、チップのサイズを小さくすることができ
る。
【００３４】図３に、本発明の第２の実施形態の構成を
示す。図３を参照して、本実施形態は、クロックを入力
するチャージポンプのキャパシタの手前にクロック切替
回路を設けた点が、図１を参照して説明した前記第１の
実施形態と相違している。
示す。図３を参照して、本実施形態は、クロックを入力
するチャージポンプのキャパシタの手前にクロック切替
回路を設けた点が、図１を参照して説明した前記第１の
実施形態と相違している。
【００３５】次に、本実施形態の動作について説明す
る。
る。
【００３６】通常、ＥＥＰＲＯＭやフラッシュメモリな
どの半導体メモリ装置において、正の高電圧と負の高電
圧の電圧値の絶対値は必ずしも一致しない。図１に示し
たような高電圧発生回路では、通常、ポンプ一段当たり
クロック振幅電圧からダイオードとして働くＭＯＳトラ
ンジスタのしきい値を引いた分だけ電圧が上昇、または
低下するので、理想的には正の高電圧VPPと負の高電圧V
BBの絶対値はほぼ一致する。このため、必要とされる正
の高電圧と負の高電圧の電圧値の絶対値が異なる場合に
は、前記第１の実施形態の構成のままでは適用できな
い。
どの半導体メモリ装置において、正の高電圧と負の高電
圧の電圧値の絶対値は必ずしも一致しない。図１に示し
たような高電圧発生回路では、通常、ポンプ一段当たり
クロック振幅電圧からダイオードとして働くＭＯＳトラ
ンジスタのしきい値を引いた分だけ電圧が上昇、または
低下するので、理想的には正の高電圧VPPと負の高電圧V
BBの絶対値はほぼ一致する。このため、必要とされる正
の高電圧と負の高電圧の電圧値の絶対値が異なる場合に
は、前記第１の実施形態の構成のままでは適用できな
い。
【００３７】本実施形態は、クロックを入力するチャー
ジポンプのキャパシタの手前にクロック切替回路を接続
し、正の高電圧を発生する際には、その電圧値に最適な
クロック振幅VCLKPをもつクロック、例えば図４に示すC
LKP1、CLKP2のようなクロックをチャージポンプに入力
し、負の正電圧を発生する際には、その電圧値に最適な
クロック振幅VCLKNをもつクロック、例えば図４に示すC
LKN1、CLKN2のようなクロックをチャージポンプに入力
することにより、１個の高電圧発生回路で電圧値の絶対
値が異なる正の高電圧と負の高電圧を出力することがで
きる。
ジポンプのキャパシタの手前にクロック切替回路を接続
し、正の高電圧を発生する際には、その電圧値に最適な
クロック振幅VCLKPをもつクロック、例えば図４に示すC
LKP1、CLKP2のようなクロックをチャージポンプに入力
し、負の正電圧を発生する際には、その電圧値に最適な
クロック振幅VCLKNをもつクロック、例えば図４に示すC
LKN1、CLKN2のようなクロックをチャージポンプに入力
することにより、１個の高電圧発生回路で電圧値の絶対
値が異なる正の高電圧と負の高電圧を出力することがで
きる。
【００３８】図３及び図５を参照して、本実施形態の変
形（本発明の第３の実施形態）を説明する。本実施形態
では、クロックを入力するチャージポンプのキャパシタ
の手前にクロック切替装置を備えたことは、前記第２の
実施形態と同様とされるが、正の高電圧を発生する際に
は、その電圧値に最適なクロック周波数をもつクロッ
ク、例えば図５に示すCLKP1、CLKP2のようなサイクルTC
YCPを持つクロックをチャージポンプに入力し、負の正
電圧を発生する際には、その電圧値に最適なクロック周
波数をもつクロック、例えば図５に示すCLKN1、CLKN2の
ようなサイクルTCYCNを持つクロックをチャージポンプ
に入力することであり、これにより１個の高電圧発生回
路で電圧値の絶対値が異なる正の高電圧と負の高電圧を
出力することができる。
形（本発明の第３の実施形態）を説明する。本実施形態
では、クロックを入力するチャージポンプのキャパシタ
の手前にクロック切替装置を備えたことは、前記第２の
実施形態と同様とされるが、正の高電圧を発生する際に
は、その電圧値に最適なクロック周波数をもつクロッ
ク、例えば図５に示すCLKP1、CLKP2のようなサイクルTC
YCPを持つクロックをチャージポンプに入力し、負の正
電圧を発生する際には、その電圧値に最適なクロック周
波数をもつクロック、例えば図５に示すCLKN1、CLKN2の
ようなサイクルTCYCNを持つクロックをチャージポンプ
に入力することであり、これにより１個の高電圧発生回
路で電圧値の絶対値が異なる正の高電圧と負の高電圧を
出力することができる。
【００３９】図６を参照して、本発明の第４の実施形態
を以下に説明する。
を以下に説明する。
【００４０】図１０及び図１１に示したような、２相ク
ロック型の高電圧発生回路では、一段当たりクロックの
振幅（通常は電源電圧）からトランジスタのしきい値分
を引いただけ電圧が上昇する。また、段数が増えるに従
い基板効果の影響が現れるので、一段当たりの昇圧効率
は低下していくという問題がある。
ロック型の高電圧発生回路では、一段当たりクロックの
振幅（通常は電源電圧）からトランジスタのしきい値分
を引いただけ電圧が上昇する。また、段数が増えるに従
い基板効果の影響が現れるので、一段当たりの昇圧効率
は低下していくという問題がある。
【００４１】この問題を解決するために、図１３に示す
ような４相クロック型の高電圧発生回路が従来から提案
されている。
ような４相クロック型の高電圧発生回路が従来から提案
されている。
【００４２】キャパシタに入力する２相のクロックCLKP
1、CLKP3と、M41からM45で示すＭＯＳトランジスタの動
作を制御する２相のクロックCLKP2、CLKP4と、を、図８
に示すように組み合わせることにより（容量結合による
ブートストラップ法により）、これらのＭＯＳトランジ
スタM41〜45のゲート電圧を、２相クロック型に比べ、
増加させることができるので、ＭＯＳトランジスタのし
きい値電圧分の降下を相殺することができる。これによ
り、２相クロック型に比べ、高効率で高電圧を発生する
ことができる。
1、CLKP3と、M41からM45で示すＭＯＳトランジスタの動
作を制御する２相のクロックCLKP2、CLKP4と、を、図８
に示すように組み合わせることにより（容量結合による
ブートストラップ法により）、これらのＭＯＳトランジ
スタM41〜45のゲート電圧を、２相クロック型に比べ、
増加させることができるので、ＭＯＳトランジスタのし
きい値電圧分の降下を相殺することができる。これによ
り、２相クロック型に比べ、高効率で高電圧を発生する
ことができる。
【００４３】同様に、図１４に示すような４相クロック
を用いた負の高電圧発生回路も提案されている。図９に
負の高電圧発生回路に入力されるクロックCLKN1〜CLKN4
の波形図を示す。
を用いた負の高電圧発生回路も提案されている。図９に
負の高電圧発生回路に入力されるクロックCLKN1〜CLKN4
の波形図を示す。
【００４４】図６を参照して、本実施形態は、前記第１
の実施形態のチャージポンプ部を４相クロックCLK21〜C
LK24を用いるように変えたものである。
の実施形態のチャージポンプ部を４相クロックCLK21〜C
LK24を用いるように変えたものである。
【００４５】従って、１個の高電圧発生回路を用いて、
２つのスイッチのオン・オフを制御することにより、し
きい値電圧分の降下がなく高効率に正の高電圧と負の高
電圧を出力することができるので、前記第１の実施形態
に比べさらにチップ中の高電圧発生回路の面積を削減す
ることができ、チップのサイズを小さくすることができ
る。
２つのスイッチのオン・オフを制御することにより、し
きい値電圧分の降下がなく高効率に正の高電圧と負の高
電圧を出力することができるので、前記第１の実施形態
に比べさらにチップ中の高電圧発生回路の面積を削減す
ることができ、チップのサイズを小さくすることができ
る。
【００４６】本実施形態においては、４相クロック型の
高電圧発生回路を用いて、前記第１の実施形態とは異な
るタイプの高電圧発生回路に適用できることを示した
が、本発明はかかる構成に限定されるものではなく、さ
らに他の電荷転送型の高電圧発生回路に適用可能であ
る。
高電圧発生回路を用いて、前記第１の実施形態とは異な
るタイプの高電圧発生回路に適用できることを示した
が、本発明はかかる構成に限定されるものではなく、さ
らに他の電荷転送型の高電圧発生回路に適用可能であ
る。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
高電圧発生回路の出力を、電圧が最も高くなるノード
と、電圧が最も低くなるノードに切り替えてとるように
し、一つの高電圧発生回路から要求に応じた正の高電圧
と負の高電圧の両方を出力することができ、チップ中に
しめる高電圧発生回路の面積を従来の１／２程度にする
ことができる。
高電圧発生回路の出力を、電圧が最も高くなるノード
と、電圧が最も低くなるノードに切り替えてとるように
し、一つの高電圧発生回路から要求に応じた正の高電圧
と負の高電圧の両方を出力することができ、チップ中に
しめる高電圧発生回路の面積を従来の１／２程度にする
ことができる。
【００４８】また、本発明によれば、クロックを入力す
るチャージポンプのキャパシタの手前にクロック切替回
路を接続し、入力するクロックを切り替えるように構成
したことにより、１個の高電圧発生回路で電圧値の絶対
値が異なる正の高電圧と負の高電圧を出力することがで
きる。
るチャージポンプのキャパシタの手前にクロック切替回
路を接続し、入力するクロックを切り替えるように構成
したことにより、１個の高電圧発生回路で電圧値の絶対
値が異なる正の高電圧と負の高電圧を出力することがで
きる。
【図１】本発明の第１の実施形態の構成を示す図であ
る。
る。
【図２】本発明の第１の実施形態を説明するための波形
図である。
図である。
【図３】本発明の第２の実施形態の構成を示す図であ
る。
る。
【図４】本発明の第２の実施形態において用いられるク
ロックの波形図である。
ロックの波形図である。
【図５】本発明の第３の実施形態において用いられるク
ロックの波形図である。
ロックの波形図である。
【図６】本発明の第４の実施形態の構成を示す図であ
る。
る。
【図７】本発明の第４の実施形態において用いられるク
ロックの波形図である。
ロックの波形図である。
【図８】従来の４相クロックを用いた正の高電圧発生回
路において用いられるクロックの波形図である。
路において用いられるクロックの波形図である。
【図９】従来の４相クロックを用いた負の高電圧発生回
路において用いられるクロックの波形図である。
路において用いられるクロックの波形図である。
【図１０】従来の正の高電圧発生回路を示す図である。
【図１１】従来の負の高電圧発生回路を示す図である。
【図１２】高電圧発生回路において用いられるクロック
の波形図である。
の波形図である。
【図１３】従来の４相クロックを用いた正の高電圧発生
回路を示す図である。
回路を示す図である。
【図１４】従来の４相クロックを用いた負の高電圧発生
回路を示す図である。
回路を示す図である。
１、２ スイッチ １０、２０、３０ 高電圧発生回路を構成する回路 Ｍ１１〜Ｍ４５ ＭＯＳトランジスタ Ｃ１１〜Ｃ３５ キャパシタ ＶＣＣ 電源電圧 VPP 正の高電圧 VBB 負の高電圧 ＣＬＫ１、ＣＬＫ２ クロック信号 Ｎ３０〜Ｎ３５ ノード
Claims (7)
- 【請求項１】電荷転送型の高電圧発生回路において、 電位が最も高くなるノードを出力端子として正の高電圧
を出力するか、または電位が最も低くなるノードを出力
端子として負の高電圧を出力するか、を選択的に切り替
える手段を備え、 一の回路で正の高電圧と負の高電圧とを選択自在に利用
可能としたことを特徴とする高電圧発生回路。 - 【請求項２】前記電位が最も低くなるノードを第１のス
イッチを介して第１の電圧源に接続し、 前記電位が最も高くなるノードを第２のスイッチを介し
て第２の電圧源に接続し、 前記第１のスイッチをオン状態とし、且つ前記第２のス
イッチをオフ状態として、前記電位が最も高くなるノー
ドに正の高電圧を出力し、 一方、前記第２のスイッチをオン状態とし、且つ前記第
１のスイッチをオフ状態として、前記電位が最も低くな
るノードに負の高電圧を出力する、 ことを特徴とする請求項１記載の高電圧発生回路。 - 【請求項３】前記第１の電圧源をチップ供給電源電圧と
し、前記第２の電圧源を接地レベルとしたことを特徴と
する請求項２記載の高電圧発生回路。 - 【請求項４】前記正の高電圧と前記負の高電圧の出力を
切り替える際に、チャージポンプ部に入力されるクロッ
クの振幅を変えることを特徴とする請求項１〜３のいず
れか一に記載の高電圧発生回路。 - 【請求項５】前記正の高電圧と前記負の高電圧の出力を
切り替える際に、チャージポンプ部に入力されるクロッ
クの周波数を変えることを特徴とする請求項１〜３のい
ずれか一に記載の高電圧発生回路。 - 【請求項６】前記チャージポンプ部のキャパシタの手前
にクロック切替回路を備え、前記正の高電圧と前記負の
高電圧の出力を切り替える際に、互いに相補的なクロッ
ク信号を別の相補的なクロック信号に切り替えて供給す
ることを特徴とする請求項４又は５記載の高電圧発生回
路。 - 【請求項７】チャージポンプ部のダイオード接続された
ＭＯＳトランジスタのゲート電位を容量結合によりブー
トストラップするように構成し、前記チャージポンプ部
のキャパシタに入力するクロック信号と共に所定の４相
クロック信号を供給するように構成してなることを特徴
とする請求項１又は２記載の高電圧発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2176996A JPH09198887A (ja) | 1996-01-12 | 1996-01-12 | 高電圧発生回路 |
| KR1019970000406A KR100245312B1 (ko) | 1996-01-12 | 1997-01-10 | 승압기 회로 |
| US08/782,281 US5812018A (en) | 1996-01-12 | 1997-01-13 | Voltage booster circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2176996A JPH09198887A (ja) | 1996-01-12 | 1996-01-12 | 高電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09198887A true JPH09198887A (ja) | 1997-07-31 |
Family
ID=12064291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2176996A Pending JPH09198887A (ja) | 1996-01-12 | 1996-01-12 | 高電圧発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5812018A (ja) |
| JP (1) | JPH09198887A (ja) |
| KR (1) | KR100245312B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208290A (ja) * | 2001-01-09 | 2002-07-26 | Mitsubishi Electric Corp | チャージポンプ回路およびこれを用いた不揮発性メモリの動作方法 |
| JP2008141947A (ja) * | 2006-11-30 | 2008-06-19 | Dongbu Hitek Co Ltd | 半導体素子の電圧調節装置 |
| JP2009232501A (ja) * | 2008-03-19 | 2009-10-08 | Toppan Printing Co Ltd | チャージポンプ回路 |
| JP2017192168A (ja) * | 2016-04-11 | 2017-10-19 | 国立研究開発法人産業技術総合研究所 | 昇圧回路 |
| JP2020124078A (ja) * | 2019-01-31 | 2020-08-13 | ローム株式会社 | チャージポンプ回路、半導体装置、半導体記憶装置及び電気機器 |
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| JP3378457B2 (ja) * | 1997-02-26 | 2003-02-17 | 株式会社東芝 | 半導体装置 |
| JPH1145978A (ja) * | 1997-07-28 | 1999-02-16 | Toshiba Microelectron Corp | 半導体記憶装置及び電圧発生回路 |
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| US7049855B2 (en) * | 2001-06-28 | 2006-05-23 | Intel Corporation | Area efficient waveform evaluation and DC offset cancellation circuits |
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1996
- 1996-01-12 JP JP2176996A patent/JPH09198887A/ja active Pending
-
1997
- 1997-01-10 KR KR1019970000406A patent/KR100245312B1/ko not_active IP Right Cessation
- 1997-01-13 US US08/782,281 patent/US5812018A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| US5812018A (en) | 1998-09-22 |
| KR970060239A (ko) | 1997-08-12 |
| KR100245312B1 (ko) | 2000-03-02 |
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|---|---|---|---|
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