JPH06261538A - 高電圧チャ−ジ・ポンプ - Google Patents
高電圧チャ−ジ・ポンプInfo
- Publication number
- JPH06261538A JPH06261538A JP5102994A JP5102994A JPH06261538A JP H06261538 A JPH06261538 A JP H06261538A JP 5102994 A JP5102994 A JP 5102994A JP 5102994 A JP5102994 A JP 5102994A JP H06261538 A JPH06261538 A JP H06261538A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- pump
- clock signal
- channel transistor
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Read Only Memory (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 低電源電圧でも動作可能な高電圧チャージ・
ポンプを提供する。 【構成】 低電圧電源で駆動可能な高電圧チャージ・ポ
ンプ（６５）は、複数の直列接続されたポンプ段（６
６）と、前置駆動論理回路（６８）と、２つのポンプ駆
動回路（７０，７２）とを含む。前置駆動論理回路（６
８）は、外部クロック信号を受け取り、ポンプ駆動回路
（７０，７２）に内部クロック信号を供給する。ポンプ
駆動回路（７０，７２）は、昇圧クロック信号を直列接
続されたポンプ段（６６）に供給する。昇圧クロック信
号は、電源電圧強度よりも高い電圧で供給される。昇圧
クロック信号を用いることによって、チャージ・ポンプ
（６５）は、３．３ボルトのような低い電源電圧の用途
でも動作可能となる。
ポンプを提供する。 【構成】 低電圧電源で駆動可能な高電圧チャージ・ポ
ンプ（６５）は、複数の直列接続されたポンプ段（６
６）と、前置駆動論理回路（６８）と、２つのポンプ駆
動回路（７０，７２）とを含む。前置駆動論理回路（６
８）は、外部クロック信号を受け取り、ポンプ駆動回路
（７０，７２）に内部クロック信号を供給する。ポンプ
駆動回路（７０，７２）は、昇圧クロック信号を直列接
続されたポンプ段（６６）に供給する。昇圧クロック信
号は、電源電圧強度よりも高い電圧で供給される。昇圧
クロック信号を用いることによって、チャージ・ポンプ
（６５）は、３．３ボルトのような低い電源電圧の用途
でも動作可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、一般的にチャージ・ポ
ンプに関し、特に低電源電圧でも動作可能な高電圧チャ
ージ・ポンプに関するものである。
ンプに関し、特に低電源電圧でも動作可能な高電圧チャ
ージ・ポンプに関するものである。
【０００２】
【従来の技術】電気的消去可能なプログラマブル・リー
ド・オンリー・メモリ（ＥＥＰＲＯＭ）は、再プログラ
ム可能な不揮発性メモリの一種である。ＥＥＰＲＯＭセ
ルはアレイ状に構成され、ロー（ｒａｗ）とコラム（ｃ
ｏｌｕｍｎｓ）との交差点に配置される。通常ＥＥＰＲ
ＯＭセルは、フローティング・ゲート・トランジスタと
セレクト・トランジスタとによって構成される。ＥＥＰ
ＲＯＭセルのプログラミングと消去は、フローティング
・ゲート・トランジスタの制御電極に高電圧を印加する
ことによって、行われる。プログラミング中、セレクト
・トランジスタは、同一コラム上に配置されている選択
されなかったＥＥＰＲＯＭセルを別離させるために用い
られる。１８〜２０ボルト程度のプログラミング電圧
が、プログラムまたは消去動作を行うのに必要とされ
る。
ド・オンリー・メモリ（ＥＥＰＲＯＭ）は、再プログラ
ム可能な不揮発性メモリの一種である。ＥＥＰＲＯＭセ
ルはアレイ状に構成され、ロー（ｒａｗ）とコラム（ｃ
ｏｌｕｍｎｓ）との交差点に配置される。通常ＥＥＰＲ
ＯＭセルは、フローティング・ゲート・トランジスタと
セレクト・トランジスタとによって構成される。ＥＥＰ
ＲＯＭセルのプログラミングと消去は、フローティング
・ゲート・トランジスタの制御電極に高電圧を印加する
ことによって、行われる。プログラミング中、セレクト
・トランジスタは、同一コラム上に配置されている選択
されなかったＥＥＰＲＯＭセルを別離させるために用い
られる。１８〜２０ボルト程度のプログラミング電圧
が、プログラムまたは消去動作を行うのに必要とされ
る。
【０００３】典型的に、プログラミング電圧を発生する
ためには、チャージ・ポンプが用いられる。図１は、一
部ブロック図、一部概略図、そして一部論理図で、従来
技術のチャージ・ポンプ１０を示したものである。従来
技術のチャージ・ポンプ１０は、約５．０ボルトに等し
い電源電圧で動作するように設計されており、直列接続
された複数のポンプ段１１とクロック制御ロジック４０
とを含む。直列接続されたポンプ段は、ポンプ段１４〜
２３、コンデンサ２４〜３４、ならびにＮ−チャンネル
・トランジスタ１２，１３を含む。クロック制御ロジッ
ク４０は、「ＫEXT」と称されたシングル・エンド外部
クロック信号を受け取り、「Ｋ1」および「Ｋ2」と称さ
れた２相非重複クロック信号を発生する。外部クロック
信号ＫEXTは、典型的に、システム・クロックまたは別
個の発振回路によって得られる。クロック信号Ｋ1およ
びＫ2の論理レベルは、上下電源電圧間で変動する(swin
g)。即ち、供給電圧が５．０ボルトに等しければ、論理
高電圧は５．０ボルトに等しく、論理低電圧はグラウン
ド電位に等しい。クロック信号Ｋ1およびＫ2が重複しな
いよう、反転器４３〜４６および４８〜５１が十分な量
の間隔を確保している。クロックＫ1は、ポンプ段１
４，１６，１８，２０，２２、ならびにコンデンサ２
６，２８，３０，３２，３４を通じてポンプ段１５，１
７，１９，２１，２３の入力端子に供給される。クロッ
ク信号Ｋ2は、ポンプ段１５，１７，１９，２１，２
３、ならびにコンデンサ２５，２７，２９，３１，３３
を通じてポンプ段１４，１６，１８，２０，２２に供給
される。
ためには、チャージ・ポンプが用いられる。図１は、一
部ブロック図、一部概略図、そして一部論理図で、従来
技術のチャージ・ポンプ１０を示したものである。従来
技術のチャージ・ポンプ１０は、約５．０ボルトに等し
い電源電圧で動作するように設計されており、直列接続
された複数のポンプ段１１とクロック制御ロジック４０
とを含む。直列接続されたポンプ段は、ポンプ段１４〜
２３、コンデンサ２４〜３４、ならびにＮ−チャンネル
・トランジスタ１２，１３を含む。クロック制御ロジッ
ク４０は、「ＫEXT」と称されたシングル・エンド外部
クロック信号を受け取り、「Ｋ1」および「Ｋ2」と称さ
れた２相非重複クロック信号を発生する。外部クロック
信号ＫEXTは、典型的に、システム・クロックまたは別
個の発振回路によって得られる。クロック信号Ｋ1およ
びＫ2の論理レベルは、上下電源電圧間で変動する(swin
g)。即ち、供給電圧が５．０ボルトに等しければ、論理
高電圧は５．０ボルトに等しく、論理低電圧はグラウン
ド電位に等しい。クロック信号Ｋ1およびＫ2が重複しな
いよう、反転器４３〜４６および４８〜５１が十分な量
の間隔を確保している。クロックＫ1は、ポンプ段１
４，１６，１８，２０，２２、ならびにコンデンサ２
６，２８，３０，３２，３４を通じてポンプ段１５，１
７，１９，２１，２３の入力端子に供給される。クロッ
ク信号Ｋ2は、ポンプ段１５，１７，１９，２１，２
３、ならびにコンデンサ２５，２７，２９，３１，３３
を通じてポンプ段１４，１６，１８，２０，２２に供給
される。
【０００４】図２は、概略図形で従来技術のポンプ段５
５を示したものである。ポンプ段５５は、ポンプ段１４
〜２３の各々の回路を代表する。ポンプ段５５は、Ｎ−
チャンネル・トランジスタ５６，５８，６０，６１と、
コンデンサ５７，５９とを含む。ダイオード接続された
Ｎ−チャンネル・トランジスタ５６は、互いに接続され
たゲートとドレイン、およびソースを有する。コンデン
サ５７の第１端子はＮ−チャンネル・トランジスタ５６
のソースに接続され、第２端子は「ＩＮ」と称された入
力端子に接続されている。Ｎ−チャンネル・トランジス
タ５８は、ゲートおよびドレインがコンデンサ５７の第
２端子に接続され、ソースがＮ−チャンネル・トランジ
スタ５６のゲートおよびドレインに接続されている。コ
ンデンサ５９の第１端子はＮ−チャンネル・トランジス
タ５８のソースに接続され、第２端子は「Ｋ」と称され
たクロック端子に接続されている。ダイオード接続され
たＮ−チャンネル・トランジスタ６０のゲートおよびド
レインはＮ−チャンネル・トランジスタ５６のソースに
接続され、ソースはコンデンサ５７の第２端子に接続さ
れている。Ｎ−チャンネル・パス・トランジスタ６１の
第１ドレイン／ソース端子は入力端子ＩＮに接続され、
第２ドレイン／ソース端子は「ＯＵＴ」と称された出力
端子に接続され、ゲートはＮ−チャンネル・トランジス
タ５６のソースに接続されている。
５を示したものである。ポンプ段５５は、ポンプ段１４
〜２３の各々の回路を代表する。ポンプ段５５は、Ｎ−
チャンネル・トランジスタ５６，５８，６０，６１と、
コンデンサ５７，５９とを含む。ダイオード接続された
Ｎ−チャンネル・トランジスタ５６は、互いに接続され
たゲートとドレイン、およびソースを有する。コンデン
サ５７の第１端子はＮ−チャンネル・トランジスタ５６
のソースに接続され、第２端子は「ＩＮ」と称された入
力端子に接続されている。Ｎ−チャンネル・トランジス
タ５８は、ゲートおよびドレインがコンデンサ５７の第
２端子に接続され、ソースがＮ−チャンネル・トランジ
スタ５６のゲートおよびドレインに接続されている。コ
ンデンサ５９の第１端子はＮ−チャンネル・トランジス
タ５８のソースに接続され、第２端子は「Ｋ」と称され
たクロック端子に接続されている。ダイオード接続され
たＮ−チャンネル・トランジスタ６０のゲートおよびド
レインはＮ−チャンネル・トランジスタ５６のソースに
接続され、ソースはコンデンサ５７の第２端子に接続さ
れている。Ｎ−チャンネル・パス・トランジスタ６１の
第１ドレイン／ソース端子は入力端子ＩＮに接続され、
第２ドレイン／ソース端子は「ＯＵＴ」と称された出力
端子に接続され、ゲートはＮ−チャンネル・トランジス
タ５６のソースに接続されている。
【０００５】
【発明が解決しようとする課題】直列接続された複数の
ポンプ段１１の各ポンプ段は、入力端子ＩＮで受け取っ
た入力電圧強度を、クロック信号Ｋ1，Ｋ2の電圧幅(vol
tage swing)にほぼ等しい電圧だけ昇圧する。パス・ト
ランジスタ６１は、クロック信号Ｋが論理高として供給
される時、導電状態となる。Ｎ−チャンネル・パス・ト
ランジスタ６１が導電状態になるためには、当該パス・
トランジスタ６１のゲート−ソース間電圧がそのしきい
値電圧（ＶT）より高くなければならない。Ｎ−チャン
ネル・トランジスタ５６，５８，６０、およびコンデン
サ５７，５９から成るブートストラップ回路は、パス・
トランジスタ６１のゲート電圧をＶDDより大きな電圧に
ブートストラップする、即ち昇圧することによって、ポ
ンプ段１４〜２３の各々において、パス・トランジスタ
６１間のＶTの降下を減少させる。これは、より多くの
電荷が各段を通過できるようにするので、チャ−ジ・ポ
ンプの効率を高めることになる。しかしながら、ポンプ
段１４〜２３の各ポンプ段にあるパス・トランジスタで
は、各後続のパス・トランジスタのソ−ス端子は、前段
のパス・トランジスタよりも高い電圧レベルにあるの
で、後段のポンプ段程かけられるバック・バイアスが次
第に大きくなる。パス・トランジスタのソ−ス電圧が上
昇するにつれて、パス・トランジスタのＶTも上昇す
る。したがって、最終ポンプ段は最も高いＶTを有する
ことになり、ＶTがクロック信号Ｋ1，Ｋ2の強度、即ち
ＶDDにほぼ等しい電圧に近づいてくると、最初に通電を
停止する。例として、チャ−ジ・ポンプ１０のポンプ段
２３に１８ボルトのバック・バイアスがかかっていると
すると、ポンプ段２３のパス・トランジスタのＶTは約
２．５ボルトとなる。チャ−ジ・ポンプ１０では、電圧
降下を起こさずに電荷を次のポンプ段に転送するために
は、ＶDDは約１．５ＶTでなければならない。したがっ
て、チャ−ジ・ポンプ１０は、約３．７５ボルトより低
い電源電圧に対しての効率が低下することになる。ＶDD
がパス・トランジスタ６１のＶTに近づくにつれ、電荷
転送はゼロに接近し、チャ−ジ・ポンプ１０が（約３．
３ボルトのような）低電源電圧に対して不安定となる原
因となる。
ポンプ段１１の各ポンプ段は、入力端子ＩＮで受け取っ
た入力電圧強度を、クロック信号Ｋ1，Ｋ2の電圧幅(vol
tage swing)にほぼ等しい電圧だけ昇圧する。パス・ト
ランジスタ６１は、クロック信号Ｋが論理高として供給
される時、導電状態となる。Ｎ−チャンネル・パス・ト
ランジスタ６１が導電状態になるためには、当該パス・
トランジスタ６１のゲート−ソース間電圧がそのしきい
値電圧（ＶT）より高くなければならない。Ｎ−チャン
ネル・トランジスタ５６，５８，６０、およびコンデン
サ５７，５９から成るブートストラップ回路は、パス・
トランジスタ６１のゲート電圧をＶDDより大きな電圧に
ブートストラップする、即ち昇圧することによって、ポ
ンプ段１４〜２３の各々において、パス・トランジスタ
６１間のＶTの降下を減少させる。これは、より多くの
電荷が各段を通過できるようにするので、チャ−ジ・ポ
ンプの効率を高めることになる。しかしながら、ポンプ
段１４〜２３の各ポンプ段にあるパス・トランジスタで
は、各後続のパス・トランジスタのソ−ス端子は、前段
のパス・トランジスタよりも高い電圧レベルにあるの
で、後段のポンプ段程かけられるバック・バイアスが次
第に大きくなる。パス・トランジスタのソ−ス電圧が上
昇するにつれて、パス・トランジスタのＶTも上昇す
る。したがって、最終ポンプ段は最も高いＶTを有する
ことになり、ＶTがクロック信号Ｋ1，Ｋ2の強度、即ち
ＶDDにほぼ等しい電圧に近づいてくると、最初に通電を
停止する。例として、チャ−ジ・ポンプ１０のポンプ段
２３に１８ボルトのバック・バイアスがかかっていると
すると、ポンプ段２３のパス・トランジスタのＶTは約
２．５ボルトとなる。チャ−ジ・ポンプ１０では、電圧
降下を起こさずに電荷を次のポンプ段に転送するために
は、ＶDDは約１．５ＶTでなければならない。したがっ
て、チャ−ジ・ポンプ１０は、約３．７５ボルトより低
い電源電圧に対しての効率が低下することになる。ＶDD
がパス・トランジスタ６１のＶTに近づくにつれ、電荷
転送はゼロに接近し、チャ−ジ・ポンプ１０が（約３．
３ボルトのような）低電源電圧に対して不安定となる原
因となる。
【０００６】
【課題を解決するための手段】したがって、論理手段
と、ポンプ駆動回路と、少なくとも１つのポンプ段を含
むチャ−ジ・ポンプが、１つの形状で提供される。前記
論理手段は、所定周波数の外部クロック信号を受け取
り、論理演算を行ない、第１および第２内部クロック信
号を発生する。前記ポンプ駆動回路は、前記論理手段に
結合されており、前記第１および第２内部クロック信号
を受け取る。これに応答して、ポンプ駆動回路は、供給
電圧の強度より大きな強度の電圧幅を有する、昇圧され
たクロック信号を発生する。前記少なくとも１つのポン
プ段は、前記ポンプ駆動回路に結合されており、前記昇
圧クロック信号および入力電圧を受け取る。これに応答
して、前記少なくとも１つのポンプ段は、前記入力信号
の強度より大きな強度を有する所望の出力電圧を発生す
る。これらおよびその他の特徴および利点は、添付図面
に関連して記載された以下の詳細な説明から、より明確
に理解されよう。
と、ポンプ駆動回路と、少なくとも１つのポンプ段を含
むチャ−ジ・ポンプが、１つの形状で提供される。前記
論理手段は、所定周波数の外部クロック信号を受け取
り、論理演算を行ない、第１および第２内部クロック信
号を発生する。前記ポンプ駆動回路は、前記論理手段に
結合されており、前記第１および第２内部クロック信号
を受け取る。これに応答して、ポンプ駆動回路は、供給
電圧の強度より大きな強度の電圧幅を有する、昇圧され
たクロック信号を発生する。前記少なくとも１つのポン
プ段は、前記ポンプ駆動回路に結合されており、前記昇
圧クロック信号および入力電圧を受け取る。これに応答
して、前記少なくとも１つのポンプ段は、前記入力信号
の強度より大きな強度を有する所望の出力電圧を発生す
る。これらおよびその他の特徴および利点は、添付図面
に関連して記載された以下の詳細な説明から、より明確
に理解されよう。
【０００７】
【実施例】図３は、本発明によるチャ−ジ・ポンプ６５
を、一部ブロック図形、一部概略図、そして一部論理図
で示す。チャ−ジ・ポンプ６５は、直列接続された複数
のポンプ段６６、前置駆動論理回路６８、および駆動回
路７０，７２を含む。ポンプ駆動回路７０は、
「ＫBST1」と称された昇圧クロック信号を、直列接続さ
れたポンプ段６６に供給する。ポンプ駆動回路７２は、
「ＫBST2」と称された昇圧クロック信号を、直列接続さ
れたポンプ段６６に供給する。直列接続されたポンプ段
６６は、Ｎ−チャンネル・トランジスタ７３，７４、ポ
ンプ段７５−８０、およびコンデンサ８１−８６を含
む。前置駆動論理回路６８は、反転器８７，９１，９
５，９６、フリップフロップ８８，８９、ＮＯＲ論理ゲ
−ト９２，９３、およびＮＡＮＤ論理ゲ−ト９４，９７
を含む。好適実施例では、Ｎ−チャンネルおよびＰ−チ
ャンネル・トランジスタの全ては、ＭＯＳ（金属酸化物
半導体）トランジスタである。直列接続された複数のポ
ンプ段６６において、Ｎ−チャンネル・トランジスタ７
３は、「ＶDD」と称された電源電圧端子に接続されたゲ
−トとドレイン、およびソ−スを有する。Ｎ−チャンネ
ル・トランジスタ７４は、ＶDDに接続されたドレイン、
Ｎ−チャンネル・トランジスタ７３のドレインに接続さ
れたソ−ス、およびゲ−トを有する。Ｎーチャンネル・
トランジスタ７３，７４は、直列接続されたポンプ段６
６の第１ポンプ段として機能する。ポンプ段７５−８０
の各々は、「ＩＮ」と称された入力端子、「ＯＵＴ」と
称された出力端子、および「Ｋ」と称されたクロック端
子を有する。ポンプ段７５の入力端子ＩＮは、Ｎ−チャ
ンネル・トランジスタ７３，７４のソ−スに接続されて
ＶIと称された入力電圧を受け取り、ポンプ段７５の出
力端子ＯＵＴは、「ＶO1」と称された電圧を、ポンプ段
７６の入力端子ＩＮに供給する。ポンプ段７６の出力端
子ＯＵＴは、「ＶO2」と称された電圧をポンプ段７７の
入力端子ＩＮに供給し、以下同様である。ポンプ段８０
の出力端子ＯＵＴは、「ＶPP」と称された昇圧出力電圧
を発生する。ポンプ段７５−８０の各々は、図２の従来
技術のポンプ段５５と同一である。コンデンサ８１は、
Ｎ−チャンネル・トランジスタ７３，７４のドレインに
接続された第１端子と、昇圧クロック信号ＫBST2を受け
取る第２端子とを有する。コンデンサ８２は、ポンプ段
７６の入力端子ＩＮに接続された第１端子と、昇圧クロ
ック信号ＫBST1を受け取る第２端子とを有する。コンデ
ンサ８３は、ポンプ段７７の入力端子ＩＮに接続された
第１端子と、昇圧クロック信号ＫBST1を受け取る第２端
子とを有する。コンデンサ８４は、ポンプ段７８の入力
端子ＩＮに接続された第１端子と、昇圧クロック信号Ｋ
BST1を受け取る第２端子とを有する。コンデンサ８５
は、ポンプ段７９の入力端子ＩＮに接続された第１端子
と、昇圧クロック信号ＫBST2を受け取る第２端子とを有
する。コンデンサ８６は、ポンプ段８０の入力端子ＩＮ
に接続された第１端子と、昇圧クロック信号ＫBST1を受
け取る第２端子とを有する。好適実施例では、コンデン
サ８１〜８６は、高電圧プレ−ナ・コンデンサである。
しかしながら、他の実施例では、ＭＯＳトランジスタコ
ンデンサ、あるいはポリシリコン・コンデンサのような
異なる種類のコンデンサを用いてもよい。
を、一部ブロック図形、一部概略図、そして一部論理図
で示す。チャ−ジ・ポンプ６５は、直列接続された複数
のポンプ段６６、前置駆動論理回路６８、および駆動回
路７０，７２を含む。ポンプ駆動回路７０は、
「ＫBST1」と称された昇圧クロック信号を、直列接続さ
れたポンプ段６６に供給する。ポンプ駆動回路７２は、
「ＫBST2」と称された昇圧クロック信号を、直列接続さ
れたポンプ段６６に供給する。直列接続されたポンプ段
６６は、Ｎ−チャンネル・トランジスタ７３，７４、ポ
ンプ段７５−８０、およびコンデンサ８１−８６を含
む。前置駆動論理回路６８は、反転器８７，９１，９
５，９６、フリップフロップ８８，８９、ＮＯＲ論理ゲ
−ト９２，９３、およびＮＡＮＤ論理ゲ−ト９４，９７
を含む。好適実施例では、Ｎ−チャンネルおよびＰ−チ
ャンネル・トランジスタの全ては、ＭＯＳ（金属酸化物
半導体）トランジスタである。直列接続された複数のポ
ンプ段６６において、Ｎ−チャンネル・トランジスタ７
３は、「ＶDD」と称された電源電圧端子に接続されたゲ
−トとドレイン、およびソ−スを有する。Ｎ−チャンネ
ル・トランジスタ７４は、ＶDDに接続されたドレイン、
Ｎ−チャンネル・トランジスタ７３のドレインに接続さ
れたソ−ス、およびゲ−トを有する。Ｎーチャンネル・
トランジスタ７３，７４は、直列接続されたポンプ段６
６の第１ポンプ段として機能する。ポンプ段７５−８０
の各々は、「ＩＮ」と称された入力端子、「ＯＵＴ」と
称された出力端子、および「Ｋ」と称されたクロック端
子を有する。ポンプ段７５の入力端子ＩＮは、Ｎ−チャ
ンネル・トランジスタ７３，７４のソ−スに接続されて
ＶIと称された入力電圧を受け取り、ポンプ段７５の出
力端子ＯＵＴは、「ＶO1」と称された電圧を、ポンプ段
７６の入力端子ＩＮに供給する。ポンプ段７６の出力端
子ＯＵＴは、「ＶO2」と称された電圧をポンプ段７７の
入力端子ＩＮに供給し、以下同様である。ポンプ段８０
の出力端子ＯＵＴは、「ＶPP」と称された昇圧出力電圧
を発生する。ポンプ段７５−８０の各々は、図２の従来
技術のポンプ段５５と同一である。コンデンサ８１は、
Ｎ−チャンネル・トランジスタ７３，７４のドレインに
接続された第１端子と、昇圧クロック信号ＫBST2を受け
取る第２端子とを有する。コンデンサ８２は、ポンプ段
７６の入力端子ＩＮに接続された第１端子と、昇圧クロ
ック信号ＫBST1を受け取る第２端子とを有する。コンデ
ンサ８３は、ポンプ段７７の入力端子ＩＮに接続された
第１端子と、昇圧クロック信号ＫBST1を受け取る第２端
子とを有する。コンデンサ８４は、ポンプ段７８の入力
端子ＩＮに接続された第１端子と、昇圧クロック信号Ｋ
BST1を受け取る第２端子とを有する。コンデンサ８５
は、ポンプ段７９の入力端子ＩＮに接続された第１端子
と、昇圧クロック信号ＫBST2を受け取る第２端子とを有
する。コンデンサ８６は、ポンプ段８０の入力端子ＩＮ
に接続された第１端子と、昇圧クロック信号ＫBST1を受
け取る第２端子とを有する。好適実施例では、コンデン
サ８１〜８６は、高電圧プレ−ナ・コンデンサである。
しかしながら、他の実施例では、ＭＯＳトランジスタコ
ンデンサ、あるいはポリシリコン・コンデンサのような
異なる種類のコンデンサを用いてもよい。
【０００８】前置論理回路６８において、「ＫEXT」と
称されたシングル・エンド外部クロックが、反転器８７
の入力端子およびＤ型フリップフロップ８８，８９の
「Ｋ」と称されたクロック端子に供給される。反転器８
７の出力端子は、「Ｋバー」と称されたフリップフロッ
プ８８，８９のクロック端子に接続されている。信号名
または端子名上の線（バー）は、当該信号または端子
が、同一名を有するがバーのない信号または端子と相補
関係にあることを示す。フリップフロップ８８，８９の
各々は、「Ｄ」と称された入力端子を有し、これが、
「Ｑバー」と称されたフリップフロップ８８の反転出力
端子に接続されている。反転器９１は、「Ｑ」と称され
たフリップフロップ８８の出力端子に結合された入力端
子と、出力端子とを有する。ＮＯＲ論理ゲート９２は、
「ＰＭＰSTOP」と称された信号を受け取る第１入力端
子、反転器９１の出力端子に接続された第２入力端子、
および「ＫINT4」ｔｏ称された内部クロック信号を発生
する出力端子を有する。ＮＯＲ論理ゲート９３は、信号
ＰＭＰSTOPを受け取る第１入力端子、ＮＯＲ論理ゲート
９２の出力端子に接続された第２入力端子、および「Ｋ
INT2」と称された内部クロック信号を発生する出力端子
を有する。ＮＡＮＤ論理ゲート９４は、反転器９１の出
力端子に接続された第１入力端子、フリップフロップ８
９の出力端子Ｑに接続された第２入力端子、および出力
端子を有する。反転器９５は、ＮＡＮＤ論理ゲート９４
に接続された入力端子、および「ＫINT1」と称された内
部入力信号を発生する出力端子を有する。反転器９６
は、フリップフロップ８９の出力端子Ｑに接続された入
力端子、および出力端子を有する。ＮＡＮＤ論理ゲート
９７は、ＮＯＲ論理ゲート９２の出力端子に接続された
第１入力端子、反転器９６の出力端子に接続された第２
入力端子、および出力端子を有する。反転器９８は、Ｎ
ＡＮＤ論理ゲート９７の出力端子に接続された入力端
子、および「ＫINT3」と称された内部クロック信号を発
生する出力端子を有する。論理ゲートの各々は、単一の
論理ゲートを表わすよりは、むしろ論理演算を表わすも
のであることに注意されたい。
称されたシングル・エンド外部クロックが、反転器８７
の入力端子およびＤ型フリップフロップ８８，８９の
「Ｋ」と称されたクロック端子に供給される。反転器８
７の出力端子は、「Ｋバー」と称されたフリップフロッ
プ８８，８９のクロック端子に接続されている。信号名
または端子名上の線（バー）は、当該信号または端子
が、同一名を有するがバーのない信号または端子と相補
関係にあることを示す。フリップフロップ８８，８９の
各々は、「Ｄ」と称された入力端子を有し、これが、
「Ｑバー」と称されたフリップフロップ８８の反転出力
端子に接続されている。反転器９１は、「Ｑ」と称され
たフリップフロップ８８の出力端子に結合された入力端
子と、出力端子とを有する。ＮＯＲ論理ゲート９２は、
「ＰＭＰSTOP」と称された信号を受け取る第１入力端
子、反転器９１の出力端子に接続された第２入力端子、
および「ＫINT4」ｔｏ称された内部クロック信号を発生
する出力端子を有する。ＮＯＲ論理ゲート９３は、信号
ＰＭＰSTOPを受け取る第１入力端子、ＮＯＲ論理ゲート
９２の出力端子に接続された第２入力端子、および「Ｋ
INT2」と称された内部クロック信号を発生する出力端子
を有する。ＮＡＮＤ論理ゲート９４は、反転器９１の出
力端子に接続された第１入力端子、フリップフロップ８
９の出力端子Ｑに接続された第２入力端子、および出力
端子を有する。反転器９５は、ＮＡＮＤ論理ゲート９４
に接続された入力端子、および「ＫINT1」と称された内
部入力信号を発生する出力端子を有する。反転器９６
は、フリップフロップ８９の出力端子Ｑに接続された入
力端子、および出力端子を有する。ＮＡＮＤ論理ゲート
９７は、ＮＯＲ論理ゲート９２の出力端子に接続された
第１入力端子、反転器９６の出力端子に接続された第２
入力端子、および出力端子を有する。反転器９８は、Ｎ
ＡＮＤ論理ゲート９７の出力端子に接続された入力端
子、および「ＫINT3」と称された内部クロック信号を発
生する出力端子を有する。論理ゲートの各々は、単一の
論理ゲートを表わすよりは、むしろ論理演算を表わすも
のであることに注意されたい。
【０００９】ポンプ駆動回路７０は、内部クロック信号
ＫINT1を受け取る第１入力端子、「ＩＮＨ2」と称され
た禁止信号を受ける第２入力端子、内部クロック信号Ｋ
INT2を受け取る第３入力端子、昇圧クロック信号ＫBST1
を発生する第１出力端子、および「ＩＮＨ1」と称され
た禁止信号を発生する第２出力端子とを有する。ポンプ
駆動回路７２は、内部クロック信号ＫINT3を受け取る第
１入力端子、禁止信号ＩＮＨ1を受け取る第２入力端
子、内部クロック信号ＫINT4を受け取る第３入力端子、
昇圧クロック信号ＫBST2を発生する第１出力端子、およ
び禁止信号ＩＮＨ2を発生する第２出力端子を有する。
ＫINT1を受け取る第１入力端子、「ＩＮＨ2」と称され
た禁止信号を受ける第２入力端子、内部クロック信号Ｋ
INT2を受け取る第３入力端子、昇圧クロック信号ＫBST1
を発生する第１出力端子、および「ＩＮＨ1」と称され
た禁止信号を発生する第２出力端子とを有する。ポンプ
駆動回路７２は、内部クロック信号ＫINT3を受け取る第
１入力端子、禁止信号ＩＮＨ1を受け取る第２入力端
子、内部クロック信号ＫINT4を受け取る第３入力端子、
昇圧クロック信号ＫBST2を発生する第１出力端子、およ
び禁止信号ＩＮＨ2を発生する第２出力端子を有する。
【００１０】所定周波数の外部クロック信号ＫEXTが、
前置駆動論理回路６８に供給される。好適実施例では、
外部クロック信号ＫEXTはシステム・クロックである。
フリップフロップ８８，８９は、従来のＤ型フリップフ
ロップである。フリップフロップ８８は、分周器として
機能し、出力Ｑには外部クロック信号ＫEXTの半分の周
波数が送出される。フリップフロップ８９は、その出力
端子Ｑに、外部クロック信号ＫEXTに対して９０°位相
シフトした信号を発生する。フリップフロップ８８，８
９の出力端子Ｑは、ＮＡＮＤ論理ゲート９４，９７、Ｎ
ＯＲ論理ゲート９２，９３、および反転器９１，９５，
９６，９８によって組み合わされ、内部クロック信号Ｋ
INT1，ＫINT2，ＫINT3，ＫINT4を発生する。内部クロッ
ク信号ＫINT1，ＫINT2の波形を、図６および図７に示
す。内部クロック信号ＫINT3は、内部クロック信号Ｋ
INT2の逆であり、内部クロック信号ＫINT4は、内部クロ
ック信号ＫINT2の逆である。ＮＯＲ論理ゲート９２，９
３の第１入力端子は、論理信号ＰＭＰSTOPを受け取る。
論理信号ＰＭＰSTOPが論理高の時、チャージ・ポンプ６
５は動作不能となり、内部クロック信号ＫINT1，
ＫINT2，ＫINT3，ＫINT4の各々は論理低として発生され
る。これによって、チャージ・ポンプ６５を再起動さ
せ、内部クロック信号を公知の状態に初期化することが
できる。
前置駆動論理回路６８に供給される。好適実施例では、
外部クロック信号ＫEXTはシステム・クロックである。
フリップフロップ８８，８９は、従来のＤ型フリップフ
ロップである。フリップフロップ８８は、分周器として
機能し、出力Ｑには外部クロック信号ＫEXTの半分の周
波数が送出される。フリップフロップ８９は、その出力
端子Ｑに、外部クロック信号ＫEXTに対して９０°位相
シフトした信号を発生する。フリップフロップ８８，８
９の出力端子Ｑは、ＮＡＮＤ論理ゲート９４，９７、Ｎ
ＯＲ論理ゲート９２，９３、および反転器９１，９５，
９６，９８によって組み合わされ、内部クロック信号Ｋ
INT1，ＫINT2，ＫINT3，ＫINT4を発生する。内部クロッ
ク信号ＫINT1，ＫINT2の波形を、図６および図７に示
す。内部クロック信号ＫINT3は、内部クロック信号Ｋ
INT2の逆であり、内部クロック信号ＫINT4は、内部クロ
ック信号ＫINT2の逆である。ＮＯＲ論理ゲート９２，９
３の第１入力端子は、論理信号ＰＭＰSTOPを受け取る。
論理信号ＰＭＰSTOPが論理高の時、チャージ・ポンプ６
５は動作不能となり、内部クロック信号ＫINT1，
ＫINT2，ＫINT3，ＫINT4の各々は論理低として発生され
る。これによって、チャージ・ポンプ６５を再起動さ
せ、内部クロック信号を公知の状態に初期化することが
できる。
【００１１】波形の期間即ちサイクルとは、当該波形の
いずれか２つの立ち上がりエッジまたはいずれか２つの
立ち下がりエッジ間の時間長である。波形のデューティ
・サイクルとは、全波形期間中当該波形が高である時間
の割合のことである。例えば、７０％のデューティ・サ
イクルを有する波形は、全期間の７０％の間高であり、
残りの３０％の期間の間低となる。５０％のデューティ
・サイクルを有する波形は、全期間の５０％の間高であ
り、残りの５０％の期間の間低となる。２０％のデュー
ティ・サイクルを有する波形は、全期間の２０％の間高
であり、残りの８０％の期間の間低である。内部クロッ
ク信号ＫINT1，ＫINT3は、約２０−２５％のデューティ
・サイクルを有する、２位相非重複クロック信号であ
る。また、内部クロック信号ＫINT2，ＫINT4は、約５０
％のデューティ・サイクルを有する２位相非重複クロッ
ク信号である。
いずれか２つの立ち上がりエッジまたはいずれか２つの
立ち下がりエッジ間の時間長である。波形のデューティ
・サイクルとは、全波形期間中当該波形が高である時間
の割合のことである。例えば、７０％のデューティ・サ
イクルを有する波形は、全期間の７０％の間高であり、
残りの３０％の期間の間低となる。５０％のデューティ
・サイクルを有する波形は、全期間の５０％の間高であ
り、残りの５０％の期間の間低となる。２０％のデュー
ティ・サイクルを有する波形は、全期間の２０％の間高
であり、残りの８０％の期間の間低である。内部クロッ
ク信号ＫINT1，ＫINT3は、約２０−２５％のデューティ
・サイクルを有する、２位相非重複クロック信号であ
る。また、内部クロック信号ＫINT2，ＫINT4は、約５０
％のデューティ・サイクルを有する２位相非重複クロッ
ク信号である。
【００１２】昇圧クロック信号ＫBST1，ＫBST2は、それ
ぞれポンプ駆動回路７０，７２によって、２つの位相が
重複しないクロック信号として発生される。ポンプ駆動
回路７０の実施例を、図４および図５に示す。図４のポ
ンプ駆動回路７０は、電圧幅(voltage swing)がＶDDの
強度の約２倍であるクロック信号ＫBST1を発生する。図
５のポンプ駆動回路７０’は、ＶDDの強度の３倍にほぼ
等しい電圧幅のクロック信号Ｋ’BST1を発生する。各実
施例については、後に詳細に論ずることにする。禁止信
号ＩＮＨ1，ＩＮＨ2は、昇圧クロック信号ＫBST1，Ｋ
BST2が重複しないことを保証するものである。
ぞれポンプ駆動回路７０，７２によって、２つの位相が
重複しないクロック信号として発生される。ポンプ駆動
回路７０の実施例を、図４および図５に示す。図４のポ
ンプ駆動回路７０は、電圧幅(voltage swing)がＶDDの
強度の約２倍であるクロック信号ＫBST1を発生する。図
５のポンプ駆動回路７０’は、ＶDDの強度の３倍にほぼ
等しい電圧幅のクロック信号Ｋ’BST1を発生する。各実
施例については、後に詳細に論ずることにする。禁止信
号ＩＮＨ1，ＩＮＨ2は、昇圧クロック信号ＫBST1，Ｋ
BST2が重複しないことを保証するものである。
【００１３】動作中、Ｎ−チャンネル・トランジスタ７
３，７４は、直列接続されたポンプ段６６の第１ポンプ
段として機能し、入力電圧ＶIをポンプ段７５の入力端
子ＩＮに供給する。Ｎ−チャンネル・トランジスタ７３
は、ダイオード接続されており、コンデンサ８１をＶDD
からしきい値電圧降下（ＶT）を減じたものに等しい電
圧にプリチャージする。昇圧クロック信号ＫBST1が論理
高で、昇圧クロック信号ＫBST2が論理低の時、Ｎ−チャ
ンネル・トランジスタ７４は通電状態にあり、入力電圧
ＶIはＶDDに実質的に等しくなると共に、コンデンサ８
１の第２端子における電位はゼロ・ボルト（即ちグラウ
ンド電位）となる。昇圧クロック信号ＫBST1が論理低と
なると、Ｎ−チャンネル・トランジスタ７４を実質的に
非通電状態とし、昇圧クロック信号ＫBST2が論理高とな
ると（重複しないための遅れの後）、入力信号ＶIを、
昇圧クロック信号ＫBST2の電圧幅より約ＶDD高い電圧
に、昇圧する。入力電圧ＶIは、ポンプ段７５の入力端
子ＩＮに供給される。
３，７４は、直列接続されたポンプ段６６の第１ポンプ
段として機能し、入力電圧ＶIをポンプ段７５の入力端
子ＩＮに供給する。Ｎ−チャンネル・トランジスタ７３
は、ダイオード接続されており、コンデンサ８１をＶDD
からしきい値電圧降下（ＶT）を減じたものに等しい電
圧にプリチャージする。昇圧クロック信号ＫBST1が論理
高で、昇圧クロック信号ＫBST2が論理低の時、Ｎ−チャ
ンネル・トランジスタ７４は通電状態にあり、入力電圧
ＶIはＶDDに実質的に等しくなると共に、コンデンサ８
１の第２端子における電位はゼロ・ボルト（即ちグラウ
ンド電位）となる。昇圧クロック信号ＫBST1が論理低と
なると、Ｎ−チャンネル・トランジスタ７４を実質的に
非通電状態とし、昇圧クロック信号ＫBST2が論理高とな
ると（重複しないための遅れの後）、入力信号ＶIを、
昇圧クロック信号ＫBST2の電圧幅より約ＶDD高い電圧
に、昇圧する。入力電圧ＶIは、ポンプ段７５の入力端
子ＩＮに供給される。
【００１４】論理高の昇圧クロック信号ＫBST1がポンプ
段７５，７７，７９のクロック端子Ｋに供給され、１Ｖ
Tのバイアス電圧がダイオード接続されたトランジスタ
６０（図２）の間に形成される。前のサイクルで、即ち
昇圧クロック信号ＫBST2が論理高の時、ポンプ段７６，
７８，８０のダイオード接続されたトランジスタ６０は
それらの間に形成された１ＶTのバイアス電圧を有して
いた。このバイアス状態が得られれば、昇圧クロック信
号ＫBST2が論理高に成る時、入力電圧ＶIは、昇圧クロ
ック信号ＫBST1の電圧幅に等しい電圧だけ昇圧され、パ
ス・トランジスタ６１（図２）を通じて出力端子ＯＵＴ
に送出される。連続するポンプ段の各々は、ポンプ段８
０の出力端子が、１８〜２１ボルトにほぼ等しい昇圧出
力電圧ＶPPを発生するまで、その入力端子で受け取った
電圧を、昇圧クロック信号ＫBST1，ＫBST2の電圧幅に実
質的に等しい電圧だけ昇圧する。
段７５，７７，７９のクロック端子Ｋに供給され、１Ｖ
Tのバイアス電圧がダイオード接続されたトランジスタ
６０（図２）の間に形成される。前のサイクルで、即ち
昇圧クロック信号ＫBST2が論理高の時、ポンプ段７６，
７８，８０のダイオード接続されたトランジスタ６０は
それらの間に形成された１ＶTのバイアス電圧を有して
いた。このバイアス状態が得られれば、昇圧クロック信
号ＫBST2が論理高に成る時、入力電圧ＶIは、昇圧クロ
ック信号ＫBST1の電圧幅に等しい電圧だけ昇圧され、パ
ス・トランジスタ６１（図２）を通じて出力端子ＯＵＴ
に送出される。連続するポンプ段の各々は、ポンプ段８
０の出力端子が、１８〜２１ボルトにほぼ等しい昇圧出
力電圧ＶPPを発生するまで、その入力端子で受け取った
電圧を、昇圧クロック信号ＫBST1，ＫBST2の電圧幅に実
質的に等しい電圧だけ昇圧する。
【００１５】直列接続された複数のポンプ段６０に、Ｖ
DDの強度より大きい電圧幅を有するクロック信号を供給
することによって、ＶDDが低の時、および／または後者
のポンプ段においてＶTが比較的大きいときでも、ポン
プ段７５〜８０内のパス・トランジスタのためのバイア
ス電圧が保持されるので、その結果より広い範囲の電源
電圧に対する電荷転送効率を改善することができる。
DDの強度より大きい電圧幅を有するクロック信号を供給
することによって、ＶDDが低の時、および／または後者
のポンプ段においてＶTが比較的大きいときでも、ポン
プ段７５〜８０内のパス・トランジスタのためのバイア
ス電圧が保持されるので、その結果より広い範囲の電源
電圧に対する電荷転送効率を改善することができる。
【００１６】図４は、ポンプ駆動回路７０を、一部論理
図形状および一部概略図形状で示したものである。ポン
プ駆動回路７０は、制御論理回路１１０と電圧昇圧回路
１１２とを含む。制御論理回路１１０は、Ｐ−チャンネ
ル・トランジスタ１１２、ＡＮＤ論理ゲート１１３、反
転器１１６，１１７，１１９，１２１，１２２，１２
３，１２７，１２８，１２９，１３２，１３３，１３
４，１３７，１３９、およびＮＡＮＤ論理ゲート１１
８，１２６，１３１，１３６，１３８を含む。電圧昇圧
回路１１２は、Ｎ−チャンネル・トランジスタ１４１，
１４２，１４３，１４４，１５２，１５３，１５４，１
５５，１５６，１５７、Ｐ−チャンネル・トランジスタ
１４８，１４９，１５１、およびコンデンサ１４６，１
４７を含む。
図形状および一部概略図形状で示したものである。ポン
プ駆動回路７０は、制御論理回路１１０と電圧昇圧回路
１１２とを含む。制御論理回路１１０は、Ｐ−チャンネ
ル・トランジスタ１１２、ＡＮＤ論理ゲート１１３、反
転器１１６，１１７，１１９，１２１，１２２，１２
３，１２７，１２８，１２９，１３２，１３３，１３
４，１３７，１３９、およびＮＡＮＤ論理ゲート１１
８，１２６，１３１，１３６，１３８を含む。電圧昇圧
回路１１２は、Ｎ−チャンネル・トランジスタ１４１，
１４２，１４３，１４４，１５２，１５３，１５４，１
５５，１５６，１５７、Ｐ−チャンネル・トランジスタ
１４８，１４９，１５１、およびコンデンサ１４６，１
４７を含む。
【００１７】制御論理回路１１０のＰ−チャンネル・ト
ランジスタ１１１は、電源電圧端子ＶDDに接続されたソ
ース、ゲート、およびドレインを有する。Ｎ−チャンネ
ル・トランジスタ１１２は、Ｐ−チャンネル・トランジ
スタ１１１のドレインに接続されたドレイン、内部クロ
ック信号ＫINT1を受け取るゲート、およびソースを有す
る。Ｎ−チャンネル・トランジスタ１１３は、Ｎ−チャ
ンネル・トランジスタ１１２のソースに接続されたドレ
イン、Ｐ−チャンネル・トランジスタ１１１のゲートに
接続されたゲート、および「ＶSS」と称された電源電圧
に接続されたソースを有する。反転器１１６は、Ｐ−チ
ャンネル・トランジスタ１１１のドレインに接続された
出力端子、および入力端子を有する。反転器１１７は、
反転器１１６の出力端子に接続された入力端子、および
反転器１１６の入力に接続された出力端子を有する。Ｎ
ＡＮＤ論理ゲート１１８は、反転器１１７の出力端子に
接続された第１入力端子、第２入力端子、および出力端
子を有する。反転器１１９は、ＮＡＮＤ論理ゲート１１
８の出力端子に接続された入力端子、および出力端子を
有する。反天気１２１は、反転機１１９の出力端子に接
続された入力端子、および出力端子を有する。反転器１
２２は、反転器１２９の出力に接続された入力端子、お
よび出力端子を有する。反転器１２３は、反転器１２２
の出力端子に接続された入力端子、および出力端子を有
する。反転器１２４は、反転器１２３の出力端子に接続
された入力端子、およびＮＡＮＤ論理ゲート１１８の第
２入力端子に接続された出力端子を有する。ＮＡＮＤ論
理ゲート１２６は、反転器１２１の出力端子に接続され
た第１入力端子、Ｐ−チャンネル・トランジスタ１１１
のドレインに接続された第２入力端子、および出力端子
を有する。反転器１２７は、ＮＡＮＤ論理ゲート１２６
の出力端子に接続された入力端子、および出力端子を有
する。反転器１２８は、反転器１２７の出力端子に接続
された入力端子、および出力端子を有する。反転器１２
９は、反転器１２８の出力端子に接続された入力端子、
および反転器１２２の入力端子に接続された出力端子を
有する。ＮＡＮＤ論理ゲート１３１は、内部クロック信
号ＫINT2を受け取る第１入力端子、禁止信号ＩＮＨ2を
受け取る第２入力端子、および出力端子を有する。反転
器１３２は、ＮＡＮＤ論理ゲート１３１の出力端子に接
続された入力端子、および出力端子を有する。反転器１
３３は、反転器１３２の出力端子に接続された入力端
子、および出力端子を有する。ＮＡＮＤ論理ゲート１３
６は、反転器１３３の出力端子に接続された第１入力端
子、第２入力端子、ならびにＰ−チャンネル・トランジ
スタ１１１およびＮ−チャンネル・トランジスタ１１３
のゲートに接続された出力端子を有する。反転器１３４
は、ＮＡＮＤ論理ゲート１３６の第２入力端子に接続さ
れた出力端子、および入力端子を有する。反転器１３７
は、反転器１２２の出力端子に接続された入力端子、お
よび禁止信号ＩＮＨ1を発生する出力端子を有する。Ｎ
ＡＮＤ論理ゲート１３８は、反転器１２９の出力端子に
接続された第１入力端子、ＮＡＮＤ論理ゲート１３１の
出力に接続された第２入力端子、および出力端子を有す
る。反転器１３９は、ＮＡＮＤ論理ゲート１３８の出力
端子に接続された入力端子、および出力端子を有する。
ランジスタ１１１は、電源電圧端子ＶDDに接続されたソ
ース、ゲート、およびドレインを有する。Ｎ−チャンネ
ル・トランジスタ１１２は、Ｐ−チャンネル・トランジ
スタ１１１のドレインに接続されたドレイン、内部クロ
ック信号ＫINT1を受け取るゲート、およびソースを有す
る。Ｎ−チャンネル・トランジスタ１１３は、Ｎ−チャ
ンネル・トランジスタ１１２のソースに接続されたドレ
イン、Ｐ−チャンネル・トランジスタ１１１のゲートに
接続されたゲート、および「ＶSS」と称された電源電圧
に接続されたソースを有する。反転器１１６は、Ｐ−チ
ャンネル・トランジスタ１１１のドレインに接続された
出力端子、および入力端子を有する。反転器１１７は、
反転器１１６の出力端子に接続された入力端子、および
反転器１１６の入力に接続された出力端子を有する。Ｎ
ＡＮＤ論理ゲート１１８は、反転器１１７の出力端子に
接続された第１入力端子、第２入力端子、および出力端
子を有する。反転器１１９は、ＮＡＮＤ論理ゲート１１
８の出力端子に接続された入力端子、および出力端子を
有する。反天気１２１は、反転機１１９の出力端子に接
続された入力端子、および出力端子を有する。反転器１
２２は、反転器１２９の出力に接続された入力端子、お
よび出力端子を有する。反転器１２３は、反転器１２２
の出力端子に接続された入力端子、および出力端子を有
する。反転器１２４は、反転器１２３の出力端子に接続
された入力端子、およびＮＡＮＤ論理ゲート１１８の第
２入力端子に接続された出力端子を有する。ＮＡＮＤ論
理ゲート１２６は、反転器１２１の出力端子に接続され
た第１入力端子、Ｐ−チャンネル・トランジスタ１１１
のドレインに接続された第２入力端子、および出力端子
を有する。反転器１２７は、ＮＡＮＤ論理ゲート１２６
の出力端子に接続された入力端子、および出力端子を有
する。反転器１２８は、反転器１２７の出力端子に接続
された入力端子、および出力端子を有する。反転器１２
９は、反転器１２８の出力端子に接続された入力端子、
および反転器１２２の入力端子に接続された出力端子を
有する。ＮＡＮＤ論理ゲート１３１は、内部クロック信
号ＫINT2を受け取る第１入力端子、禁止信号ＩＮＨ2を
受け取る第２入力端子、および出力端子を有する。反転
器１３２は、ＮＡＮＤ論理ゲート１３１の出力端子に接
続された入力端子、および出力端子を有する。反転器１
３３は、反転器１３２の出力端子に接続された入力端
子、および出力端子を有する。ＮＡＮＤ論理ゲート１３
６は、反転器１３３の出力端子に接続された第１入力端
子、第２入力端子、ならびにＰ−チャンネル・トランジ
スタ１１１およびＮ−チャンネル・トランジスタ１１３
のゲートに接続された出力端子を有する。反転器１３４
は、ＮＡＮＤ論理ゲート１３６の第２入力端子に接続さ
れた出力端子、および入力端子を有する。反転器１３７
は、反転器１２２の出力端子に接続された入力端子、お
よび禁止信号ＩＮＨ1を発生する出力端子を有する。Ｎ
ＡＮＤ論理ゲート１３８は、反転器１２９の出力端子に
接続された第１入力端子、ＮＡＮＤ論理ゲート１３１の
出力に接続された第２入力端子、および出力端子を有す
る。反転器１３９は、ＮＡＮＤ論理ゲート１３８の出力
端子に接続された入力端子、および出力端子を有する。
【００１８】電圧昇圧回路１１２のＮ−チャンネル・ト
ランジスタ１４１は、ＶDDに接続されたドレイン、ＶDD
に接続されたゲート、およびソースを有する。N−チャ
ンネル・トランジスタ１４２は、ＶDDに接続されたドレ
イン、ゲート、およびＮ−チャンネル・トランジスタ１
４１のソースに接続されたソースを有する。Ｎ−チャン
ネル・トランジスタ１４３は、ＶDDに接続されたドレイ
ン、Ｎ−チャンネル・トランジスタ１４２のソースに接
続されたゲート、およびＮ−チャンネル・トランジスタ
１４２のゲートに接続されたソースを有する。Ｎ−チャ
ンネル・トランジスタ１４４は、ＶDDに接続されたドレ
イン、ＶDDに接続されたゲート、およびＮ−チャンネル
・トランジスタ１４３のソースに接続されたソースを有
する。ブートストラップ・コンデンサ１４６は、Ｎ−チ
ャンネル・トランジスタ１４１，１４２のソースに接続
された第１端子、および反転器１２９の出力端子に接続
された第２端子を有する。昇圧用コンデンサ１４７は、
Ｎ−チャンネル・トランジスタ１４３，１４４のソース
に接続された第１端子、および第２端子を有する。Ｐ−
チャンネル・トランジスタ１４８は、ＶDDに接続された
ソース、反転器１３３の出力端子に接続されたゲート、
およびドレインを有する。Ｐ−チャンネル・トランジス
タ１４９は、Ｎ−チャンネル・トランジスタ１４３のソ
ースに接続されたソース、Ｐ−チャンネル・トランジス
タ１４８のゲートに接続されたゲート、および昇圧クロ
ック信号ＫBST1を発生する出力ノードに接続されたドレ
インを有する。Ｐ−チャンネル・トランジスタ１４９
は、半導体基板のＮ−ウエル領域内に配置され、それ自
体のソース端子に接続されたＮ−ウエル端子を有する。
Ｐ−チャンネル・トランジスタ１５１は、Ｐ−チャンネ
ル・トランジスタ１４８のドレインに接続されたソー
ス、反転器１２１の出力に接続されたゲート、およびコ
ンデンサ１４７の第２端子に接続されたドレインを有す
る。Ｎ−チャンネル・トランジスタ１５２は、Ｐ−チャ
ンネル・トランジスタ１５１のドレインに接続されたド
レイン、反転器１２９の出力端子に接続されたゲート、
およびＶSSに接続されたソースを有する。Ｎ−チャンネ
ル・トランジスタ１５３は、Ｐ−チャンネル・トランジ
スタ１４９のドレインに出力ノード１０１において接続
されたドレイン、ＶDDに接続されたゲート、およびソー
スを有する。Ｎ−チャンネル・トランジスタ１５４は、
ＶDDに接続されたドレイン、Ｐ−チャンネル・トランジ
スタ１４９のドレインに出力ノード１０１において接続
されたゲート、および反転器１３４の入力端子に接続さ
れたソースを有する。Ｎ−チャンネル・トランジスタ１
５５は、Ｎ−チャンネル・トランジスタ１５３のソース
に接続された第１ドレイン／ソース端子、Ｎ−チャンネ
ル・トランジスタ１５４のソースに接続された第２ドレ
イン／ソース端子、および反転器１３３の出力端子に接
続されたゲートを有する。Ｎ−チャンネル・トランジス
タ１５６は、Ｎ−チャンネル・トランジスタ１５３のソ
ースに接続されたドレイン、反転器１３３の出力端子に
接続されたゲート、およびＶSSに接続されたソースを有
する。Ｎ−チャンネル・トランジスタ１５７は、Ｐ−チ
ャンネル・トランジスタ１４９のドレインに出力ノード
１０１において接続されたドレイン、反転器１３９の出
力端子に接続されたゲート、およびＶSSに接続されたソ
ースを有する。ポンプ駆動回路７２（図３）の回路は、
ポンプ駆動回路７０と同一であり、同様に動作するの
で、ここには示さないことにする。
ランジスタ１４１は、ＶDDに接続されたドレイン、ＶDD
に接続されたゲート、およびソースを有する。N−チャ
ンネル・トランジスタ１４２は、ＶDDに接続されたドレ
イン、ゲート、およびＮ−チャンネル・トランジスタ１
４１のソースに接続されたソースを有する。Ｎ−チャン
ネル・トランジスタ１４３は、ＶDDに接続されたドレイ
ン、Ｎ−チャンネル・トランジスタ１４２のソースに接
続されたゲート、およびＮ−チャンネル・トランジスタ
１４２のゲートに接続されたソースを有する。Ｎ−チャ
ンネル・トランジスタ１４４は、ＶDDに接続されたドレ
イン、ＶDDに接続されたゲート、およびＮ−チャンネル
・トランジスタ１４３のソースに接続されたソースを有
する。ブートストラップ・コンデンサ１４６は、Ｎ−チ
ャンネル・トランジスタ１４１，１４２のソースに接続
された第１端子、および反転器１２９の出力端子に接続
された第２端子を有する。昇圧用コンデンサ１４７は、
Ｎ−チャンネル・トランジスタ１４３，１４４のソース
に接続された第１端子、および第２端子を有する。Ｐ−
チャンネル・トランジスタ１４８は、ＶDDに接続された
ソース、反転器１３３の出力端子に接続されたゲート、
およびドレインを有する。Ｐ−チャンネル・トランジス
タ１４９は、Ｎ−チャンネル・トランジスタ１４３のソ
ースに接続されたソース、Ｐ−チャンネル・トランジス
タ１４８のゲートに接続されたゲート、および昇圧クロ
ック信号ＫBST1を発生する出力ノードに接続されたドレ
インを有する。Ｐ−チャンネル・トランジスタ１４９
は、半導体基板のＮ−ウエル領域内に配置され、それ自
体のソース端子に接続されたＮ−ウエル端子を有する。
Ｐ−チャンネル・トランジスタ１５１は、Ｐ−チャンネ
ル・トランジスタ１４８のドレインに接続されたソー
ス、反転器１２１の出力に接続されたゲート、およびコ
ンデンサ１４７の第２端子に接続されたドレインを有す
る。Ｎ−チャンネル・トランジスタ１５２は、Ｐ−チャ
ンネル・トランジスタ１５１のドレインに接続されたド
レイン、反転器１２９の出力端子に接続されたゲート、
およびＶSSに接続されたソースを有する。Ｎ−チャンネ
ル・トランジスタ１５３は、Ｐ−チャンネル・トランジ
スタ１４９のドレインに出力ノード１０１において接続
されたドレイン、ＶDDに接続されたゲート、およびソー
スを有する。Ｎ−チャンネル・トランジスタ１５４は、
ＶDDに接続されたドレイン、Ｐ−チャンネル・トランジ
スタ１４９のドレインに出力ノード１０１において接続
されたゲート、および反転器１３４の入力端子に接続さ
れたソースを有する。Ｎ−チャンネル・トランジスタ１
５５は、Ｎ−チャンネル・トランジスタ１５３のソース
に接続された第１ドレイン／ソース端子、Ｎ−チャンネ
ル・トランジスタ１５４のソースに接続された第２ドレ
イン／ソース端子、および反転器１３３の出力端子に接
続されたゲートを有する。Ｎ−チャンネル・トランジス
タ１５６は、Ｎ−チャンネル・トランジスタ１５３のソ
ースに接続されたドレイン、反転器１３３の出力端子に
接続されたゲート、およびＶSSに接続されたソースを有
する。Ｎ−チャンネル・トランジスタ１５７は、Ｐ−チ
ャンネル・トランジスタ１４９のドレインに出力ノード
１０１において接続されたドレイン、反転器１３９の出
力端子に接続されたゲート、およびＶSSに接続されたソ
ースを有する。ポンプ駆動回路７２（図３）の回路は、
ポンプ駆動回路７０と同一であり、同様に動作するの
で、ここには示さないことにする。
【００１９】制御論理回路１１０は、内部クロック信号
ＫINT1，ＫINT2を受け取り、連続する制御ロジックを昇
圧回路１１２に供給する。すると、電圧昇圧回路１１２
は、ＶDDの強度より大きな所定の電圧レベル強度の電圧
幅を有する、昇圧されたクロック信号ＫBST1を発生す
る。図６に示すように、昇圧クロック信号ＫBST1，Ｋ
BST2は、２つの期間、即ちプリチャージ期間と昇圧期間
において発生される。プリチャージ期間において、出力
ノード１０１はＶDDにプリチャージされると共に、コン
デンサ１４７はＶDDに充電される。昇圧期間中、昇圧ク
ロック信号ＫBST1は、コンデンサ１４７に蓄積された電
荷をＶDDに加算し全寄生容量損失を減算したものにほぼ
等しい電圧として、出力ノード１０１に発生される。し
たがって、好適実施例では、昇圧クロック信号Ｋ
BST1は、約１．７ＶDDで発生される。昇圧信号ＫBST2の
電圧幅は、ＫBST1の強度と等しい強度を有する。
ＫINT1，ＫINT2を受け取り、連続する制御ロジックを昇
圧回路１１２に供給する。すると、電圧昇圧回路１１２
は、ＶDDの強度より大きな所定の電圧レベル強度の電圧
幅を有する、昇圧されたクロック信号ＫBST1を発生す
る。図６に示すように、昇圧クロック信号ＫBST1，Ｋ
BST2は、２つの期間、即ちプリチャージ期間と昇圧期間
において発生される。プリチャージ期間において、出力
ノード１０１はＶDDにプリチャージされると共に、コン
デンサ１４７はＶDDに充電される。昇圧期間中、昇圧ク
ロック信号ＫBST1は、コンデンサ１４７に蓄積された電
荷をＶDDに加算し全寄生容量損失を減算したものにほぼ
等しい電圧として、出力ノード１０１に発生される。し
たがって、好適実施例では、昇圧クロック信号Ｋ
BST1は、約１．７ＶDDで発生される。昇圧信号ＫBST2の
電圧幅は、ＫBST1の強度と等しい強度を有する。
【００２０】次に図６を参照すると、時刻ｔ１以前にお
いて、クロック信号ＫINT1，ＫINT2の双方は、論理低電
圧で論理サイクルを開始する。Ｎ−チャンネル・トラン
ジスタ１１２は実質的に非通電状態にあり、論理高がＮ
ＡＮＤ論理ゲート１３１の出力端子に発生される。これ
によって、Ｎ−チャンネル・トランジスタ１５６，１５
７の双方が通電状態となり、出力ノード１０１は、論理
低電圧に低下する。Ｎ−チャンネル・トランジスタ１５
４は実施的に非通電状態にあり、それ自体のソースに論
理低電圧が発生する。論理低電圧は反転器１３４の入力
端子に供給され、ＮＡＮＤ論理ゲート１２６の第２入力
端子に論理高を供給する。ＮＡＮＤ論理ゲート１３６の
両方の入力端子は論理高電圧にあり、Ｐ−チャンネル・
トランジスタ１１１およびＮ−チャンネル・トランジス
タ１１３のゲートに論理低を供給させる。したがって、
Ｐ−チャンネル・トランジスタ１１１は通電状態とな
り、Ｎ−チャンネル・トランジスタ１１２，１１３の双
方は実質的に非通電状態となり、その結果反転器１１７
の入力端子に論理高が供給される。論理高電圧が、反転
器１１９，１２１を通じて、Ｐ−チャンネル・トランジ
スタ１５１のゲートに供給され、これによりＰ−チャン
ネル・トランジスタ１５１が実質的に非通電状態とな
る。論理高電圧がＮＡＮＤ論理ゲート１２６の第１およ
び第２入力端子に供給され、その結果ＮＡＮＤ論理ゲー
ト１２６はその出力端子に論理低を発生する。すると、
論理高が、反転器１２７，１２８，１２９を通じてＮ−
チャンネル・トランジスタ１５２に供給され、Ｎ−チャ
ンネル・トランジスタ１５２を通電状態にする。このた
め、昇圧コンデンサ１４７の第２端子がＶSSの電位に引
き上げられる。反転器１２９の出力にある論理高は、ブ
ートストラップ・コンデンサ１４６の第２端子をＶDDに
ほぼ等しい電圧に引き上げ、Ｎ−チャンネル・トランジ
スタ１４３の電圧をＶDDより高く昇圧する。Ｎ−チャン
ネル・トランジスタ１４３は通電状態となり、コンデン
サ１４７をほぼＶDDにまでプリチャージする。Ｎ−チャ
ンネル・トランジスタ１４３のゲートをＶDDより高く昇
圧することにより、Ｎ−チャンネル・トランジスタ１４
３間のしきい値電圧降下を回避し、昇圧コンデンサ１４
７がほぼＶDDに充電できるようにする。
いて、クロック信号ＫINT1，ＫINT2の双方は、論理低電
圧で論理サイクルを開始する。Ｎ−チャンネル・トラン
ジスタ１１２は実質的に非通電状態にあり、論理高がＮ
ＡＮＤ論理ゲート１３１の出力端子に発生される。これ
によって、Ｎ−チャンネル・トランジスタ１５６，１５
７の双方が通電状態となり、出力ノード１０１は、論理
低電圧に低下する。Ｎ−チャンネル・トランジスタ１５
４は実施的に非通電状態にあり、それ自体のソースに論
理低電圧が発生する。論理低電圧は反転器１３４の入力
端子に供給され、ＮＡＮＤ論理ゲート１２６の第２入力
端子に論理高を供給する。ＮＡＮＤ論理ゲート１３６の
両方の入力端子は論理高電圧にあり、Ｐ−チャンネル・
トランジスタ１１１およびＮ−チャンネル・トランジス
タ１１３のゲートに論理低を供給させる。したがって、
Ｐ−チャンネル・トランジスタ１１１は通電状態とな
り、Ｎ−チャンネル・トランジスタ１１２，１１３の双
方は実質的に非通電状態となり、その結果反転器１１７
の入力端子に論理高が供給される。論理高電圧が、反転
器１１９，１２１を通じて、Ｐ−チャンネル・トランジ
スタ１５１のゲートに供給され、これによりＰ−チャン
ネル・トランジスタ１５１が実質的に非通電状態とな
る。論理高電圧がＮＡＮＤ論理ゲート１２６の第１およ
び第２入力端子に供給され、その結果ＮＡＮＤ論理ゲー
ト１２６はその出力端子に論理低を発生する。すると、
論理高が、反転器１２７，１２８，１２９を通じてＮ−
チャンネル・トランジスタ１５２に供給され、Ｎ−チャ
ンネル・トランジスタ１５２を通電状態にする。このた
め、昇圧コンデンサ１４７の第２端子がＶSSの電位に引
き上げられる。反転器１２９の出力にある論理高は、ブ
ートストラップ・コンデンサ１４６の第２端子をＶDDに
ほぼ等しい電圧に引き上げ、Ｎ−チャンネル・トランジ
スタ１４３の電圧をＶDDより高く昇圧する。Ｎ−チャン
ネル・トランジスタ１４３は通電状態となり、コンデン
サ１４７をほぼＶDDにまでプリチャージする。Ｎ−チャ
ンネル・トランジスタ１４３のゲートをＶDDより高く昇
圧することにより、Ｎ−チャンネル・トランジスタ１４
３間のしきい値電圧降下を回避し、昇圧コンデンサ１４
７がほぼＶDDに充電できるようにする。
【００２１】プリチャージ期間は時刻ｔ１（図１）に開
始する。時刻ｔ１では、前置駆動回路６８（図３）から
の内部クロック信号ＫINT2は論理高、一方内部クロック
信号ＫINT1は論理低である。論理低の内部クロック信号
ＫINT1はＮ−チャンネル・トランジスタ１１２のゲート
に供給され、Ｎ−チャンネル・トランジスタ１１２を実
質的に非通電状態にする。論理高の内部クロック信号Ｋ
INT2がＮＡＮＤ論理ゲート１３１の第１入力端子に供給
され、一方禁止信号ＩＮＨ2がＮＡＮＤ論理ゲート１３
１の第２入力端子に供給される。禁止信号ＩＮＨ1，Ｉ
ＮＨ2は、昇圧クロック信号ＫBST1，ＫBST2が重複しな
いクロック信号となることを保証するものである。内部
クロック信号ＫINT2と禁止信号ＩＮＨ2の双方が論理高
の時、出力ノード１０１は約ＶDDにプリチャージされ
る。ＮＡＮＤ論理回路１３１は、その出力端子に論理低
信号を発生し、その結果Ｎ−チャンネル・トランジスタ
１５６，１５７は実質的に非通電状態となり、一方Ｐ−
チャンネル・トランジスタ１４８，１４９は通電状態と
なる。出力ノード１０１はＮ−チャンネル・トランジス
タ１４３を通じて約ＶDDにプリチャージされる。Ｎ−チ
ャンネル・トランジスタ１４３は、そのゲートにある昇
圧電圧レベルによって通電状態となる。ダイオード接続
されたＮ−チャンネル・トランジスタ１４４の機能は、
起動初期においてコンデンサ１４７がＶDD−ＶTにプリ
チャージされるのを保証することである。Ｎ−チャンネ
ル・トランジスタ１５４は、出力ノード１０１が論理高
の時通電状態にあるので、反転器１３４の入力端子に論
理高を供給する。すると、論理低がＮＡＮＤ論理ゲート
１３６の第２入力端子に供給され、ＮＡＮＤ論理ゲート
１３６が論理高をＰ−チャンネル・トランジスタ１１１
およびＮ−チャンネル・トランジスタ１１３のゲートに
供給することになる。Ｐ−チャンネル・トランジスタ１
１１は非通電状態となり、Ｎ−チャンネル・トランジス
タ１１３は通電状態となる。しかしながら、内部クロッ
ク信号ＫINT1が時刻ｔ３において論理高になるまで、反
転器１１７の出力端子は、反転器１１６によって論理低
に「ラッチ」されたままの状態となる。
始する。時刻ｔ１では、前置駆動回路６８（図３）から
の内部クロック信号ＫINT2は論理高、一方内部クロック
信号ＫINT1は論理低である。論理低の内部クロック信号
ＫINT1はＮ−チャンネル・トランジスタ１１２のゲート
に供給され、Ｎ−チャンネル・トランジスタ１１２を実
質的に非通電状態にする。論理高の内部クロック信号Ｋ
INT2がＮＡＮＤ論理ゲート１３１の第１入力端子に供給
され、一方禁止信号ＩＮＨ2がＮＡＮＤ論理ゲート１３
１の第２入力端子に供給される。禁止信号ＩＮＨ1，Ｉ
ＮＨ2は、昇圧クロック信号ＫBST1，ＫBST2が重複しな
いクロック信号となることを保証するものである。内部
クロック信号ＫINT2と禁止信号ＩＮＨ2の双方が論理高
の時、出力ノード１０１は約ＶDDにプリチャージされ
る。ＮＡＮＤ論理回路１３１は、その出力端子に論理低
信号を発生し、その結果Ｎ−チャンネル・トランジスタ
１５６，１５７は実質的に非通電状態となり、一方Ｐ−
チャンネル・トランジスタ１４８，１４９は通電状態と
なる。出力ノード１０１はＮ−チャンネル・トランジス
タ１４３を通じて約ＶDDにプリチャージされる。Ｎ−チ
ャンネル・トランジスタ１４３は、そのゲートにある昇
圧電圧レベルによって通電状態となる。ダイオード接続
されたＮ−チャンネル・トランジスタ１４４の機能は、
起動初期においてコンデンサ１４７がＶDD−ＶTにプリ
チャージされるのを保証することである。Ｎ−チャンネ
ル・トランジスタ１５４は、出力ノード１０１が論理高
の時通電状態にあるので、反転器１３４の入力端子に論
理高を供給する。すると、論理低がＮＡＮＤ論理ゲート
１３６の第２入力端子に供給され、ＮＡＮＤ論理ゲート
１３６が論理高をＰ−チャンネル・トランジスタ１１１
およびＮ−チャンネル・トランジスタ１１３のゲートに
供給することになる。Ｐ−チャンネル・トランジスタ１
１１は非通電状態となり、Ｎ−チャンネル・トランジス
タ１１３は通電状態となる。しかしながら、内部クロッ
ク信号ＫINT1が時刻ｔ３において論理高になるまで、反
転器１１７の出力端子は、反転器１１６によって論理低
に「ラッチ」されたままの状態となる。
【００２２】時刻ｔ３において、内部クロック信号Ｋ
INT1が論理高となり、Ｎ−チャンネル・トランジスタ１
１２を通電状態にする。Ｐ−チャンネル・トランジスタ
１１１は非通電状態、Ｎ−チャンネル・トランジスタ１
１３は通電状態となり、反転器１１７の入力端子を論理
低とする。ＮＡＮＤ論理ゲート１１８の出力端子は、論
理高のまま一時的に不変となる。ＮＡＮＤ論理ゲート１
２６の出力端子は、論理低から論理高に遷移し、これに
よりＮ−チャンネル・トランジスタ１５２が実質的に非
通電状態となる。すると、ＮＡＮＤ論理ゲート１１８の
第２入力端子が、反転器１２２，１２３，１２４を通じ
て論理高に遷移し、ＮＡＮＤ論理ゲート１１８の出力端
子が論理低となる。Ｐ−チャンネル・トランジスタ１５
１のゲートは論理低となり、Ｐ−チャンネル・トランジ
スタ１５１を通電状態にする。ここで、Ｐ−チャンネル
・トランジスタ１４８，１５１の双方とも通電状態であ
り、一方Ｎ−チャンネル・トランジスタ１５２は実質的
に非通電状態であるので、コンデンサ１４７の第２端子
をほぼＶDDに等しい電圧に昇圧する。コンデンサ１４７
内に蓄積されている電荷は、Ｐ−チャンネル・トランジ
スタ１４９を通じて出力ノード１０１に供給され、出力
ノード１０１を、そのプリチャージ電圧よりほぼＶDDに
等しい電圧だけ高く昇圧する。したがって、昇圧クロッ
ク信号ＫBST1は、Ｐ−チャンネル・トランジスタ１４９
を通じて、２ＶDDから全寄生容量損失を減じたものとし
て発生される。
INT1が論理高となり、Ｎ−チャンネル・トランジスタ１
１２を通電状態にする。Ｐ−チャンネル・トランジスタ
１１１は非通電状態、Ｎ−チャンネル・トランジスタ１
１３は通電状態となり、反転器１１７の入力端子を論理
低とする。ＮＡＮＤ論理ゲート１１８の出力端子は、論
理高のまま一時的に不変となる。ＮＡＮＤ論理ゲート１
２６の出力端子は、論理低から論理高に遷移し、これに
よりＮ−チャンネル・トランジスタ１５２が実質的に非
通電状態となる。すると、ＮＡＮＤ論理ゲート１１８の
第２入力端子が、反転器１２２，１２３，１２４を通じ
て論理高に遷移し、ＮＡＮＤ論理ゲート１１８の出力端
子が論理低となる。Ｐ−チャンネル・トランジスタ１５
１のゲートは論理低となり、Ｐ−チャンネル・トランジ
スタ１５１を通電状態にする。ここで、Ｐ−チャンネル
・トランジスタ１４８，１５１の双方とも通電状態であ
り、一方Ｎ−チャンネル・トランジスタ１５２は実質的
に非通電状態であるので、コンデンサ１４７の第２端子
をほぼＶDDに等しい電圧に昇圧する。コンデンサ１４７
内に蓄積されている電荷は、Ｐ−チャンネル・トランジ
スタ１４９を通じて出力ノード１０１に供給され、出力
ノード１０１を、そのプリチャージ電圧よりほぼＶDDに
等しい電圧だけ高く昇圧する。したがって、昇圧クロッ
ク信号ＫBST1は、Ｐ−チャンネル・トランジスタ１４９
を通じて、２ＶDDから全寄生容量損失を減じたものとし
て発生される。
【００２３】昇圧期間は、時刻ｔ３とｔ５との間で、内
部クロック信号ＫINT1が論理高になった時に生じる。昇
圧期間中、禁止信号ＩＮＨ1が、論理低信号としてポン
プ駆動回路７２に供給され、ＫBST1が論理低になるま
で、昇圧クロック信号ＫBST2が論理高になるのを妨げ
る。コンデンサ１４７からの昇圧電圧も、Ｎ−チャンネ
ル・トランジスタ１４２のゲートをブートストラップす
る役を果たすので、ポンプ駆動回路７０の昇圧期間中コ
ンデンサ１４６をほぼＶDDに充電することになる。
部クロック信号ＫINT1が論理高になった時に生じる。昇
圧期間中、禁止信号ＩＮＨ1が、論理低信号としてポン
プ駆動回路７２に供給され、ＫBST1が論理低になるま
で、昇圧クロック信号ＫBST2が論理高になるのを妨げ
る。コンデンサ１４７からの昇圧電圧も、Ｎ−チャンネ
ル・トランジスタ１４２のゲートをブートストラップす
る役を果たすので、ポンプ駆動回路７０の昇圧期間中コ
ンデンサ１４６をほぼＶDDに充電することになる。
【００２４】時刻ｔ５において、内部クロック信号Ｋ
INT2が再び論理低になり、その結果Ｎ−チャンネル・ト
ランジスタ１５６，１５７が通電状態となると共に、Ｐ
−チャンネル・トランジスタ１４８，１４９が実質的に
非通電状態となる。出力ノード１０１における電圧は、
時刻ｔ５の後、図６に示すように、論理低に低下する。
内部クロック信号ＫINT1は再び論理低になり、Ｎ−チャ
ンネル・トランジスタ１５２を通電状態にすると共に、
Ｐ−チャンネル・トランジスタ１５１を実質的に非通電
状態にする。これによって、コンデンサ１４７の第２端
子における電圧を、約ＶSSの電位に低下させ、そして次
のプリチャージ期間が開始する。
INT2が再び論理低になり、その結果Ｎ−チャンネル・ト
ランジスタ１５６，１５７が通電状態となると共に、Ｐ
−チャンネル・トランジスタ１４８，１４９が実質的に
非通電状態となる。出力ノード１０１における電圧は、
時刻ｔ５の後、図６に示すように、論理低に低下する。
内部クロック信号ＫINT1は再び論理低になり、Ｎ−チャ
ンネル・トランジスタ１５２を通電状態にすると共に、
Ｐ−チャンネル・トランジスタ１５１を実質的に非通電
状態にする。これによって、コンデンサ１４７の第２端
子における電圧を、約ＶSSの電位に低下させ、そして次
のプリチャージ期間が開始する。
【００２５】Ｐ−チャンネル・トランジスタ１４９のＮ
−ウエル端子は、高電位（昇圧コンデンサ１４７の第１
端子）に接続され、Ｐ−チャンネル・トランジスタ１４
９における寄生ダイオードの順方向バイアスを防止す
る。Ｎ−チャンネル・トランジスタ１５３は、Ｎ−チャ
ンネル・トランジスタ１５６を電界補佐ブレークダウン
(field-aided breakdown)から保護するために設けられ
ている。Ｎ−チャンネル・トランジスタ１５４，１５５
は、ノード１０１の電圧レベルを感知し、反転器１３４
の入力端子にフィードバック信号を供給する。Ｎ−チャ
ンネル・トランジスタ１５５は比較的弱く、一方Ｎ−チ
ャンネル・トランジスタ１５４は比較的強い。昇圧コン
デンサ１４７はプレーナ型コンデンサであり、直列接続
された複数のポンプ段６６（図３）に対する駆動能力を
得るために、比較的大きなものとなっている。
−ウエル端子は、高電位（昇圧コンデンサ１４７の第１
端子）に接続され、Ｐ−チャンネル・トランジスタ１４
９における寄生ダイオードの順方向バイアスを防止す
る。Ｎ−チャンネル・トランジスタ１５３は、Ｎ−チャ
ンネル・トランジスタ１５６を電界補佐ブレークダウン
(field-aided breakdown)から保護するために設けられ
ている。Ｎ−チャンネル・トランジスタ１５４，１５５
は、ノード１０１の電圧レベルを感知し、反転器１３４
の入力端子にフィードバック信号を供給する。Ｎ−チャ
ンネル・トランジスタ１５５は比較的弱く、一方Ｎ−チ
ャンネル・トランジスタ１５４は比較的強い。昇圧コン
デンサ１４７はプレーナ型コンデンサであり、直列接続
された複数のポンプ段６６（図３）に対する駆動能力を
得るために、比較的大きなものとなっている。
【００２６】図５は、本発明の他の実施例によるポンプ
駆動回路７０’を、一部論理図形状および一部該略図形
状で示した図である。ポンプ駆動回路７０’は、図４の
ポンプ駆動回路７０に置き換え得るものである。ポンプ
駆動回路７０’は、３ＶDDにほぼ等しい昇圧クロック信
号を、直列接続されたポンプ段６６（図３）に供給す
る。これによって、チャージ・ポンプ６５は非常に低い
電源電圧で動作できるようになる。ポンプ駆動回路７
０’は、制御論理回路１１０および電圧昇圧回路１７０
を含む。図５の制御論理回路１１０は、図４の制御論理
回路と同一構造および同一機能を有するので、同一参照
番号を付してある。電圧昇圧回路１７０は、Ｎ−チャン
ネル・トランジスタ１７１，１７２，１７３，１７４，
１７６，１８６，１８７，１８９，１９１，１９２，１
９３，１９４、コンデンサ１７７，１７８，１７９、お
よびＰ−チャンネル・トランジスタ１８１，１８２，１
８３，１８４，１８８を含む。
駆動回路７０’を、一部論理図形状および一部該略図形
状で示した図である。ポンプ駆動回路７０’は、図４の
ポンプ駆動回路７０に置き換え得るものである。ポンプ
駆動回路７０’は、３ＶDDにほぼ等しい昇圧クロック信
号を、直列接続されたポンプ段６６（図３）に供給す
る。これによって、チャージ・ポンプ６５は非常に低い
電源電圧で動作できるようになる。ポンプ駆動回路７
０’は、制御論理回路１１０および電圧昇圧回路１７０
を含む。図５の制御論理回路１１０は、図４の制御論理
回路と同一構造および同一機能を有するので、同一参照
番号を付してある。電圧昇圧回路１７０は、Ｎ−チャン
ネル・トランジスタ１７１，１７２，１７３，１７４，
１７６，１８６，１８７，１８９，１９１，１９２，１
９３，１９４、コンデンサ１７７，１７８，１７９、お
よびＰ−チャンネル・トランジスタ１８１，１８２，１
８３，１８４，１８８を含む。
【００２７】Ｎ−チャンネル・トランジスタ１７１はダ
イオード接続されており、ＶDDに接続されたドレインお
よびゲート、ならびにソースを有する。Ｎ−チャンネル
・トランジスタ１７２は、ＶDDに接続されたドレイン、
ならびにＮ−チャンネル・トランジスタ１７１のソース
に接続されたゲートおよびソースを有する。Ｎ−チャン
ネル・トランジスタ１７３は、ＶDDに接続されたドレイ
ン、Ｎ−チャンネル・トランジスタ１７２のソースに接
続されたゲート、およびＮ−チャンネル・トランジスタ
１７２のゲートに接続されたソースを有する。Ｎ−チャ
ンネル・トランジスタ１７４は、ＶDDに接続されたドレ
イン、Ｎ−チャンネル・トランジスタ１７３のゲートに
接続されたゲート、およびソースを有する。Ｎ−チャン
ネル・トランジスタ１７６はダイオード接続されてお
り、ＶDDに接続されたドレインおよびゲート、ならびに
Ｎ−チャンネル・トランジスタ１７４のソースに接続さ
れたソースを有する。コンデンサ１７７は、Ｎ−チャン
ネル・トランジスタ１７１，１７２のソースに接続され
た第１端子、および反転器１２２の入力端子に接続され
た第２端子を有する。コンデンサ１７８は、Ｎ−チャン
ネル・トランジスタ１７３のソースに接続された第１端
子、および第２端子を有する。コンデンサ１７９は、Ｎ
−チャンネル・トランジスタ１７４，１７６のソースに
接続された第１端子、および第２端子を有する。Ｐ−チ
ャンネル・トランジスタ１８１は、ＶDDに接続されたソ
ース、反転器１３３の出力端子に接続されたゲート、お
よびドレインを有する。Ｐ−チャンネル・トランジスタ
１８３は、Ｐ−チャンネル・トランジスタ１８１のドレ
インに接続されたソース、反転器１２１の出力端子に接
続されたゲート、およびコンデンサ１７８の第２端子に
接続されたドレインを有する。Ｐ−チャンネル・トラン
ジスタ１８２は、コンデンサ１７８の第１端子に接続さ
れたソースおよび基板端子、Ｐ−チャンネル・トランジ
スタ１８１のゲートに接続されたゲート、およびドレイ
ンを有する。Ｐ−チャンネル・トランジスタ１８４は、
Ｐ−チャンネル・トランジスタ１８２のドレインに接続
されたソース、Ｐ−チャンネル・トランジスタ１８２の
ソースに接続された基板端子、Ｐ−チャンネル・トラン
ジスタ１８３のゲートに接続されたゲート、およびコン
デンサ１７９の第２端子に接続されたドレインを有す
る。Ｎ−チャンネル・トランジスタ１８６は、Ｐ−チャ
ンネル・トランジスタ１８３のドレインに接続されたド
レイン、反転器１２９の入力端子に接続されたゲート、
およびＶSSに接続されたソースを有する。Ｎ−チャンネ
ル・トランジスタ１８７は、Ｐ−チャンネル・トランジ
スタ１８４のドレインに接続されたソース、Ｎ−チャン
ネル・トランジスタ１８６のゲートに接続されたゲー
ト、およびＶSSに接続されたソースを有する。Ｐ−チャ
ンネル・トランジスタ１８８は、Ｎ−チャンネル・トラ
ンジスタ１７４，１７６のソースに接続されたソースお
よび基板端子、反転器１３３の出力端子に接続されたゲ
ート、および「Ｋ’BST1」と称された昇圧クロック信号
を発生する出力ノード１０２に接続されたドレインを有
する。Ｐ−チャンネル・トランジスタ１８２，１８４，
１８８は、半導体基板のＮ−ウエル領域内に配置されて
いる。Ｐ−チャンネル・トランジスタ１８２，１８８の
Ｎ−ウエル端子は、それらのソース端子に接続されてい
る。Ｐ−チャンネル・トランジスタ１８４のＮ−ウエル
端子はＰ−チャンネル・トランジスタ１８２のソースに
接続されている。Ｎ−チャンネル・トランジスタ１８９
は、Ｐ−チャンネル・トランジスタ１８８のドレインに
出力ノード１０２において接続されたドレイン、ＶDDに
接続されたゲート、およびソースを有する。Ｎ−チャン
ネル・トランジスタ１９１は、ＶDDに接続されたドレイ
ン、Ｐ−チャンネル・トランジスタ１８８のドレインに
出力ノード１０２において接続されたゲート、および反
転器１３４の入力端子に接続されたソースを有する。Ｎ
−チャンネル・トランジスタ１９２は、Ｎ−チャンネル
・トランジスタ１８９のソースに接続された第１ドレイ
ン／ソース端子、反転器１３３の出力端子に接続された
ゲート、およびＮ−チャンネル・トランジスタ１９１の
ソースに接続された第２ドレイン／ソース端子を有す
る。Ｎ−チャンネル・トランジスタ１９３は、Ｎ−チャ
ンネル・トランジスタ１８９のソースに接続されたドレ
イン、反転器１３３の出力端子に接続されたゲート、お
よびＶSSに接続されたソースを有する。Ｎ−チャンネル
・トランジスタ１９４は、Ｐ−チャンネル・トランジス
タ１８８のドレインに出力ノード１０２において接続さ
れたドレイン、反転器１３９の出力端子に接続されたゲ
ート、およびＶSSに接続されたソースを有する。
イオード接続されており、ＶDDに接続されたドレインお
よびゲート、ならびにソースを有する。Ｎ−チャンネル
・トランジスタ１７２は、ＶDDに接続されたドレイン、
ならびにＮ−チャンネル・トランジスタ１７１のソース
に接続されたゲートおよびソースを有する。Ｎ−チャン
ネル・トランジスタ１７３は、ＶDDに接続されたドレイ
ン、Ｎ−チャンネル・トランジスタ１７２のソースに接
続されたゲート、およびＮ−チャンネル・トランジスタ
１７２のゲートに接続されたソースを有する。Ｎ−チャ
ンネル・トランジスタ１７４は、ＶDDに接続されたドレ
イン、Ｎ−チャンネル・トランジスタ１７３のゲートに
接続されたゲート、およびソースを有する。Ｎ−チャン
ネル・トランジスタ１７６はダイオード接続されてお
り、ＶDDに接続されたドレインおよびゲート、ならびに
Ｎ−チャンネル・トランジスタ１７４のソースに接続さ
れたソースを有する。コンデンサ１７７は、Ｎ−チャン
ネル・トランジスタ１７１，１７２のソースに接続され
た第１端子、および反転器１２２の入力端子に接続され
た第２端子を有する。コンデンサ１７８は、Ｎ−チャン
ネル・トランジスタ１７３のソースに接続された第１端
子、および第２端子を有する。コンデンサ１７９は、Ｎ
−チャンネル・トランジスタ１７４，１７６のソースに
接続された第１端子、および第２端子を有する。Ｐ−チ
ャンネル・トランジスタ１８１は、ＶDDに接続されたソ
ース、反転器１３３の出力端子に接続されたゲート、お
よびドレインを有する。Ｐ−チャンネル・トランジスタ
１８３は、Ｐ−チャンネル・トランジスタ１８１のドレ
インに接続されたソース、反転器１２１の出力端子に接
続されたゲート、およびコンデンサ１７８の第２端子に
接続されたドレインを有する。Ｐ−チャンネル・トラン
ジスタ１８２は、コンデンサ１７８の第１端子に接続さ
れたソースおよび基板端子、Ｐ−チャンネル・トランジ
スタ１８１のゲートに接続されたゲート、およびドレイ
ンを有する。Ｐ−チャンネル・トランジスタ１８４は、
Ｐ−チャンネル・トランジスタ１８２のドレインに接続
されたソース、Ｐ−チャンネル・トランジスタ１８２の
ソースに接続された基板端子、Ｐ−チャンネル・トラン
ジスタ１８３のゲートに接続されたゲート、およびコン
デンサ１７９の第２端子に接続されたドレインを有す
る。Ｎ−チャンネル・トランジスタ１８６は、Ｐ−チャ
ンネル・トランジスタ１８３のドレインに接続されたド
レイン、反転器１２９の入力端子に接続されたゲート、
およびＶSSに接続されたソースを有する。Ｎ−チャンネ
ル・トランジスタ１８７は、Ｐ−チャンネル・トランジ
スタ１８４のドレインに接続されたソース、Ｎ−チャン
ネル・トランジスタ１８６のゲートに接続されたゲー
ト、およびＶSSに接続されたソースを有する。Ｐ−チャ
ンネル・トランジスタ１８８は、Ｎ−チャンネル・トラ
ンジスタ１７４，１７６のソースに接続されたソースお
よび基板端子、反転器１３３の出力端子に接続されたゲ
ート、および「Ｋ’BST1」と称された昇圧クロック信号
を発生する出力ノード１０２に接続されたドレインを有
する。Ｐ−チャンネル・トランジスタ１８２，１８４，
１８８は、半導体基板のＮ−ウエル領域内に配置されて
いる。Ｐ−チャンネル・トランジスタ１８２，１８８の
Ｎ−ウエル端子は、それらのソース端子に接続されてい
る。Ｐ−チャンネル・トランジスタ１８４のＮ−ウエル
端子はＰ−チャンネル・トランジスタ１８２のソースに
接続されている。Ｎ−チャンネル・トランジスタ１８９
は、Ｐ−チャンネル・トランジスタ１８８のドレインに
出力ノード１０２において接続されたドレイン、ＶDDに
接続されたゲート、およびソースを有する。Ｎ−チャン
ネル・トランジスタ１９１は、ＶDDに接続されたドレイ
ン、Ｐ−チャンネル・トランジスタ１８８のドレインに
出力ノード１０２において接続されたゲート、および反
転器１３４の入力端子に接続されたソースを有する。Ｎ
−チャンネル・トランジスタ１９２は、Ｎ−チャンネル
・トランジスタ１８９のソースに接続された第１ドレイ
ン／ソース端子、反転器１３３の出力端子に接続された
ゲート、およびＮ−チャンネル・トランジスタ１９１の
ソースに接続された第２ドレイン／ソース端子を有す
る。Ｎ−チャンネル・トランジスタ１９３は、Ｎ−チャ
ンネル・トランジスタ１８９のソースに接続されたドレ
イン、反転器１３３の出力端子に接続されたゲート、お
よびＶSSに接続されたソースを有する。Ｎ−チャンネル
・トランジスタ１９４は、Ｐ−チャンネル・トランジス
タ１８８のドレインに出力ノード１０２において接続さ
れたドレイン、反転器１３９の出力端子に接続されたゲ
ート、およびＶSSに接続されたソースを有する。
【００２８】動作中、ポンプ駆動回路７０’は、図３の
チャージ・ポンプの直列接続されたポンプ段６６に昇圧
クロック信号Ｋ’BST1を供給する。７０’と同一の第２
ポンプ駆動回路（図示せず）を用いて、ＫBST2に対応す
る昇圧クロック信号Ｋ’BST2を供給してもよい。ポンプ
駆動回路７０’は、図４のポンプ駆動回路７０と同様に
動作する。しかしながら、ポンプ駆動回路７０’は、昇
圧期間中ほぼ３ＶDDの昇圧クロック信号Ｋ’BST1を発生
する。これによって、３．３ボルト以下のような非常に
低い電源電圧での動作が可能となる。
チャージ・ポンプの直列接続されたポンプ段６６に昇圧
クロック信号Ｋ’BST1を供給する。７０’と同一の第２
ポンプ駆動回路（図示せず）を用いて、ＫBST2に対応す
る昇圧クロック信号Ｋ’BST2を供給してもよい。ポンプ
駆動回路７０’は、図４のポンプ駆動回路７０と同様に
動作する。しかしながら、ポンプ駆動回路７０’は、昇
圧期間中ほぼ３ＶDDの昇圧クロック信号Ｋ’BST1を発生
する。これによって、３．３ボルト以下のような非常に
低い電源電圧での動作が可能となる。
【００２９】次に図７を参照する。時刻ｔ１以前では、
内部クロック信号ＫINT1，ＫINT2の双方は論理低電圧に
ある。Ｎ−チャンネル・トランジスタ１１２は実質的に
非通電状態にあり、論理高がＮＡＮＤ論理ゲート１３１
の出力端子に発生される。これによって、Ｎ−チャンネ
ル・トランジスタ１９３，１９４の双方が通電状態にな
ると共に、出力ノード１０２が論理低電圧に低下する。
Ｎ−チャンネル・トランジスタ１９１は実質的に非通電
状態にあるので、そのソース端子に論理低電圧を発生す
る。論理低電圧が反転器１３４の入力端子に供給され、
反転器１３４はＮＡＮＤ論理ゲート１３６の第２入力端
子に論理高を供給する。ＮＡＮＤ論理ゲート１３６の両
入力端子が論理高電圧になるので、Ｐ−チャンネル・ト
ランジスタ１１１およびＮ−チャンネル・トランジスタ
１１２のゲートに論理低を供給することになる。したが
って、Ｐ−チャンネル・トランジスタ１１１は通電状態
となり、更にＮ−チャンネル・トランジスタ１１２，１
１３の双方は実質的に非通電状態となり、結果として反
転器１１７の入力端子に論理高が供給される。論理高電
圧がＰ−チャンネル・トランジスタ１８３，１８４のゲ
ートに供給され、Ｐ−チャンネル・トランジスタ１８
３，１８４を実質的に非通電状態にする。論理高電圧が
ＮＡＮＤ論理ゲート１２６の第１および第２入力端子に
供給され、その結果ＮＡＮＤ論理ゲート１２６はその出
力端子に論理低を発生する。すると、反転器１２７，１
２８，１２９を通じて、論理高がＮ−チャンネル・トラ
ンジスタ１８６，１８７のゲートに供給されるので、こ
れらＮ−チャンネル・トランジスタ１８６，１８７は通
電状態になる。これによって、昇圧コンデンサ１７８，
１７９の第２端子がＶSSの電位に引き上げられる。反転
器１２９の出力端子の論理高により、昇圧コンデンサ１
７７の第２端子が、ＶDDにほぼ等しい電圧にまで引き上
げられるので、Ｎ−チャンネル・トランジスタ１７３，
１７４のゲート電圧をＶDDより高く昇圧する。Ｎチャン
ネル・トランジスタ１７３，１７４は通電状態となり、
昇圧コンデンサ１７８，１７９を実質的にＶDDにプリチ
ャージする。Ｎ−チャンネル・トランジスタ１７３，１
７４のゲートをＶDDより高く昇圧することによって、Ｎ
−チャンネル・トランジスタ１７３，１７４間のしきい
値電圧降下が回避され、昇圧コンデンサ１７８，１７９
をＶDDまで充電できるようになる。
内部クロック信号ＫINT1，ＫINT2の双方は論理低電圧に
ある。Ｎ−チャンネル・トランジスタ１１２は実質的に
非通電状態にあり、論理高がＮＡＮＤ論理ゲート１３１
の出力端子に発生される。これによって、Ｎ−チャンネ
ル・トランジスタ１９３，１９４の双方が通電状態にな
ると共に、出力ノード１０２が論理低電圧に低下する。
Ｎ−チャンネル・トランジスタ１９１は実質的に非通電
状態にあるので、そのソース端子に論理低電圧を発生す
る。論理低電圧が反転器１３４の入力端子に供給され、
反転器１３４はＮＡＮＤ論理ゲート１３６の第２入力端
子に論理高を供給する。ＮＡＮＤ論理ゲート１３６の両
入力端子が論理高電圧になるので、Ｐ−チャンネル・ト
ランジスタ１１１およびＮ−チャンネル・トランジスタ
１１２のゲートに論理低を供給することになる。したが
って、Ｐ−チャンネル・トランジスタ１１１は通電状態
となり、更にＮ−チャンネル・トランジスタ１１２，１
１３の双方は実質的に非通電状態となり、結果として反
転器１１７の入力端子に論理高が供給される。論理高電
圧がＰ−チャンネル・トランジスタ１８３，１８４のゲ
ートに供給され、Ｐ−チャンネル・トランジスタ１８
３，１８４を実質的に非通電状態にする。論理高電圧が
ＮＡＮＤ論理ゲート１２６の第１および第２入力端子に
供給され、その結果ＮＡＮＤ論理ゲート１２６はその出
力端子に論理低を発生する。すると、反転器１２７，１
２８，１２９を通じて、論理高がＮ−チャンネル・トラ
ンジスタ１８６，１８７のゲートに供給されるので、こ
れらＮ−チャンネル・トランジスタ１８６，１８７は通
電状態になる。これによって、昇圧コンデンサ１７８，
１７９の第２端子がＶSSの電位に引き上げられる。反転
器１２９の出力端子の論理高により、昇圧コンデンサ１
７７の第２端子が、ＶDDにほぼ等しい電圧にまで引き上
げられるので、Ｎ−チャンネル・トランジスタ１７３，
１７４のゲート電圧をＶDDより高く昇圧する。Ｎチャン
ネル・トランジスタ１７３，１７４は通電状態となり、
昇圧コンデンサ１７８，１７９を実質的にＶDDにプリチ
ャージする。Ｎ−チャンネル・トランジスタ１７３，１
７４のゲートをＶDDより高く昇圧することによって、Ｎ
−チャンネル・トランジスタ１７３，１７４間のしきい
値電圧降下が回避され、昇圧コンデンサ１７８，１７９
をＶDDまで充電できるようになる。
【００３０】プリチャージ期間は、図７に示すように時
刻ｔ１に開始する。時刻ｔ１において、前置駆動回路６
８（図３）からのクロック信号ＫINT2は論理高であり、
内部クロック信号ＫINT1は論理低である。論理低の内部
クロックＫINT1は、Ｎ−チャンネル・トランジスタ１１
２のゲートに供給され、Ｎ−チャンネル・トランジスタ
１１２を実質的に非通電状態にする。論理高の内部クロ
ック信号ＫINT2は、ＮＡＮＤ論理ゲート１３１の第１入
力端子に供給されると共に、禁止信号ＩＮＨ2もＮＡＮ
Ｄ論理ゲート１３１の第２入力端子に供給される。禁止
信号ＩＮＨ1，ＩＮＨ2は、昇圧クロック信号ＫBST1，Ｋ
BST2が重複しないクロック信号となることを保証するも
のである。内部クロック信号ＫINT2および禁止信号ＩＮ
Ｈ2の双方が論理高の時、出力ノード１０２は、ＶDDよ
り高くプリチャージされる。ＮＡＮＤ論理ゲート１３１
は、その出力端子に論理低信号を発生するので、その結
果Ｎ−チャンネル・トランジスタ１９３，１９４が実質
的に非通電状態となると共に、Ｐ−チャンネル・トラン
ジスタ１８１，１８２，１８８が通電状態となる。図７
の時刻ｔ２に示すように、出力ノード１０２は、ダイオ
ード接続されたＮ−チャンネル・トランジスタ１７６お
よびＰ−チャンネル・トランジスタ１８８を通じて、約
ＶDDより高くプリチャージされる。Ｎ−チャンネル・ト
ランジスタ１９１は、出力ノード１０２が論理高の時通
電状態となり、反転器１３４の入力端子に論理高を供給
する。すると、論理低がＮＡＮＤ論理ゲート１３６の第
２入力端子に供給されるので、ＮＡＮＤ論理ゲート１３
６が、Ｐ−チャンネル・トランジスタ１１１およびＮ−
チャンネル・トランジスタ１１３のゲートに論理高を供
給することになる。Ｐ−チャンネル・トランジスタ１１
１は非通電状態、一方Ｎ−チャンネル・トランジスタ１
１３は通電状態となる。しかしながら、内部クロック信
号ＫINT1が時刻ｔ３において論理高となるまで、反転器
１１７の出力端子は、反転器１１６によって論理低に
「ラッチ」されたままとなる。
刻ｔ１に開始する。時刻ｔ１において、前置駆動回路６
８（図３）からのクロック信号ＫINT2は論理高であり、
内部クロック信号ＫINT1は論理低である。論理低の内部
クロックＫINT1は、Ｎ−チャンネル・トランジスタ１１
２のゲートに供給され、Ｎ−チャンネル・トランジスタ
１１２を実質的に非通電状態にする。論理高の内部クロ
ック信号ＫINT2は、ＮＡＮＤ論理ゲート１３１の第１入
力端子に供給されると共に、禁止信号ＩＮＨ2もＮＡＮ
Ｄ論理ゲート１３１の第２入力端子に供給される。禁止
信号ＩＮＨ1，ＩＮＨ2は、昇圧クロック信号ＫBST1，Ｋ
BST2が重複しないクロック信号となることを保証するも
のである。内部クロック信号ＫINT2および禁止信号ＩＮ
Ｈ2の双方が論理高の時、出力ノード１０２は、ＶDDよ
り高くプリチャージされる。ＮＡＮＤ論理ゲート１３１
は、その出力端子に論理低信号を発生するので、その結
果Ｎ−チャンネル・トランジスタ１９３，１９４が実質
的に非通電状態となると共に、Ｐ−チャンネル・トラン
ジスタ１８１，１８２，１８８が通電状態となる。図７
の時刻ｔ２に示すように、出力ノード１０２は、ダイオ
ード接続されたＮ−チャンネル・トランジスタ１７６お
よびＰ−チャンネル・トランジスタ１８８を通じて、約
ＶDDより高くプリチャージされる。Ｎ−チャンネル・ト
ランジスタ１９１は、出力ノード１０２が論理高の時通
電状態となり、反転器１３４の入力端子に論理高を供給
する。すると、論理低がＮＡＮＤ論理ゲート１３６の第
２入力端子に供給されるので、ＮＡＮＤ論理ゲート１３
６が、Ｐ−チャンネル・トランジスタ１１１およびＮ−
チャンネル・トランジスタ１１３のゲートに論理高を供
給することになる。Ｐ−チャンネル・トランジスタ１１
１は非通電状態、一方Ｎ−チャンネル・トランジスタ１
１３は通電状態となる。しかしながら、内部クロック信
号ＫINT1が時刻ｔ３において論理高となるまで、反転器
１１７の出力端子は、反転器１１６によって論理低に
「ラッチ」されたままとなる。
【００３１】時刻ｔ３において、内部クロック信号Ｋ
INT1は論理高となるので、Ｎ−チャンネル・トランジス
タ１１２を通電状態にする。Ｐ−チャンネル・トランジ
スタ１１１は非通電状態、Ｎ−チャンネル・トランジス
タ１１３は通電状態となり、反転器１１７の入力端子を
論理低にする。ＮＡＮＤ論理ゲート１１８の出力端子
は、一時的に論理高のまま不変となる。ＮＡＮＤ論理ゲ
ート１２６の出力端子は、論理低から論理高に遷移する
ので、Ｎ−チャンネル・トランジスタ１８６，１８７を
実質的に非通電状態にする。すると、ＮＡＮＤ論理ゲー
ト１１８の第２入力端子が、反転器１２２，１２３，１
２４を通じて、論理高に遷移し、ＮＡＮＤ論理ゲート１
１８の出力端子を論理低にする。Ｐ−チャンネル・トラ
ンジスタ１８３，１８４のゲートは論理低になり、これ
によってＰ−チャンネル・トランジスタ１８３，１８４
を通電状態にする。Ｐ−チャンネル・トランジスタ１８
１，１８２，１８３，１８４は、この時点で通電状態と
なっており、一方Ｎ−チャンネル・トランジスタ１８
６，１８７は実質的に非通電状態となっているので、昇
圧コンデンサ１７８の第２端子をほぼＶDDに昇圧する。
昇圧コンデンサ１７８に蓄積された電荷は、Ｐ−チャン
ネル・トランジスタ１８２，１８４を通じて、昇圧コン
デンサ１７９の第２端子に供給されるので、昇圧コンデ
ンサ１７９の第２端子は２ＶDDにほぼ等しい電圧とな
り、出力ノード１０２における電圧を、Ｐ−チャンネル
・トランジスタ１８８によって、約３ＶDDに昇圧する。
したがって、Ｐ−チャンネル・トランジスタ１８２，１
８４，１８８を通じて、約３ＶDDから全寄生損失を減じ
た電圧の昇圧クロック信号ＫBST1が発生する。
INT1は論理高となるので、Ｎ−チャンネル・トランジス
タ１１２を通電状態にする。Ｐ−チャンネル・トランジ
スタ１１１は非通電状態、Ｎ−チャンネル・トランジス
タ１１３は通電状態となり、反転器１１７の入力端子を
論理低にする。ＮＡＮＤ論理ゲート１１８の出力端子
は、一時的に論理高のまま不変となる。ＮＡＮＤ論理ゲ
ート１２６の出力端子は、論理低から論理高に遷移する
ので、Ｎ−チャンネル・トランジスタ１８６，１８７を
実質的に非通電状態にする。すると、ＮＡＮＤ論理ゲー
ト１１８の第２入力端子が、反転器１２２，１２３，１
２４を通じて、論理高に遷移し、ＮＡＮＤ論理ゲート１
１８の出力端子を論理低にする。Ｐ−チャンネル・トラ
ンジスタ１８３，１８４のゲートは論理低になり、これ
によってＰ−チャンネル・トランジスタ１８３，１８４
を通電状態にする。Ｐ−チャンネル・トランジスタ１８
１，１８２，１８３，１８４は、この時点で通電状態と
なっており、一方Ｎ−チャンネル・トランジスタ１８
６，１８７は実質的に非通電状態となっているので、昇
圧コンデンサ１７８の第２端子をほぼＶDDに昇圧する。
昇圧コンデンサ１７８に蓄積された電荷は、Ｐ−チャン
ネル・トランジスタ１８２，１８４を通じて、昇圧コン
デンサ１７９の第２端子に供給されるので、昇圧コンデ
ンサ１７９の第２端子は２ＶDDにほぼ等しい電圧とな
り、出力ノード１０２における電圧を、Ｐ−チャンネル
・トランジスタ１８８によって、約３ＶDDに昇圧する。
したがって、Ｐ−チャンネル・トランジスタ１８２，１
８４，１８８を通じて、約３ＶDDから全寄生損失を減じ
た電圧の昇圧クロック信号ＫBST1が発生する。
【００３２】昇圧期間の間、即ち内部クロック信号Ｋ
INT1が論理高の時、禁止信号ＩＮＨ1がポンプ駆動回路
７２に供給され、昇圧クロック信号が重複しないことを
保証する。昇圧コンデンサ１７８，１７９からの昇圧電
圧も、Ｎ−チャンネル・トランジスタ１７２，１７４を
ブートストラップするように作用するので、昇圧期間中
に昇圧コンデンサ１７７をＶDDにプリチャージさせるこ
とになる。
INT1が論理高の時、禁止信号ＩＮＨ1がポンプ駆動回路
７２に供給され、昇圧クロック信号が重複しないことを
保証する。昇圧コンデンサ１７８，１７９からの昇圧電
圧も、Ｎ−チャンネル・トランジスタ１７２，１７４を
ブートストラップするように作用するので、昇圧期間中
に昇圧コンデンサ１７７をＶDDにプリチャージさせるこ
とになる。
【００３３】時刻ｔ５において、内部クロック信号Ｋ
INT2が再び論理低となり、その結果Ｎ−チャンネル・ト
ランジスタ１９３，１９４が通電状態となり、Ｐ−チャ
ンネル・トランジスタ１８１，１８２，１８８が実質的
に非通電状態となる。出力ノード１０２における電圧
は、図７の時刻ｔ５以降に示すように、論理低に低下す
る。内部クロック信号ＫINT1が再び論理低となり、Ｎ−
チャンネル・トランジスタ１８６，１８７を通電状態と
し、更にＰ−チャンネル・トランジスタ１８３，１８４
を実質的に非通電状態とする。これによって、コンデン
サ１７８，１７９の第２端子における電圧をほぼＶSSの
電位に低下させ、次のプリチャージ期間が開始される。
INT2が再び論理低となり、その結果Ｎ−チャンネル・ト
ランジスタ１９３，１９４が通電状態となり、Ｐ−チャ
ンネル・トランジスタ１８１，１８２，１８８が実質的
に非通電状態となる。出力ノード１０２における電圧
は、図７の時刻ｔ５以降に示すように、論理低に低下す
る。内部クロック信号ＫINT1が再び論理低となり、Ｎ−
チャンネル・トランジスタ１８６，１８７を通電状態と
し、更にＰ−チャンネル・トランジスタ１８３，１８４
を実質的に非通電状態とする。これによって、コンデン
サ１７８，１７９の第２端子における電圧をほぼＶSSの
電位に低下させ、次のプリチャージ期間が開始される。
【００３４】Ｐ−チャンネル・トランジスタ１８２，１
８４，１８８のＮ−ウエル端子は高電位に接続され、Ｐ
−チャンネル・トランジスタ１８２，１８４，１８８に
おける寄生ダイオードの順方向バイアスを防止する。Ｎ
−チャンネル・トランジスタ１８９は、Ｎ−チャンネル
１９３を電界補佐ブレークダウン(field-aided breakdo
wn)から保護するために設けられたものである。Ｎ−チ
ャンネル・トランジスタ１９１，１９２は、ノード１０
２の電圧レベルを感知し、フィードバック信号を反転器
１３４の入力端子に供給する。Ｎ−チャンネル・トラン
ジスタ１９２は比較的弱く、Ｎ−チャンネル・トランジ
スタ１９１は比較的強い。昇圧コンデンサ１７８，１７
９は、プレーナ型コンデンサであり、図４の昇圧コンデ
ンサ１４７とほぼ同じ結合電荷を供給するように大きさ
が決められている。使用可能な表面領域のようなレイア
ウト上の制約を考慮すると、コンデンサ１４７（図４）
およびコンデンサ１７８，１７９はできるだけ大きいほ
うが好ましい。
８４，１８８のＮ−ウエル端子は高電位に接続され、Ｐ
−チャンネル・トランジスタ１８２，１８４，１８８に
おける寄生ダイオードの順方向バイアスを防止する。Ｎ
−チャンネル・トランジスタ１８９は、Ｎ−チャンネル
１９３を電界補佐ブレークダウン(field-aided breakdo
wn)から保護するために設けられたものである。Ｎ−チ
ャンネル・トランジスタ１９１，１９２は、ノード１０
２の電圧レベルを感知し、フィードバック信号を反転器
１３４の入力端子に供給する。Ｎ−チャンネル・トラン
ジスタ１９２は比較的弱く、Ｎ−チャンネル・トランジ
スタ１９１は比較的強い。昇圧コンデンサ１７８，１７
９は、プレーナ型コンデンサであり、図４の昇圧コンデ
ンサ１４７とほぼ同じ結合電荷を供給するように大きさ
が決められている。使用可能な表面領域のようなレイア
ウト上の制約を考慮すると、コンデンサ１４７（図４）
およびコンデンサ１７８，１７９はできるだけ大きいほ
うが好ましい。
【００３５】チャージ・ポンプ６５では、直列接続され
たポンプ段６６が良好に電荷を転送することができる電
源電圧範囲を拡張するという利点が得られるので、低電
圧駆動および電池駆動への応用が可能となる。また、直
列接続されたポンプ段６６に昇圧クロック信号を供給す
ることによって、所望の出力電圧ＶPPを得るのに必要な
ポンプ段の数を減少させることができる。このポンプ段
の減少による効果は、各クロックサイクル毎に電荷出力
が増加することである。加えて、ポンプ段がすくないの
で、従来技術のチャージ・ポンプ１０に対して、電流駆
動性能が向上する。更に、レイアウト領域単位当たりの
電荷出力において、大幅な改善が見られる。
たポンプ段６６が良好に電荷を転送することができる電
源電圧範囲を拡張するという利点が得られるので、低電
圧駆動および電池駆動への応用が可能となる。また、直
列接続されたポンプ段６６に昇圧クロック信号を供給す
ることによって、所望の出力電圧ＶPPを得るのに必要な
ポンプ段の数を減少させることができる。このポンプ段
の減少による効果は、各クロックサイクル毎に電荷出力
が増加することである。加えて、ポンプ段がすくないの
で、従来技術のチャージ・ポンプ１０に対して、電流駆
動性能が向上する。更に、レイアウト領域単位当たりの
電荷出力において、大幅な改善が見られる。
【００３６】以上好適実施例に沿って本発明を説明した
が、多くの方法で本発明を改造可能であり、先に具体的
に提示しかつ述べたもの以外にも多くの実施例が考えら
れることは、当業者には明白であろう。したがって、特
許請求の範囲は、本発明の真の精神および範囲に該当す
る本発明の全ての改造を包含することを意図するもので
ある。
が、多くの方法で本発明を改造可能であり、先に具体的
に提示しかつ述べたもの以外にも多くの実施例が考えら
れることは、当業者には明白であろう。したがって、特
許請求の範囲は、本発明の真の精神および範囲に該当す
る本発明の全ての改造を包含することを意図するもので
ある。
【図１】従来技術のチャ−ジ・ポンプを、一部ブロック
図、一部概略図、そして一部論理図で描いた図である。
図、一部概略図、そして一部論理図で描いた図である。
【図２】図１のチャ−ジ・ポンプのポンプ段を、概略図
で描いた図である。
で描いた図である。
【図３】本発明によるチャ−ジ・ポンプを、一部ブロッ
ク図、一部概略図、そして一部論理図で描いた図であ
る。
ク図、一部概略図、そして一部論理図で描いた図であ
る。
【図４】図３のチャ−ジ・ポンプのポンプ駆動回路の実
施例を、一部論理図および一部概略図で描いた図であ
る。
施例を、一部論理図および一部概略図で描いた図であ
る。
【図５】本発明の別の実施例にしたがって、図３のチャ
−ジ・ポンプのポンプ駆動回路を、一部論理図および一
部該略図で描いた図である。
−ジ・ポンプのポンプ駆動回路を、一部論理図および一
部該略図で描いた図である。
【図６】図４のポンプ駆動回路の種々の信号のタイミン
グ図である。
グ図である。
【図７】図５のポンプ駆動回路の種々の信号のタイミン
グ図である。
グ図である。
６５ チャ−ジ・ポンプ ６６ ポンプ段 ６８ 前置駆動論理回路 ７０，７２ 駆動回路 ７３，７４ Ｎ−チャンネル・トランジスタ ７５−８０ ポンプ段 ８１−８６ コンデンサ ８７，９１，９５，９６ 反転器 ８８，８９ フリップフロップ ９２，９３ ＮＯＲ論理ゲ−ト ９４，９７ ＮＡＮＤ論理ゲ−ト
Claims (3)
- 【請求項１】チャージ・ポンプ（６５）であって：所定
周波数の外部クロック信号を受け取り、論理演算を行な
い、第１および第２内部クロック信号を生成する論理手
段（６８）；前記論理手段（６８）に結合され、前記第
１および第２内部クロック信号を受け取り、それに応答
して電源電圧の強度より大きな強度の電圧幅を有する昇
圧クロック信号を発生するポンプ駆動回路（７０）；お
よび前記ポンプ駆動回路（７０）に結合され、前記昇圧
クロック信号と入力電圧とを受け取り、それに応答し
て、前記入力電圧の強度より大きな強度を有する所望出
力電圧を発生する、少なくとも１つのポンプ段（７
５）、 から成ることを特徴とするチャージ・ポンプ。 - 【請求項２】低電源電圧で動作可能な高電圧チャージ・
ポンプであって：所定周波数の外部クロック信号を受け
取り、論理演算を行ない、重複する第１および第２内部
クロック信号および重複する第３および第４内部クロッ
ク信号を生成する前置駆動論理回路（６８）；前記前置
駆動手段（６８）に結合され、前記重複する第１および
第２内部クロック信号を受け取り、それに応答して、電
源電圧の強度より大きな強度の電圧幅を有する第１昇圧
クロック信号を発生する第１ポンプ駆動回路（７０）；
前記前置駆動手段（６８）に結合され、前記重複する第
３および第４内部クロック信号を受け取り、それに応答
して、前記電源電圧の前記強度より大きな強度の電圧幅
を有する第２昇圧クロック信号を発生する第２ポンプ駆
動回路（７２）；および前記第１および第２ポンプ駆動
回路（７０，７２）に結合され、入力電圧と前記第１お
よび第２昇圧クロック信号を受け取り、それに応答し
て、前記入力電圧の強度より大きい強度を有する所望出
力電圧を発生する、複数の直列接続されたポンプ段（６
６）、 から成ることを特徴とするチャージ・ポンプ。 - 【請求項３】低電圧で動作可能な高電圧チャージ・ポン
プ（６５）であって：所定周波数の外部クロック信号を
受け取り、前記所定周波数のほぼ半分の周波数の、重複
する第１および第２内部クロック信号と、前記所定周波
数のほぼ半分の周波数の、重複する第３および第４内部
クロック信号とを発生する前置駆動手段（６８）；前記
前置駆動手段（６８）に結合され、前記重複する第１お
よび第２内部クロック信号と電源電圧とを受け取り、そ
れに応答して、前記電源電圧の強度の実質的に２倍の強
度を有する第１昇圧クロック信号を発生する第１ポンプ
駆動回路（７０）；前記前置駆動手段（６８）に結合さ
れ、前記重複する第３および第４内部クロック信号と前
記電源電圧とを受け取り、それに応答して、前記電源電
圧の強度の実質的に２倍の強度を有する第２昇圧クロッ
ク信号を発生する第２ポンプ駆動回路（７２）；および
前記第１および第２ポンプ駆動回路（７０，７２）に結
合された、複数の直列接続されたポンプ段（６６）であ
って、各々、パス・トランジスタ（６１）とコンデンサ
（５７）とを有し、入力電圧と前記第１および第２昇圧
クロック信号とを受け取り、それに応答して、前記入力
電圧の強度より大きな所定の強度を有する昇圧出力電圧
を発生する、前記ポンプ段（６６）、 から成ることを特徴とするチャージ・ポンプ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US028000 | 1993-03-08 | ||
| US08/028,000 US5381051A (en) | 1993-03-08 | 1993-03-08 | High voltage charge pump |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06261538A true JPH06261538A (ja) | 1994-09-16 |
| JP3422838B2 JP3422838B2 (ja) | 2003-06-30 |
Family
ID=21841009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05102994A Expired - Lifetime JP3422838B2 (ja) | 1993-03-08 | 1994-02-25 | 高電圧チャ−ジ・ポンプ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5381051A (ja) |
| JP (1) | JP3422838B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10243636A (ja) * | 1997-02-26 | 1998-09-11 | Toshiba Corp | 昇圧回路及び半導体記憶装置 |
| US6157242A (en) * | 1998-03-19 | 2000-12-05 | Sharp Kabushiki Kaisha | Charge pump for operation at a wide range of power supply voltages |
| JP2007311906A (ja) * | 2006-05-16 | 2007-11-29 | Asahi Kasei Electronics Co Ltd | クロック昇圧回路 |
| JP2012117984A (ja) * | 2010-12-02 | 2012-06-21 | Sony Corp | 振動型ジャイロセンサ及び振動型ジャイロ用回路 |
| USD945438S1 (en) | 2019-08-27 | 2022-03-08 | Twitter, Inc. | Display screen with graphical user interface for conversations |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5659504A (en) * | 1995-05-25 | 1997-08-19 | Lucent Technologies Inc. | Method and apparatus for hot carrier injection |
| FR2735921B1 (fr) * | 1995-06-21 | 1997-08-22 | Sgs Thomson Microelectronics | Circuit generateur de phases pour circuit d'alimentation negative du type pompe de charge |
| US5793246A (en) | 1995-11-08 | 1998-08-11 | Altera Corporation | High voltage pump scheme incorporating an overlapping clock |
| US5767734A (en) * | 1995-12-21 | 1998-06-16 | Altera Corporation | High-voltage pump with initiation scheme |
| KR0172370B1 (ko) * | 1995-12-30 | 1999-03-30 | 김광호 | 다단펌핑 머지드 펌핑전압 발생회로 |
| US5721509A (en) * | 1996-02-05 | 1998-02-24 | Motorola, Inc. | Charge pump having reduced threshold voltage losses |
| US5726944A (en) * | 1996-02-05 | 1998-03-10 | Motorola, Inc. | Voltage regulator for regulating an output voltage from a charge pump and method therefor |
| US5723994A (en) * | 1996-06-10 | 1998-03-03 | Etron Technology, Inc. | Level boost restoration circuit |
| KR100243004B1 (ko) * | 1997-02-27 | 2000-03-02 | 김영환 | 부트스트랩 챠지 펌프회로 |
| US6011722A (en) * | 1998-10-13 | 2000-01-04 | Lucent Technologies Inc. | Method for erasing and programming memory devices |
| KR100557569B1 (ko) * | 1998-12-28 | 2006-05-22 | 주식회사 하이닉스반도체 | 차지 펌프 회로 |
| US6573780B2 (en) * | 1999-02-02 | 2003-06-03 | Macronix International Co., Ltd. | Four-phase charge pump with lower peak current |
| US6188274B1 (en) | 1999-06-04 | 2001-02-13 | Sharp Laboratories Of America, Inc. | Bootstrap capacitor power supply for low voltage mobile communications power amplifier |
| JP3696125B2 (ja) * | 2000-05-24 | 2005-09-14 | 株式会社東芝 | 電位検出回路及び半導体集積回路 |
| JP4785411B2 (ja) * | 2004-07-16 | 2011-10-05 | セイコーインスツル株式会社 | チャージポンプ回路 |
| US7595682B2 (en) * | 2005-02-24 | 2009-09-29 | Macronix International Co., Ltd. | Multi-stage charge pump without threshold drop with frequency modulation between embedded mode operations |
| JP4808995B2 (ja) * | 2005-05-24 | 2011-11-02 | ルネサスエレクトロニクス株式会社 | 半導体回路装置 |
| US7259612B2 (en) * | 2005-06-28 | 2007-08-21 | Atmel Corporation | Efficient charge pump for a wide range of supply voltages |
| US8519780B1 (en) | 2012-02-08 | 2013-08-27 | Freescale Semiconductor, Inc. | Charge pump voltage regulator |
| US10312803B1 (en) | 2017-12-20 | 2019-06-04 | Micron Technology, Inc. | Electronic device with a charging mechanism |
| US10211724B1 (en) | 2017-12-20 | 2019-02-19 | Micron Technology, Inc. | Electronic device with an output voltage booster mechanism |
| US10348192B1 (en) | 2017-12-20 | 2019-07-09 | Micron Technology, Inc. | Electronic device with a charge recycling mechanism |
| US11626875B2 (en) * | 2018-04-20 | 2023-04-11 | Texas Instruments Incorporated | Stress reduction on stacked transistor circuits |
| US10847227B2 (en) * | 2018-10-16 | 2020-11-24 | Silicon Storage Technology, Inc. | Charge pump for use in non-volatile flash memory devices |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4326134A (en) * | 1979-08-31 | 1982-04-20 | Xicor, Inc. | Integrated rise-time regulated voltage generator systems |
| JPS56129570A (en) * | 1980-03-14 | 1981-10-09 | Mitsubishi Electric Corp | Booster circuit |
| US4792705A (en) * | 1986-03-14 | 1988-12-20 | Western Digital Corporation | Fast switching charge pump |
| JPH077912B2 (ja) * | 1988-09-13 | 1995-01-30 | 株式会社東芝 | 昇圧回路 |
| JP2531267B2 (ja) * | 1989-06-20 | 1996-09-04 | 日本電気株式会社 | チャ―ジポンプ |
| JP2568442B2 (ja) * | 1989-07-14 | 1997-01-08 | セイコー電子工業株式会社 | 半導体集積回路装置 |
| JP2607733B2 (ja) * | 1990-05-31 | 1997-05-07 | シャープ株式会社 | 半導体記憶装置の昇圧回路 |
| US5081371A (en) * | 1990-11-07 | 1992-01-14 | U.S. Philips Corp. | Integrated charge pump circuit with back bias voltage reduction |
| US5111375A (en) * | 1990-12-20 | 1992-05-05 | Texas Instruments Incorporated | Charge pump |
| US5126590A (en) * | 1991-06-17 | 1992-06-30 | Micron Technology, Inc. | High efficiency charge pump |
| US5168174A (en) * | 1991-07-12 | 1992-12-01 | Texas Instruments Incorporated | Negative-voltage charge pump with feedback control |
| KR940005691B1 (ko) * | 1991-10-25 | 1994-06-22 | 삼성전자 주식회사 | 기판전압 발생 장치의 차아지 펌프회로 |
-
1993
- 1993-03-08 US US08/028,000 patent/US5381051A/en not_active Expired - Lifetime
-
1994
- 1994-02-25 JP JP05102994A patent/JP3422838B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10243636A (ja) * | 1997-02-26 | 1998-09-11 | Toshiba Corp | 昇圧回路及び半導体記憶装置 |
| US6157242A (en) * | 1998-03-19 | 2000-12-05 | Sharp Kabushiki Kaisha | Charge pump for operation at a wide range of power supply voltages |
| JP2007311906A (ja) * | 2006-05-16 | 2007-11-29 | Asahi Kasei Electronics Co Ltd | クロック昇圧回路 |
| JP2012117984A (ja) * | 2010-12-02 | 2012-06-21 | Sony Corp | 振動型ジャイロセンサ及び振動型ジャイロ用回路 |
| USD945438S1 (en) | 2019-08-27 | 2022-03-08 | Twitter, Inc. | Display screen with graphical user interface for conversations |
Also Published As
| Publication number | Publication date |
|---|---|
| US5381051A (en) | 1995-01-10 |
| JP3422838B2 (ja) | 2003-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3422838B2 (ja) | 高電圧チャ−ジ・ポンプ | |
| US6538930B2 (en) | Charge pump circuit for generating positive and negative voltage with reverse current prevention circuit and a nonvolatile memory using the same | |
| US4970409A (en) | Voltage multiplier for nonvolatile semiconductor memory | |
| US6914791B1 (en) | High efficiency triple well charge pump circuit | |
| US5335200A (en) | High voltage negative charge pump with low voltage CMOS transistors | |
| JP3580693B2 (ja) | チャージ・ポンプ回路 | |
| JP3323936B2 (ja) | 上昇率を制御するチャージ・ポンプ | |
| US8022750B2 (en) | Boost circuit | |
| US5841703A (en) | Method and apparatus for removal of VT drop in the output diode of charge pumps | |
| EP1724784B1 (en) | High-voltage switch with low output ripple for non-volatile floating-gate memories | |
| US20020084828A1 (en) | Triple well no body effect negative charge pump | |
| JP2945879B2 (ja) | 電圧ポンプ回路 | |
| US7652522B2 (en) | High efficiency low cost bi-directional charge pump circuit for very low voltage applications | |
| US6686793B2 (en) | Gate enhanced tri-channel positive charge pump | |
| US6198340B1 (en) | High efficiency CMOS pump circuit | |
| JPH10302493A (ja) | チャージポンピング回路及び該チャージポンピング回路を持つ不揮発性メモリ装置 | |
| US6356137B1 (en) | Voltage boost circuit with low power supply voltage | |
| JP2003045193A (ja) | 半導体チャージポンプ回路および不揮発性半導体記憶装置 | |
| JPH0793022B2 (ja) | 半導体メモリ集積回路 | |
| KR20230008258A (ko) | 비휘발성 플래시 메모리 디바이스들에서 사용하기 위한 개선된 전하 펌프 | |
| US20050088220A1 (en) | Charge pump circuit having high charge transfer efficiency | |
| KR19990050472A (ko) | 승압전압 발생회로 | |
| US6414882B1 (en) | Low voltage charge pump apparatus and method | |
| US6191642B1 (en) | Charge pump circuit | |
| Mohammad et al. | Switched positive/negative charge pump design using standard CMOS transistors |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 6 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100425 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110425 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110425 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120425 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120425 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130425 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130425 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140425 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |