JP2607733B2 - 半導体記憶装置の昇圧回路 - Google Patents
半導体記憶装置の昇圧回路Info
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- JP2607733B2 JP2607733B2 JP2143046A JP14304690A JP2607733B2 JP 2607733 B2 JP2607733 B2 JP 2607733B2 JP 2143046 A JP2143046 A JP 2143046A JP 14304690 A JP14304690 A JP 14304690A JP 2607733 B2 JP2607733 B2 JP 2607733B2
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- Dram (AREA)
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Description
この発明は、半導体記憶装置の昇圧回路に関する。
一般的な高密度DRAM（ダイナミック・ランダム・アク
セス・メモリ）においては、ワード線ドライブ信号等に
電源電圧以上の電圧レベルの信号を使用して動作マージ
ン等の特性改善を図ることが行われている。 このような電圧レベルの信号を得るための昇圧回路と
しては、従来、第４図に示すような回路があり、その動
作タイミングは第５図に示すようになっている。 この昇圧回路は、プリチャージ期間においては、プリ
チャージ信号φｐは高レベルであるためMOS型電界効果
トランジスタ（以下、MOS型トランジスタという）28、2
9、30、36が導通状態となり、出力信号φout、ノードＢ
及びノードＤは接地レベルであり、またノードＣは高レ
ベルにプリチャージされており、MOS型トランジスタ22
及び25は遮断状態となっている。昇圧用MOS型容量31は
プリチャージ期間にMOS型トランジスタ21を通してプリ
チャージされている。そのプリチャージ電圧、すなわち
ノードＡの電圧は、MOS型トランジスタ21のしきい値電
圧をVthとして（Vcc−Vth）になっている。 上記プリチャージ期間に続いて能動期間に入りプリチ
ャージ信号φｐが接地レベルまで降下し、電源電圧レベ
ル（Vcc）の入力信号φinが入力されると、MOS型トラン
ジスタ23を介してMOS型容量32に充電が開始される。ノ
ードＣはMOS型容量32が十分に充電されるまで遅延回路2
0の働きで高レベルを保持するため、ノードＤ及び出力
φoutは低レベルを保持する。またMOS型容量38によりMO
S型トランジスタ35のゲートがVcc以上に昇圧され、MOS
型トランジスタ35を通して、ノードＡに電流が流れ込
み、前述の電位降下を補う。この動作はMOS型容量32に
十分な電荷が蓄積されるまで継続し、ノードＣが下降す
る時点でノードＥがMOS型トランジスタ37を介して放電
されMOS型トランジスタ35が遮断されることで終了す
る。 次に、MOS型容量32への充電が完了した時点で遅延回
路20の出力が降下し、MOS型トランジスタ24及び26が遮
断されることにより、ノードＤはVccレベルまで上昇を
開始し、昇圧用MOS型容量31により容量結合されている
ノードＡの電位は、ノードＤの上昇に同期して無負荷の
場合はVccから2Vccまで昇圧される。ノードＡの電荷はM
OS型トランジスタ22を介して出力信号φoutを上昇さ
せ、MOS型容量32はMOS型トランジスタ22のゲートノード
Ｂをより高電位に昇圧し、結局電源電圧以上の出力信号
φoutが出力される。この値は出力信号φoutの負荷がゼ
ロの場合に2Vccまで達する。ノードＤが上昇を開始して
からの一連の動作は瞬時に行われるため、比較的高速な
昇圧回路が得られる。
セス・メモリ）においては、ワード線ドライブ信号等に
電源電圧以上の電圧レベルの信号を使用して動作マージ
ン等の特性改善を図ることが行われている。 このような電圧レベルの信号を得るための昇圧回路と
しては、従来、第４図に示すような回路があり、その動
作タイミングは第５図に示すようになっている。 この昇圧回路は、プリチャージ期間においては、プリ
チャージ信号φｐは高レベルであるためMOS型電界効果
トランジスタ（以下、MOS型トランジスタという）28、2
9、30、36が導通状態となり、出力信号φout、ノードＢ
及びノードＤは接地レベルであり、またノードＣは高レ
ベルにプリチャージされており、MOS型トランジスタ22
及び25は遮断状態となっている。昇圧用MOS型容量31は
プリチャージ期間にMOS型トランジスタ21を通してプリ
チャージされている。そのプリチャージ電圧、すなわち
ノードＡの電圧は、MOS型トランジスタ21のしきい値電
圧をVthとして（Vcc−Vth）になっている。 上記プリチャージ期間に続いて能動期間に入りプリチ
ャージ信号φｐが接地レベルまで降下し、電源電圧レベ
ル（Vcc）の入力信号φinが入力されると、MOS型トラン
ジスタ23を介してMOS型容量32に充電が開始される。ノ
ードＣはMOS型容量32が十分に充電されるまで遅延回路2
0の働きで高レベルを保持するため、ノードＤ及び出力
φoutは低レベルを保持する。またMOS型容量38によりMO
S型トランジスタ35のゲートがVcc以上に昇圧され、MOS
型トランジスタ35を通して、ノードＡに電流が流れ込
み、前述の電位降下を補う。この動作はMOS型容量32に
十分な電荷が蓄積されるまで継続し、ノードＣが下降す
る時点でノードＥがMOS型トランジスタ37を介して放電
されMOS型トランジスタ35が遮断されることで終了す
る。 次に、MOS型容量32への充電が完了した時点で遅延回
路20の出力が降下し、MOS型トランジスタ24及び26が遮
断されることにより、ノードＤはVccレベルまで上昇を
開始し、昇圧用MOS型容量31により容量結合されている
ノードＡの電位は、ノードＤの上昇に同期して無負荷の
場合はVccから2Vccまで昇圧される。ノードＡの電荷はM
OS型トランジスタ22を介して出力信号φoutを上昇さ
せ、MOS型容量32はMOS型トランジスタ22のゲートノード
Ｂをより高電位に昇圧し、結局電源電圧以上の出力信号
φoutが出力される。この値は出力信号φoutの負荷がゼ
ロの場合に2Vccまで達する。ノードＤが上昇を開始して
からの一連の動作は瞬時に行われるため、比較的高速な
昇圧回路が得られる。
しかしながら、上記従来の昇圧回路では、MOS型トラ
ンジスタ35によるノードＡのVccまでの充電はφin上昇
後であり、昇圧用MOS型容量31がフルに充電されるまで
には時間がかかり、昇圧に要する時間が長くなってしま
うという問題があった。 そこで、この発明の目的は、プリチャージ期間にノー
ドＡをVccまで充電できるようにして、昇圧に要する時
間を短くした半導体記憶装置の昇圧回路を提供すること
にある。
ンジスタ35によるノードＡのVccまでの充電はφin上昇
後であり、昇圧用MOS型容量31がフルに充電されるまで
には時間がかかり、昇圧に要する時間が長くなってしま
うという問題があった。 そこで、この発明の目的は、プリチャージ期間にノー
ドＡをVccまで充電できるようにして、昇圧に要する時
間を短くした半導体記憶装置の昇圧回路を提供すること
にある。
上記目的を達成するため、この発明は、昇圧用MOS型
容量と、この昇圧用MOS型容量の一次側を電源に接続し
たり電源から切り離したりするための第１電源接続用MO
S型電界効果トランジスタと、上記昇圧用MOS型容量の２
次側を上記電源に接続したり電源から切り離したりする
ための第２電源接続用MOS型電界効果トランジスタと、
上記昇圧用MOS型容量の２次側を接地点に接続したり接
地点から切り離したりするための接地用MOS型電界効果
トランジスタと、上記昇圧用MOS型容量の１次側を出力
回路に接続したり出力回路から切り離したりするための
出力用MOS型電界効果トランジスタを有し、プリチャー
ジ期間において、上記昇圧用MOS型容量の２次側を接地
すると共に上記昇圧用MOS型容量の１次側を電源に接続
して、上記昇圧用MOS型容量を充電し、能動期間におい
て上記昇圧用MOS型容量の２次側を接地点から切り離し
て上記電源に接続すると共に上記昇圧用MOS型容量の１
次側を電源から切り離して、上記昇圧用MOS型容量の１
次側の電位を上記電源電圧レベル以上にして、その電位
レベルの信号を出力回路に出力するようにした半導体記
憶装置の昇圧回路において、上記第１電源接続用MOS型
電界効果トランジスタのゲートに接続された制御用MOS
型容量を有し、電源投入時のダミーサイクルが行われた
時または電源投入時にリセットパルスが入力された時
に、上記制御用MOS型容量に充電することにより、プリ
チャージ期間に、上記第１電源接続用MOS型電界効果ト
ランジスタのゲートに上記電源電圧レベル以上の電圧を
かけて上記第１電源接続用MOS型トランジスタをオンに
する一方、能動期間に上記第１電源接続用MOS型トラン
ジスタのゲートを接地させて上記第１電源接続用MOS型
トランジスタをオフにする制御回路を備えたことを特徴
としている。 また、この発明は、上記制御回路がリセットパルスを
うけて上記制御用MOS型容量の充電状態を初期化する初
期化回路を備えるようにすることができる。
容量と、この昇圧用MOS型容量の一次側を電源に接続し
たり電源から切り離したりするための第１電源接続用MO
S型電界効果トランジスタと、上記昇圧用MOS型容量の２
次側を上記電源に接続したり電源から切り離したりする
ための第２電源接続用MOS型電界効果トランジスタと、
上記昇圧用MOS型容量の２次側を接地点に接続したり接
地点から切り離したりするための接地用MOS型電界効果
トランジスタと、上記昇圧用MOS型容量の１次側を出力
回路に接続したり出力回路から切り離したりするための
出力用MOS型電界効果トランジスタを有し、プリチャー
ジ期間において、上記昇圧用MOS型容量の２次側を接地
すると共に上記昇圧用MOS型容量の１次側を電源に接続
して、上記昇圧用MOS型容量を充電し、能動期間におい
て上記昇圧用MOS型容量の２次側を接地点から切り離し
て上記電源に接続すると共に上記昇圧用MOS型容量の１
次側を電源から切り離して、上記昇圧用MOS型容量の１
次側の電位を上記電源電圧レベル以上にして、その電位
レベルの信号を出力回路に出力するようにした半導体記
憶装置の昇圧回路において、上記第１電源接続用MOS型
電界効果トランジスタのゲートに接続された制御用MOS
型容量を有し、電源投入時のダミーサイクルが行われた
時または電源投入時にリセットパルスが入力された時
に、上記制御用MOS型容量に充電することにより、プリ
チャージ期間に、上記第１電源接続用MOS型電界効果ト
ランジスタのゲートに上記電源電圧レベル以上の電圧を
かけて上記第１電源接続用MOS型トランジスタをオンに
する一方、能動期間に上記第１電源接続用MOS型トラン
ジスタのゲートを接地させて上記第１電源接続用MOS型
トランジスタをオフにする制御回路を備えたことを特徴
としている。 また、この発明は、上記制御回路がリセットパルスを
うけて上記制御用MOS型容量の充電状態を初期化する初
期化回路を備えるようにすることができる。
上記構成において、制御用MOS型容量の２次側は、プ
リチャージ期間にいたるまでに、電源投入後のダミーサ
イクルなどによりほぼ電源電圧レベルになっている。そ
して、プリチャージ期間においては、制御回路が、上記
制御用MOS型容量を充電し、その１次側の電位を電源電
圧レベル以上にする。そうすると、第１電源接続用MOS
型電界効果トランジスタのゲートの電位が電源電圧レベ
ル以上となり、上記第１電源接続用MOS型トランジスタ
が導通し、昇圧用MOS型容量が充電される。このとき昇
圧用MOS型容量は、２次側が接地用MOS型電界効果トラン
ジスタにより接地されているので、その１次側の電位は
電源電圧レベルになる。次に、能動期間になると、上記
接地用MOS型電界効果トランジスタがオフになると共に
第２電源接続用MOS型トランジスタがオンになり、昇圧
用MOS型容量の２次側電圧が電源電圧レベルになり、ま
た、上記制御回路が、上記第１電源接続用MOS型トラン
ジスタのゲートを接地させて上記第１電源接続用MOS型
トランジスタをオフにするので、上記昇圧用MOS型容量
の１次側の電位は電源電圧レベル以上に上昇する。この
電源電圧レベル以上の信号は出力用MOS型電界効果トラ
ンジスタを介して出力回路から出力される。 このように、昇圧用MOS型容量の電位がプリチャージ
期間に電源電圧と同じレベルになっているので、能動期
間における昇圧に要する時間が短くなる。 なお、電源投入時には上記制御用MOS型容量は充電さ
れていないので、プリチャージ期間に上記昇圧用MOS型
容量の電位を電源電圧と同じレベルに上げることが出来
ない。そこで、リセットパルスをうけて上記制御用MOS
型容量の充電状態を初期化する初期化回路を上記制御回
路に設け、プリチャージ期間に入る前に上記制御回路に
リセットパルスを入力することにより、上記制御用MOS
型容量の充電状態を初期化しておくことができ、従っ
て、プリチャージ期間に昇圧用MOS型容量の電位を電源
電圧と同じレベルまで上げることができる。
リチャージ期間にいたるまでに、電源投入後のダミーサ
イクルなどによりほぼ電源電圧レベルになっている。そ
して、プリチャージ期間においては、制御回路が、上記
制御用MOS型容量を充電し、その１次側の電位を電源電
圧レベル以上にする。そうすると、第１電源接続用MOS
型電界効果トランジスタのゲートの電位が電源電圧レベ
ル以上となり、上記第１電源接続用MOS型トランジスタ
が導通し、昇圧用MOS型容量が充電される。このとき昇
圧用MOS型容量は、２次側が接地用MOS型電界効果トラン
ジスタにより接地されているので、その１次側の電位は
電源電圧レベルになる。次に、能動期間になると、上記
接地用MOS型電界効果トランジスタがオフになると共に
第２電源接続用MOS型トランジスタがオンになり、昇圧
用MOS型容量の２次側電圧が電源電圧レベルになり、ま
た、上記制御回路が、上記第１電源接続用MOS型トラン
ジスタのゲートを接地させて上記第１電源接続用MOS型
トランジスタをオフにするので、上記昇圧用MOS型容量
の１次側の電位は電源電圧レベル以上に上昇する。この
電源電圧レベル以上の信号は出力用MOS型電界効果トラ
ンジスタを介して出力回路から出力される。 このように、昇圧用MOS型容量の電位がプリチャージ
期間に電源電圧と同じレベルになっているので、能動期
間における昇圧に要する時間が短くなる。 なお、電源投入時には上記制御用MOS型容量は充電さ
れていないので、プリチャージ期間に上記昇圧用MOS型
容量の電位を電源電圧と同じレベルに上げることが出来
ない。そこで、リセットパルスをうけて上記制御用MOS
型容量の充電状態を初期化する初期化回路を上記制御回
路に設け、プリチャージ期間に入る前に上記制御回路に
リセットパルスを入力することにより、上記制御用MOS
型容量の充電状態を初期化しておくことができ、従っ
て、プリチャージ期間に昇圧用MOS型容量の電位を電源
電圧と同じレベルまで上げることができる。
以下、この発明を図示の実施例により詳細に説明す
る。 第１図は、この発明の一実施例の回路図である。 この昇圧部10の動作は、第４図の従来回路と同様であ
る。MOS型トランジスタ35のゲート（ノードＥ）の制御
方式が異なる。すなわち、従来例では、MOS型トランジ
スタ36,37およびMOS型容量38を備え、φinの立ち上がり
でノードＥが昇圧されノードＡがVccまで充電される
が、本実施例では、遅延信号発生回路40,41、インバー
タ42,43、MOS型トランジスタ46,47,49、MOS型容量48を
備え、φinの立ち下がり、すなわちプリチャージ期間に
ノードＥが昇圧されノードＡがVccまで充電される。通
常DRAMでは、電源投入後、ダミーサイクル（RASピンに
パルスを入力する）を行うが、その時にφinに信号が入
力され、予めMOS型容量48がほぼVccレベルに充電されて
いる。従って、プリチャージ期間においては、インバー
タ42によって反転された信号によりMOS型容量48がVccレ
ベル以上に充電され、上記のようにノードＥが昇圧さ
れ、ノードＡがVccまで充電される。このため能動期間
における昇圧部10の動作に遅延が生じない。 一方、能動期間は、ノードＡの昇圧によってMOS型ト
ランジスタ35を通して電源側への電流の逆流が生じない
ようにφinの立ち上がりでノードＥを接地レベルにし、
MOS型トランジスタ35を遮断状態にするようにしてい
る。 第２図は、この発明の他の実施例の回路図である。 上述したように、第１図の回路では、電源投入後にダ
ミーサイクルが行なわれるために、その時点でノードＥ
が昇圧されたが、もしダミーサイクルが行なわれなけれ
ばノードＥは昇圧されない。そこで、ダミーサイクルが
行なわれない場合でもノードＥが昇圧されるようにした
のが本実施例の回路である。 すなわち、第１図の回路にオア回路44を追加し、φre
setによるノードＥの初期化を行なっている。このφres
etは電源投入時に出力されるVccレベルのパルスで、電
源投入後は接地レベルで一定となる信号である。このφ
resetの印加によりMOS型容量48が充電されるので、プリ
チャージ期間にノードＥがVccレベル以上に昇圧される
のである。 尚、第１図及び第２図の昇圧部10の回路としては、第
３図に示すように、MOS型トランジスタ33を追加して、
このMOS型トランジスタ33のソースから出力信号を取り
出すようにした回路や、その他昇圧用MOS型容量に充電
が必要な回路構成のものであれば、本実施例の方式が適
用できる。
る。 第１図は、この発明の一実施例の回路図である。 この昇圧部10の動作は、第４図の従来回路と同様であ
る。MOS型トランジスタ35のゲート（ノードＥ）の制御
方式が異なる。すなわち、従来例では、MOS型トランジ
スタ36,37およびMOS型容量38を備え、φinの立ち上がり
でノードＥが昇圧されノードＡがVccまで充電される
が、本実施例では、遅延信号発生回路40,41、インバー
タ42,43、MOS型トランジスタ46,47,49、MOS型容量48を
備え、φinの立ち下がり、すなわちプリチャージ期間に
ノードＥが昇圧されノードＡがVccまで充電される。通
常DRAMでは、電源投入後、ダミーサイクル（RASピンに
パルスを入力する）を行うが、その時にφinに信号が入
力され、予めMOS型容量48がほぼVccレベルに充電されて
いる。従って、プリチャージ期間においては、インバー
タ42によって反転された信号によりMOS型容量48がVccレ
ベル以上に充電され、上記のようにノードＥが昇圧さ
れ、ノードＡがVccまで充電される。このため能動期間
における昇圧部10の動作に遅延が生じない。 一方、能動期間は、ノードＡの昇圧によってMOS型ト
ランジスタ35を通して電源側への電流の逆流が生じない
ようにφinの立ち上がりでノードＥを接地レベルにし、
MOS型トランジスタ35を遮断状態にするようにしてい
る。 第２図は、この発明の他の実施例の回路図である。 上述したように、第１図の回路では、電源投入後にダ
ミーサイクルが行なわれるために、その時点でノードＥ
が昇圧されたが、もしダミーサイクルが行なわれなけれ
ばノードＥは昇圧されない。そこで、ダミーサイクルが
行なわれない場合でもノードＥが昇圧されるようにした
のが本実施例の回路である。 すなわち、第１図の回路にオア回路44を追加し、φre
setによるノードＥの初期化を行なっている。このφres
etは電源投入時に出力されるVccレベルのパルスで、電
源投入後は接地レベルで一定となる信号である。このφ
resetの印加によりMOS型容量48が充電されるので、プリ
チャージ期間にノードＥがVccレベル以上に昇圧される
のである。 尚、第１図及び第２図の昇圧部10の回路としては、第
３図に示すように、MOS型トランジスタ33を追加して、
このMOS型トランジスタ33のソースから出力信号を取り
出すようにした回路や、その他昇圧用MOS型容量に充電
が必要な回路構成のものであれば、本実施例の方式が適
用できる。
以上より明らかなように、この発明の半導体記憶装置
の昇圧回路は、昇圧用MOS型容量の一次側を電源に接続
したり電源から切り離したりするための第１電源接続用
MOS型電界効果トランジスタのゲートに接続された制御
用MOS型容量を有し、電源投入時のダミーサイクルが行
われた時または電源投入時にリセットパルスが入力され
た時に、上記制御用MOS型容量に充電することにより、
プリチャージ期間に、上記第１電源接続用MOS型電界効
果トランジスタのゲートに上記電源電圧レベル以上の電
圧をかけて上記第１電源接続用MOS型トランジスタをオ
ンにする一方、能動期間に上記第１電源接続用MOS型ト
ランジスタのゲートを接地させて上記第１電源接続用MO
S型トランジスタをオフにする制御回路を備えているの
で、プリチャージ期間において、上記昇圧用MOS型容量
を電源レベルまで充電することができ、従って、能動期
間において、短時間に上記昇圧用MOS型容量の電位を電
源電圧レベル以上にあげることができ、非常に高速に電
源電圧以上の電圧を供給することができる。 また、上記制御回路が、リセットパルスをうけて上記
制御用MOS型容量の充電状態を初期化する初期化回路を
備え、電源投入時に上記リセットパルスをうけて、上記
制御用MOS型容量を充電しておくようにすれば、ダミー
サイクルがなくても、プリチャージ期間に上記昇圧用MO
S型容量を電源電圧レベルまで充電することができ、よ
り信頼性の高い動作を保証することができる。
の昇圧回路は、昇圧用MOS型容量の一次側を電源に接続
したり電源から切り離したりするための第１電源接続用
MOS型電界効果トランジスタのゲートに接続された制御
用MOS型容量を有し、電源投入時のダミーサイクルが行
われた時または電源投入時にリセットパルスが入力され
た時に、上記制御用MOS型容量に充電することにより、
プリチャージ期間に、上記第１電源接続用MOS型電界効
果トランジスタのゲートに上記電源電圧レベル以上の電
圧をかけて上記第１電源接続用MOS型トランジスタをオ
ンにする一方、能動期間に上記第１電源接続用MOS型ト
ランジスタのゲートを接地させて上記第１電源接続用MO
S型トランジスタをオフにする制御回路を備えているの
で、プリチャージ期間において、上記昇圧用MOS型容量
を電源レベルまで充電することができ、従って、能動期
間において、短時間に上記昇圧用MOS型容量の電位を電
源電圧レベル以上にあげることができ、非常に高速に電
源電圧以上の電圧を供給することができる。 また、上記制御回路が、リセットパルスをうけて上記
制御用MOS型容量の充電状態を初期化する初期化回路を
備え、電源投入時に上記リセットパルスをうけて、上記
制御用MOS型容量を充電しておくようにすれば、ダミー
サイクルがなくても、プリチャージ期間に上記昇圧用MO
S型容量を電源電圧レベルまで充電することができ、よ
り信頼性の高い動作を保証することができる。
第１図はこの発明の一実施例の回路図、第２図はこの発
明の他の実施例の回路図、第３図は上記第１図および第
２図の昇圧部の他の回路例を示す図、第４図は従来例の
回路図、第５図は第４図の回路を説明するためのタイミ
ング図である。 10……昇圧部、20,40,41……遅延信号発生回路、21〜3
3,35,46〜49……MOS型トランジスタ、31,32,48……MOS
型容量、42,43……インバータ、44……オア回路、φｐ
……プリチャージ信号、φin……入力信号、φout……
高電圧出力信号、φreset……リセット信号。
明の他の実施例の回路図、第３図は上記第１図および第
２図の昇圧部の他の回路例を示す図、第４図は従来例の
回路図、第５図は第４図の回路を説明するためのタイミ
ング図である。 10……昇圧部、20,40,41……遅延信号発生回路、21〜3
3,35,46〜49……MOS型トランジスタ、31,32,48……MOS
型容量、42,43……インバータ、44……オア回路、φｐ
……プリチャージ信号、φin……入力信号、φout……
高電圧出力信号、φreset……リセット信号。
Claims (1)
- 【請求項１】昇圧用MOS型容量と、この昇圧用MOS型容量
の一次側を電源に接続したり電源から切り離したりする
ための第１電源接続用MOS型電界効果トランジスタと、
上記昇圧用MOS型容量の２次側を上記電源に接続したり
電源から切り離したりするための第２電源接続用MOS型
電界効果トランジスタと、上記昇圧用MOS型容量の２次
側を接地点に接続したり接地点から切り離したりするた
めの接地用MOS型電界効果トランジスタと、上記昇圧用M
OS型容量の１次側を出力回路に接続したり出力回路から
切り離したりするための出力用MOS型電界効果トランジ
スタを有し、プリチャージ期間において、上記昇圧用MO
S型容量の２次側を接地すると共に上記昇圧用MOS型容量
の１次側を電源に接続して、上記昇圧用MOS型容量を充
電し、能動期間において上記昇圧用MOS型容量の２次側
を接地点から切り離して上記電源に接続すると共に上記
昇圧用MOS型容量の１次側を電源から切り離して、上記
昇圧用MOS型容量の１次側の電位を上記電源電圧レベル
以上にして、その電位レベルの信号を出力回路に出力す
るようにした半導体記憶装置の昇圧回路において、 上記第１電源接続用MOS型電界効果トランジスタのゲー
トに接続された制御用MOS型容量を有し、電源投入時の
ダミーサイクルが行われた時または電源投入時にリセッ
トパルスが入力された時に、上記制御用MOS型容量に充
電することにより、プリチャージ期間に、上記第１電源
接続用MOS型電界効果トランジスタのゲートに上記電源
電圧レベル以上の電圧をかけて上記第１電源接続用MOS
型トランジスタをオンにする一方、能動期間に上記第１
電源接続用MOS型トランジスタのゲートを接地させて上
記第１電源接続用MOS型トランジスタをオフにする制御
回路を備えたことを特徴とする半導体記憶装置の昇圧回
路。
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