JP2548908B2 - 昇圧回路 - Google Patents
昇圧回路Info
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- JP2548908B2 JP2548908B2 JP60077547A JP7754785A JP2548908B2 JP 2548908 B2 JP2548908 B2 JP 2548908B2 JP 60077547 A JP60077547 A JP 60077547A JP 7754785 A JP7754785 A JP 7754785A JP 2548908 B2 JP2548908 B2 JP 2548908B2
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- clock signal
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- Engineering & Computer Science (AREA)
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- Dram (AREA)
- Dc-Dc Converters (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は、電子機器にクロック信号を供給する電源の
昇圧回路に於いて、第１のドライバの出力でキャパシタ
の一端の電位を押し上げて高圧を発生させ、その高圧出
力を第２のドライバを介して出力端に送出すると共に該
出力端と電源ラインとの間に電荷補給用トランジスタを
介挿し前記高圧と同期して該電源ラインからも電圧を供
給することに依り、より一層の高圧クロック信号を得ら
れるように、或いは、前記キャパシタを小型化すること
ができるようにしたものである。
昇圧回路に於いて、第１のドライバの出力でキャパシタ
の一端の電位を押し上げて高圧を発生させ、その高圧出
力を第２のドライバを介して出力端に送出すると共に該
出力端と電源ラインとの間に電荷補給用トランジスタを
介挿し前記高圧と同期して該電源ラインからも電圧を供
給することに依り、より一層の高圧クロック信号を得ら
れるように、或いは、前記キャパシタを小型化すること
ができるようにしたものである。
本発明は、例えば半導体記憶装置など電子機器にクロ
ック信号を供給する電源に於ける昇圧回路の改良に関す
る。
ック信号を供給する電源に於ける昇圧回路の改良に関す
る。
従来、例えば半導体記憶装置に於けるワード線にクロ
ック信号を供給するには、同一形式の二つのドライバ及
びキャパシタを用いて電源電圧以上の高い電圧を得てい
る。
ック信号を供給するには、同一形式の二つのドライバ及
びキャパシタを用いて電源電圧以上の高い電圧を得てい
る。
第３図は従来例を解説する為の要部回路説明図であ
る。
る。
図に於いて、D1及びD2は同一形式のドライバ、Ｃは高
圧発生用キャパシタ、φは入力クロック信号、Ｒはリセ
ット信号、OTは出力端、VCCは正側電源レベル、N1はノ
ードをそれぞれ示している。
圧発生用キャパシタ、φは入力クロック信号、Ｒはリセ
ット信号、OTは出力端、VCCは正側電源レベル、N1はノ
ードをそれぞれ示している。
この従来例に於いては、ドライバD1及びD2は入力クロ
ック信号φ及びリセット信号Ｒで駆動されるようになっ
ている。
ック信号φ及びリセット信号Ｒで駆動されるようになっ
ている。
ドライバD2が動作するのと同時、または、それ以前に
ドライバD1でキャパシタＣの一端に於ける電位を押し上
げてノードN1に高圧を発生させる。
ドライバD1でキャパシタＣの一端に於ける電位を押し上
げてノードN1に高圧を発生させる。
この場合、キャパシタＣが高圧の電源のような働きを
して、その電荷をドライバD2に依って出力端OTに送出
し、高圧のクロック信号を得るようにしている。
して、その電荷をドライバD2に依って出力端OTに送出
し、高圧のクロック信号を得るようにしている。
第３図に見られる従来例に於いては、キャパシタＣに
蓄積された電荷が出力の全てであり、従って、小型化或
いは高集積化或いは高密度化などの要求からキャパシタ
Ｃの面積を小さくすると出力電圧は低下することにな
り、また、より以上の高圧を得る為にはキャパシタＣの
面積を大きくする必要がある。
蓄積された電荷が出力の全てであり、従って、小型化或
いは高集積化或いは高密度化などの要求からキャパシタ
Ｃの面積を小さくすると出力電圧は低下することにな
り、また、より以上の高圧を得る為にはキャパシタＣの
面積を大きくする必要がある。
本発明は、回路に極めて簡単な改変を施すことに依
り、第３図に見られる従来例と比較して、キャパシタＣ
の面積が同一であれば更に高圧を発生させることができ
るように、また、発生させる電圧が同一であればキャパ
シタＣを小型のものにすることができるようにする。
り、第３図に見られる従来例と比較して、キャパシタＣ
の面積が同一であれば更に高圧を発生させることができ
るように、また、発生させる電圧が同一であればキャパ
シタＣを小型のものにすることができるようにする。
本発明一実施例を解説する為の図である第１図及び第
２図を借りて説明する。
２図を借りて説明する。
本発明に依る昇圧回路に於いては、入力クロック信号
φが入力されて動作する第１のドライバD1と、前記第１
のドライバD1の出力で一端の電位が上昇せしめられて高
圧を発生するキャパシタＣと、前記キャパシタＣの他端
から得られる高圧を受けて前記入力クロック信号φに基
づく所定のタイミングで前記高圧を高圧出力クロック信
号φＨとして出力する第二のドライバD2と、前記第２の
ドライバD2の出力端OT及び電源ラインの間に接続され且
つ前記第１及び第２のドライバD1及びD2に同期して駆動
される電荷補給用トランジスタＱとを有してなる構成を
採っている。
φが入力されて動作する第１のドライバD1と、前記第１
のドライバD1の出力で一端の電位が上昇せしめられて高
圧を発生するキャパシタＣと、前記キャパシタＣの他端
から得られる高圧を受けて前記入力クロック信号φに基
づく所定のタイミングで前記高圧を高圧出力クロック信
号φＨとして出力する第二のドライバD2と、前記第２の
ドライバD2の出力端OT及び電源ラインの間に接続され且
つ前記第１及び第２のドライバD1及びD2に同期して駆動
される電荷補給用トランジスタＱとを有してなる構成を
採っている。
前記手段に依ると、キャパシタＣから出力される高圧
は電荷補給用トランジスタＱを介して供給される正側電
源レベルVCCで更に高圧化することができるので、より
高圧の高圧出力クロック信号φＨを利用したり、或い
は、キャパシタＣの面積を縮小することが可能である。
は電荷補給用トランジスタＱを介して供給される正側電
源レベルVCCで更に高圧化することができるので、より
高圧の高圧出力クロック信号φＨを利用したり、或い
は、キャパシタＣの面積を縮小することが可能である。
第１図は本発明一実施例の要部回路説明図を表し、第
３図に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。
３図に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。
図に於いて、Ｑは電荷補給用トランジスタ、Q1,Q2,Q
3,Q4はディレイ回路を構成するトランジスタ、Q5,Q6,Q
7,Q8はブースト電位制御回路を構成するトランジスタ、
Q9,Q10,Q11,Q12,Q13はドライバの出力回路を構成するト
ランジスタ、N2乃至N6はノード、φＨは高圧出力クロッ
ク信号をそれぞれ示している。
3,Q4はディレイ回路を構成するトランジスタ、Q5,Q6,Q
7,Q8はブースト電位制御回路を構成するトランジスタ、
Q9,Q10,Q11,Q12,Q13はドライバの出力回路を構成するト
ランジスタ、N2乃至N6はノード、φＨは高圧出力クロッ
ク信号をそれぞれ示している。
第２図は第１図で示した回路の要所に於けるレベルの
時間に対する推移を表す線図であり、第１図に於いて用
いた記号と同記号は同部分に関するレベルの変化を指示
している。尚、第２図では、比較の為、電荷補給用トラ
ンジスタＱが存在しない場合のノードN1に於けるレベル
を一点鎖線で、また、同じく出力端OTに於けるレベルを
破線でそれぞれ表してある。
時間に対する推移を表す線図であり、第１図に於いて用
いた記号と同記号は同部分に関するレベルの変化を指示
している。尚、第２図では、比較の為、電荷補給用トラ
ンジスタＱが存在しない場合のノードN1に於けるレベル
を一点鎖線で、また、同じく出力端OTに於けるレベルを
破線でそれぞれ表してある。
次に、第１図に見られる回路の動作について、第２図
に見られるレベルの推移を参照しつつ説明する。
に見られるレベルの推移を参照しつつ説明する。
本昇圧回路は、ダイナミック型の回路である為、リセ
ット信号Ｒを必要とし、各ノードを所定の電位にリセッ
トしておくことが必要である。
ット信号Ｒを必要とし、各ノードを所定の電位にリセッ
トしておくことが必要である。
昇圧回路をアクティブ状態にする為には、リセット信
号Ｒをハイ（“H"）レベルからロー（“L"）レベルに引
き下げて、リセットを完了させた後、活性信号、即ち、
入力クロック信号φを入力する必要がある。
号Ｒをハイ（“H"）レベルからロー（“L"）レベルに引
き下げて、リセットを完了させた後、活性信号、即ち、
入力クロック信号φを入力する必要がある。
入力クロック信号φが入力されると、トランジスタQ1
がオンとなってノードN2が“H"レベルになるので、トラ
ンジスタQ4はオンになり、ノードN3が“L"レベルとな
る。
がオンとなってノードN2が“H"レベルになるので、トラ
ンジスタQ4はオンになり、ノードN3が“L"レベルとな
る。
この間、回路二段分の遅れが生ずる。ここで、回路一
段当たりでは、約0.5〔ns〕の遅れになるから、回路二
段分であれば、約１〔ns〕の遅れとなる。
段当たりでは、約0.5〔ns〕の遅れになるから、回路二
段分であれば、約１〔ns〕の遅れとなる。
また、入力クロック信号φはトランジスタQ7のドレイ
ンにも入力されているので、トランジスタQ7のゲート容
量に依ってノードN4に於ける電位が押し上げられる。こ
の場合、容量に依る押し上げであるから、時間的な遅れ
はない。
ンにも入力されているので、トランジスタQ7のゲート容
量に依ってノードN4に於ける電位が押し上げられる。こ
の場合、容量に依る押し上げであるから、時間的な遅れ
はない。
ノードN4は、トランジスタQ6のドレインと結ばれ、そ
して、その他端であるソースはノードN3に接続されてい
るので、ノードN4が“L"レベルになると、トランジスタ
Q6はオンになって、ノードN4のチャージはトランジスタ
Q6を介してノードN3側に引き抜かれることになる。この
場合に於ける時間遅れは、ディレイ回路の遅れ時間で決
まり、約１〔ns〕後にノードN3は“L"レベルとなる。そ
の間は、トランジスタQ7がオン状態であるから、入力ク
ロック信号φはトランジスタQ7を通過して、ノードN5の
電位を上昇させる。
して、その他端であるソースはノードN3に接続されてい
るので、ノードN4が“L"レベルになると、トランジスタ
Q6はオンになって、ノードN4のチャージはトランジスタ
Q6を介してノードN3側に引き抜かれることになる。この
場合に於ける時間遅れは、ディレイ回路の遅れ時間で決
まり、約１〔ns〕後にノードN3は“L"レベルとなる。そ
の間は、トランジスタQ7がオン状態であるから、入力ク
ロック信号φはトランジスタQ7を通過して、ノードN5の
電位を上昇させる。
ノードN5は、ドライバの出力回路を構成するトランジ
スタQ9,Q10,Q12のゲートと結ばれ、また、同じく出力回
路を構成するトランジスタQ11,Q13のゲートはノードN3
の電位になっているから、ディレイ回路に依る遅れ時間
の間は、ノードN1→トランジスタQ9→トランジスタQ1
1、或いは、ノードN1→トランジスタQ12→トランジスタ
Q13の経路で電流が流れていることになる。
スタQ9,Q10,Q12のゲートと結ばれ、また、同じく出力回
路を構成するトランジスタQ11,Q13のゲートはノードN3
の電位になっているから、ディレイ回路に依る遅れ時間
の間は、ノードN1→トランジスタQ9→トランジスタQ1
1、或いは、ノードN1→トランジスタQ12→トランジスタ
Q13の経路で電流が流れていることになる。
その後、ノードN3が“L"レベルになると、トランジス
タQ11及びQ13はオフになるので、トランジスタQ11及びQ
13に流れていた電流はせき止められ、ノードN6及び出力
端OTに於ける電位は上昇し始める。
タQ11及びQ13はオフになるので、トランジスタQ11及びQ
13に流れていた電流はせき止められ、ノードN6及び出力
端OTに於ける電位は上昇し始める。
ノードN6は容量接続のトランジスタQ10に於けるソー
ス／ドレインと接続されているので、ノードN5の電位を
押し上げることになる。その時、ノードN4に於ける電位
は既に“L"レベルになっているから、ノードN5のチャー
ジが入力クロック信号φが入力される側に逆流すること
はない。従って、ノードN5の電位は電源電圧VCC以上の
電圧となって第１のドライバD1で発生した高圧をトラン
ジスタQ12を介して出力端OTに高圧出力クロック信号φ
Ｈとして送出するものである。
ス／ドレインと接続されているので、ノードN5の電位を
押し上げることになる。その時、ノードN4に於ける電位
は既に“L"レベルになっているから、ノードN5のチャー
ジが入力クロック信号φが入力される側に逆流すること
はない。従って、ノードN5の電位は電源電圧VCC以上の
電圧となって第１のドライバD1で発生した高圧をトラン
ジスタQ12を介して出力端OTに高圧出力クロック信号φ
Ｈとして送出するものである。
前記一連の動作のうち、一瞬ではあるが、ノードN1→
トランジスタQ12→トランジスタQ13の経路でノードN1の
チャージが負側電源レベル（VSS）にあるラインに流れ
ることになる。このチャージは、出力端OTには送出され
ないので、無駄な電流になってしまう。
トランジスタQ12→トランジスタQ13の経路でノードN1の
チャージが負側電源レベル（VSS）にあるラインに流れ
ることになる。このチャージは、出力端OTには送出され
ないので、無駄な電流になってしまう。
然しながら、本実施例では、前記無駄な電流に起因す
る損失分を補う目的で、入力クロック信号φがゲートに
入力される電荷補給用トランジスタＱが正側電源レベル
VCCを供給するラインと出力端OTとの間に介挿されてい
る。
る損失分を補う目的で、入力クロック信号φがゲートに
入力される電荷補給用トランジスタＱが正側電源レベル
VCCを供給するラインと出力端OTとの間に介挿されてい
る。
従って、ノードN1→トランジスタQ12→トランジスタQ
13の経路でノードN1のチャージが負側電源レベル
（VSS）・ラインに流れる場合、同時に正側電源レベルV
SSライン→電荷補給用トランジスタＱ→出力端OT→トラ
ンジスタQ13の経路で電荷が補給されることに依り、ノ
ードN1に於ける電荷の損失分が補うことが可能である。
13の経路でノードN1のチャージが負側電源レベル
（VSS）・ラインに流れる場合、同時に正側電源レベルV
SSライン→電荷補給用トランジスタＱ→出力端OT→トラ
ンジスタQ13の経路で電荷が補給されることに依り、ノ
ードN1に於ける電荷の損失分が補うことが可能である。
このように、本実施例に依れば、第３図について説明
した従来例と比較した場合、遥に高圧の高圧出力クロッ
ク信号φＨを送出することができ、また、それ程の高圧
が必要なければ、キャパシタＣの容量を小さくできるか
ら、その占有面積も小さくすることが可能である。
した従来例と比較した場合、遥に高圧の高圧出力クロッ
ク信号φＨを送出することができ、また、それ程の高圧
が必要なければ、キャパシタＣの容量を小さくできるか
ら、その占有面積も小さくすることが可能である。
本発明の昇圧回路では、従来の昇圧回路に於けるキャ
パシタからの高圧をクロック信号として送出する第２の
ドライバに於ける出力端と電源ラインとの間に電荷補給
用トランジスタを介挿し、その電荷補給用トランジスタ
を第１及び第２のドライバを駆動するクロック信号と同
じそれを以て同期して駆動するようにしている。
パシタからの高圧をクロック信号として送出する第２の
ドライバに於ける出力端と電源ラインとの間に電荷補給
用トランジスタを介挿し、その電荷補給用トランジスタ
を第１及び第２のドライバを駆動するクロック信号と同
じそれを以て同期して駆動するようにしている。
このようにすることに依り、第１のドライバでキャパ
シタに於ける一端の電位が押し上げられることに依り他
端から得られる高圧出力は第２のドライバの出力端に於
いて電荷補給用トランジスタから供給される正側電源レ
ベルに依って更に高圧のクロック信号として送出される
ものである。
シタに於ける一端の電位が押し上げられることに依り他
端から得られる高圧出力は第２のドライバの出力端に於
いて電荷補給用トランジスタから供給される正側電源レ
ベルに依って更に高圧のクロック信号として送出される
ものである。
従って、従来技術に依る昇圧回路で得られるクロック
信号よりも遥かに高圧のそれを供給することが可能であ
り、また、然程の高圧を必要としなければ、キャパシタ
を小さなもので済ますことができる。
信号よりも遥かに高圧のそれを供給することが可能であ
り、また、然程の高圧を必要としなければ、キャパシタ
を小さなもので済ますことができる。
第１図は本発明一実施例の要部回路説明図、第２図は第
１図に見られる回路の要所に於けるレベルの時間に対す
る推移を示す線図、第３図は従来例の要部回路説明図を
それぞれ表している。 図に於いて、D1及びD2は同一形式のドライバ、Ｃは高圧
発生用キャパシタ、φは入力クロック信号、Ｒはリセッ
ト信号、OTは出力端、VCCは正側電源レベル、N1乃至N6
はノード、Ｑは電荷補給用トランジスタ、Q1乃至Q4はデ
ィレイ回路を構成するトランジスタ、Q5乃至Q8はブース
ト電位制御回路を構成するトランジスタ、Q9乃至Q13は
ドライバの出力回路を構成するトランジスタ、φＨは高
圧出力クロック信号をそれぞれ示している。
１図に見られる回路の要所に於けるレベルの時間に対す
る推移を示す線図、第３図は従来例の要部回路説明図を
それぞれ表している。 図に於いて、D1及びD2は同一形式のドライバ、Ｃは高圧
発生用キャパシタ、φは入力クロック信号、Ｒはリセッ
ト信号、OTは出力端、VCCは正側電源レベル、N1乃至N6
はノード、Ｑは電荷補給用トランジスタ、Q1乃至Q4はデ
ィレイ回路を構成するトランジスタ、Q5乃至Q8はブース
ト電位制御回路を構成するトランジスタ、Q9乃至Q13は
ドライバの出力回路を構成するトランジスタ、φＨは高
圧出力クロック信号をそれぞれ示している。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小玉 修巳 川崎市中原区上小田中1015番地 富士通 株式会社内
Claims (1)
- 【請求項１】入力クロック信号が入力されて動作する第
１のドライバと、 前記第１のドライバの出力で一端の電位が上昇せしめら
れて高圧を発生するキャパシタと、 前記キャパシタの他端から得られる高圧を受けて前記入
力クロック信号に基づく所定のタイミングで前記高圧を
高圧出力クロック信号として出力する第二のドライバ
と、 前記第２のドライバの出力端及び電源ラインの間に接続
され且つ前記第１及び第２のドライバに同期して駆動さ
れる電荷補給用トランジスタと を有してなることを特徴とする昇圧回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077547A JP2548908B2 (ja) | 1985-04-13 | 1985-04-13 | 昇圧回路 |
| US06/850,330 US4704706A (en) | 1985-04-13 | 1986-04-11 | Booster circuit |
| EP86302714A EP0202025B1 (en) | 1985-04-13 | 1986-04-11 | Booster circuit |
| DE8686302714T DE3672683D1 (de) | 1985-04-13 | 1986-04-11 | Spannungserhoeherschaltung. |
| KR8602786A KR900001818B1 (en) | 1985-04-13 | 1986-04-12 | Booster circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077547A JP2548908B2 (ja) | 1985-04-13 | 1985-04-13 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61239721A JPS61239721A (ja) | 1986-10-25 |
| JP2548908B2 true JP2548908B2 (ja) | 1996-10-30 |
Family
ID=13637035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60077547A Expired - Lifetime JP2548908B2 (ja) | 1985-04-13 | 1985-04-13 | 昇圧回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4704706A (ja) |
| EP (1) | EP0202025B1 (ja) |
| JP (1) | JP2548908B2 (ja) |
| KR (1) | KR900001818B1 (ja) |
| DE (1) | DE3672683D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239399A (ja) * | 1986-04-09 | 1987-10-20 | Nec Corp | 信号発生装置 |
| JPS63257325A (ja) * | 1987-04-14 | 1988-10-25 | Mitsubishi Electric Corp | 昇圧信号発生回路 |
| JPS6437797A (en) * | 1987-08-03 | 1989-02-08 | Oki Electric Ind Co Ltd | Eprom device |
| JP2607733B2 (ja) * | 1990-05-31 | 1997-05-07 | シャープ株式会社 | 半導体記憶装置の昇圧回路 |
| US5075571A (en) * | 1991-01-02 | 1991-12-24 | International Business Machines Corp. | PMOS wordline boost cricuit for DRAM |
| KR940004516B1 (ko) * | 1991-08-14 | 1994-05-25 | 삼성전자 주식회사 | 반도체 메모리의 고속 센싱장치 |
| US5255224A (en) * | 1991-12-18 | 1993-10-19 | International Business Machines Corporation | Boosted drive system for master/local word line memory architecture |
| JPH0684354A (ja) * | 1992-05-26 | 1994-03-25 | Nec Corp | 行デコーダ回路 |
| JP2806717B2 (ja) * | 1992-10-28 | 1998-09-30 | 日本電気アイシーマイコンシステム株式会社 | チャージポンプ回路 |
| KR0157334B1 (ko) * | 1993-11-17 | 1998-10-15 | 김광호 | 반도체 메모리 장치의 전압 승압회로 |
| GB9423035D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | Voltage boost circuit for a memory device |
| US5847946A (en) * | 1997-12-15 | 1998-12-08 | Pericom Semiconductor Corp. | Voltage booster with pulsed initial charging and delayed capacitive boost using charge-pumped delay line |
| US5946204A (en) * | 1997-12-15 | 1999-08-31 | Pericom Semiconductor Corp. | Voltage booster with reduced Vpp current and self-timed control loop without pulse generator |
| JP3726041B2 (ja) * | 2001-07-24 | 2005-12-14 | エルピーダメモリ株式会社 | 昇圧回路およびその駆動方法 |
| JP4808995B2 (ja) * | 2005-05-24 | 2011-11-02 | ルネサスエレクトロニクス株式会社 | 半導体回路装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS57101425A (en) * | 1980-12-17 | 1982-06-24 | Fujitsu Ltd | Driver circuit |
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| JPS595488A (ja) * | 1982-07-01 | 1984-01-12 | Fujitsu Ltd | 半導体装置 |
| US4521701A (en) * | 1982-09-16 | 1985-06-04 | Texas Instruments Incorporated | High-speed low-power delayed clock generator |
-
1985
- 1985-04-13 JP JP60077547A patent/JP2548908B2/ja not_active Expired - Lifetime
-
1986
- 1986-04-11 DE DE8686302714T patent/DE3672683D1/de not_active Expired - Fee Related
- 1986-04-11 US US06/850,330 patent/US4704706A/en not_active Expired - Lifetime
- 1986-04-11 EP EP86302714A patent/EP0202025B1/en not_active Expired - Lifetime
- 1986-04-12 KR KR8602786A patent/KR900001818B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US4704706A (en) | 1987-11-03 |
| EP0202025A2 (en) | 1986-11-20 |
| KR900001818B1 (en) | 1990-03-24 |
| DE3672683D1 (de) | 1990-08-23 |
| JPS61239721A (ja) | 1986-10-25 |
| KR860008561A (ko) | 1986-11-17 |
| EP0202025A3 (en) | 1988-08-03 |
| EP0202025B1 (en) | 1990-07-18 |
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