JP2746117B2

JP2746117B2 - 基板バイアス回路

Info

Publication number: JP2746117B2
Application number: JP6110085A
Authority: JP
Inventors: 修一塚田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-05-25
Filing date: 1994-05-24
Publication date: 1998-04-28
Anticipated expiration: 2013-04-28
Also published as: JPH0798982A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、基板バイアス回路に関
し、特に半導体メモリ回路が構成される半導体基板に一
定のバイアス電圧を発生し供給する基板バイアス回路に
関する。

【０００２】

【従来の技術】半導体メモリに於いては、そのアクセス
スピードの向上やデータ保持特性の向上のために、半導
体基板に所定のバイアス電圧を印加している。例えば、
Ｐ型の半導体基板を用い正の電源電圧を用いた半導体メ
モリでは、基板に負のバイアス電圧を印加している。基
板バイアス回路はかかるバイアス電圧を発生し基板に印
加するものであり、所定周波数の発振信号を発生する発
振回路と、その発振信号に基づき基板バイアス電圧を発
生するチャージポンプ回路とから構成される。

【０００３】発振回路としては、外付部品を必要としな
いことから、遅延インバータ回路を奇数段リング上に接
続したリングオシレータがある。リングオシレータの発
振周波数は各遅延インバータ回路の遅延時間に依存する
が、かかる遅延時間は電源電圧が大きくなる、あるい
は、インバータを構成するトランジスタの閾値が設計値
に対して小さくなると短くなる。すなわち、電源電圧が
大きくなるほど、また、トランジスタの閾値電圧が小さ
くなるほどトランジスタのゲート・ソース間のバイアス
が深くなり、電流能力が高くなるからである。その結
果、発振周波数は高くなる。逆に、電源電圧が低くなっ
たり、トランジスタの閾値電圧が設計値に対して大きく
なると発振周波数は低くなる。基板バイアス電圧はリン
グオシレータからの発振信号の周波数に依存するため、
電源電圧の変動および／又はトランジスタの閾値電圧の
設計値に対する変化に応じて基板バイアス電圧も変化す
ることになる。基板バイアス電圧の変化は、メモリ回路
を構成する各トランジスタの動作上の実効閾値電圧の変
化をもたらし、データアクセス動作の不安定性を引き起
こす。最悪の場合は、アクセス誤動作をまねき、またス
トアデータの破壊をもたらす。

【０００４】発振周波数の変化は、遅延インバータ回路
の遅延時間の変化に起因することから、その遅延時間を
電源電圧の変動に対し安定化すればよい。この目的のた
めに、特開昭６２−２２２７１３号公報では、遅延イン
バータ回路を構成する一方のトランジスタに電流源を直
列に挿入し、かかる電流源の電流を一定にすることによ
り遅延時間を電源電圧の変動によらず一定にした遅延イ
ンバータ回路が示されている。また。１９８９年４月２
５日に倍風館から発行された「ＣＭＯＳ超ＬＳＩの設
計」には各遅延インバータ回路におけるＣＯＭＳインバ
ータの両トランジスタに、それぞれ電流源を付加し、こ
の電流源の電流に所望の特性を与えて発振周波数を制御
できることがが開示されている。

【発明が解決しようとする課題】ところが、基板バイア
ス電圧はリングオシレータの発振周波数だけに依存する
のではなく、チャージポンプ回路を構成するトランジス
タの電流能力にも依存する。たとえば、電源電圧の増大
に対し上述した方法によりリングオシレータの発振周波
数を一定にしても、チャージポンプ回路におけるトラン
ジスタは電源電圧の増大に応じてその電流能力が大きく
なり、その結果、基板バイアス電圧は変化することにな
る。したがって、電源電圧が大きくなったときはリング
オシレータの発振周波数を逆に小さくし、その結果とし
て基板バイアス電圧を一定にする必要がある。また、チ
ャージポンプ回路におけるトランジスタの閾値が製造工
程のばらつきに基づき設計値よりも大きくなると、同ト
ランジスタの電流能力はその分小さくなる。したがっ
て、この場合は、リングオシレータの発振周波数を高く
して、小さくなった電流能力をその分補う必要がある。

【０００５】このように、基板バイアス電圧を一定にす
るためには、リングオシレータとチャージポンプ回路の
双方に依存してリングオシレータの発振周波数を制御す
る必要があるが、上述した従来技術の構成ではかかる目
的が実現されない。

【０００６】したがって、本発明の目的は、電源電圧の
変動及びトランジスタの閾値電圧の設計値からの変動に
よって、出力されるバイアス電圧が変動しない基板バイ
アス回路を提供することにある。

【０００７】

【課題を解決するための手段】本発明の基板バイアス回
路は、第１の電源と第１の節点間に接続された抵抗と、
前記第１の節点にゲートが接続され、前記第１の節点と
第２の節点との間に導電経路を形成する第１導電型の第
１ＭＯＳトランジスタと、前記第２の節点にゲートが接
続され、前記第２の節点と第２の電源との間に導電経路
を形成する前記第１導電型の第２ＭＯＳトランジスタ
と、前記第１の節点にゲートが接続され、前記第２の電
源と第３の節点との間に導電経路を形成する前記第１導
電型の第３ＭＯＳトランジスタとを備えた電流供給回路
を有することを特徴とする。

【０００８】

【実施例】以下、本発明の実施例につき図面を参照しな
がら説明する。

【０００９】図１は、本発明の一実施例による基板バイ
アス回路１００を示す。本回路１００は、この回路１０
０が形成される半導体基板に出力１１０が接続されるチ
ャージポンプ回路１と、チャージポンプ回路１に駆動パ
ルスを供給するリングオシレータ２を有する。リングオ
シレータ２は、本実施例では５段の遅延インバータ回路
２ａ、２ｂ、２ｃ、２ｄ、２ｅを有し、図示のようにリ
ング状に接続されている。各遅延インバータ回路２ａ、
２ｂ、２ｃ、２ｄ、２ｅに流れる電流は、後で記述する
電流源回路３により制御されている。

【００１０】チャージポンプ回路１は、リングオシレー
タ２からの発振信号を駆動パルスとして受ける駆動パル
ス入力端１２０を有するこの駆動パルス入力端１２０は
インバータＩＮＶの入力及びコンデンサＣ３の一端が接
続されている。インバータＩＮＶの出力は、コンデンサ
Ｃ２及びＣ４の各々一端に接続されている。コンデンサ
Ｃ２の他端は、ＰチャネルＭＯＳトランジスタＱ１１の
ゲート及び節点Ｎ１に接続され、そのドレイン・ソース
路は基板バイアス電圧出力端１１０と節点Ｎ１との間に
接続されている。トランジスタＱ１１のバックゲートは
インバータＩＮＶの出力に接続されている。コンデンサ
Ｃ４の他端はＰチャネルＭＯＳトランジスタＱ１３のゲ
ートに接続され、そのドレイン・ソース路はコンデンサ
Ｃ３の他端である節点Ｎ３と接地との間に接続されてい
る。トランジスタＱ１３のバックゲートは入力端１２０
に接続されている。また、ＰチャネルＭＯＳトランジス
タＱ１４を有し、そのゲートは接地され、ドレイン・ソ
ース路はコンデンサＣ４の他端と接地との間に接続され
ている。トランジスタＱ１４のバックゲートはインバー
タＩＮＶの出力に接続されている。

【００１１】駆動パルス入力端１２０に供給される駆動
パルスは電源電圧ライン（ＶＤＤ）と接地ライン（ＧＮ
Ｄ）との電圧差の振幅を有する。駆動パルス入力端１２
０の駆動パルスがＶＤＤからＧＮＤに変化するとコンデ
ンサＣ３のカップリングによって節点Ｎ３のレベルはＶ
ＤＤ分降圧されるが、節点Ｎ２（入力端１２０）がＶＤ
Ｄのときは節点Ｎ３のレベルはＰチャネルＭＯＳトラン
ジスタＱ１３とコンデンサＣ４とによってＧＮＤレベル
とされているため、節点Ｎ２がＧＮＤとなったときの節
点Ｎ３のレベルは−ＶＤＤレベルとなる。したがって、
ＰチャネルＭＯＳトランジスタＱ１２のゲートに印加さ
れる電圧が−ＶＤＤとなって導通状態となり、節点Ｎ１
はＧＮＤまで引き下げられる。

【００１２】次に、駆動パルス入力端１２０のレベルが
ＧＮＤからＶＤＤ、しがたって、インバータＩＮＶの出
力がＶＤＤからＧＮＤに変化すると、コンデンサＣ２の
カップリングによって節点Ｎ１はＶＤＤ分引き下げられ
−ＶＤＤとなる。このように、ＰチャネルＭＯＳトラン
ジスタＱ１１が導通状態となり、基板バイアス電圧出力
端１１０の電位がマイナスに引かれ、基板バイアス電圧
出力端１１０と節点Ｎ１との電圧差がＰチャネルＭＯＳ
トランジスタＱ１１の閾値電圧以下になるまで続く。

【００１３】続いて、節点Ｎ２がＶＤＤからＧＮＤにな
ることによって、節点Ｎ１はＧＮＤとなり、Ｐチャネル
ＭＯＳトランジスタＱ１１は非導通状態となる。

【００１４】以上のように、入力される所定周波数の駆
動パルスがＶＤＤからＧＮＤ、そしてＧＮＤからＶＤＤ
に変化する度に基板バイアス電圧出力端１１０の電圧は
マイナスレベルに引かれ、ある一定の電圧まで引かれる
と安定する。

【００１５】次に、リングオシレータ２は遅延インバー
タ回路２ａ、２ｂ、２ｃ、２ｄ、２ｅをリング状に接続
することによって構成されている。ここで各遅延インバ
ータ回路は同一の構成となっているため、遅延インバー
タ回路２ａについてのみ説明する。

【００１６】遅延インバータ回路２ａは、ゲートが共通
に入力端１０に接続され節点Ｎ４とＮ５との間に直列接
続点Ｎ６を介して直列に接続されたＮチャネルＭＯＳト
ランジスタＱ１とＰチャネルＭＯＳトランジスタＱ２
と、直列接続点Ｎ６が接続された出力端２０と、直列接
続点Ｎ６とＧＮＤとの間に接続されたコンデンサＣ１
と、ゲートが制御端３０に接続されＶＤＤと節点Ｎ４と
の間に接続されたＰチャネルＭＯＳトランジスタＱ４
と、ゲートが制御端４０に接続されＧＮＤと節点Ｎ５と
の間に接続されたＮチャネルＭＯＳトランジスタＱ３と
によって構成されている。リングオシレータ２は、各々
前段の遅延インバータ回路の出力端２０が入力端１０に
接続され、最終段の遅延インバータ回路２ｅの出力端２
０はリングオシレータ２の出力端９０を介してチャージ
ポンプ回路１の駆動パルス入力端１２０及び初段の入力
端に接続されてなる。

【００１７】遅延インバータ回路２ａの遅延時間は、コ
ンデンサＣ１を充電する電荷の大きさ、すなわち、流れ
る電流の大きさによって変化する。しかしながら、Ｎチ
ャネルＭＯＳトランジスタＱ１及びＰチャネルＭＯＳト
ランジスタＱ２によって構成されるインバータを流れる
電流は、ＰチャネルＭＯＳトランジスタＱ４及びＮチャ
ネルＭＯＳトランジスタＱ３のゲートに印加される制御
電圧によって決定されている。したがって、インバータ
を流れる電流を一定に制御することによって、電源電圧
が変化しても一定の電流を供給することができるため、
遅延時間を制御することができる。電源電圧がＶＤＤ１
で動作したときの遅延インバータ回路の入力端１０に供
給される入力信号ＩＮ、出力端２０にから出力される出
力信号ＯＵＴおよび遅延時間を示す図２（ａ）を参照す
ると、入力端１０に供給される入力信号ＩＮがＧＮＤか
らＶＤＤに変化したとき、ＮチャネルＭＯＳトランジス
タＱ１はオフ状態からオン状態に変化し、ＰチャネルＭ
ＯＳトランジスタＱ２はオン状態からオフ状態に変化す
る。このため、直列接続点Ｎ６の電位はＶＤＤからＧＮ
Ｄに変化する。ここで、ＮチャネルＭＯＳトランジスタ
Ｑ３及びＰチャネルＭＯＳトランジスタＱ４の電流定数
をＩとし、直列接続点Ｎ６の総容量をコンデンサＣ１と
寄生容量との和Ｃとすると、直列接続点Ｎ６の電位変化
速度は、ｄＶ／ｄｔ＝Ｉ・（１／Ｃ）・・・で表せるから、電流定数Ｉおよび総容量Ｃは電源電圧Ｖ
ＤＤの変動に依存しないので、直列接続点Ｎ６の電位変
化速度は一定である。したがって、直列接続点Ｎ６の電
位がＶＤＤからＧＮＤに変化するときに要する時間は、
その振幅である電源電圧ＶＤＤに正比例することから、
入力信号ＩＮから出力信号ＯＵＴまでの遅延時間Ｔ１は
電源電圧ＶＤＤに正比例する。また、入力信号ＩＮがＧ
ＮＤからＤＤに変化する場合も、ｄＶ／ｄｔの絶対値は
一定であるから遅延時間は電源電圧ＶＤＤ１に正比例す
る。

【００１８】電源電圧ＶＤＤ１よりも低い電源電圧ＶＤ
Ｄ２で動作させたときの波形図を示した図２（ｂ）を参
照すると、電位変化の速度ｄＶ／ｄｔは図２（ａ）と等
しく、直列接続点Ｎ６の電圧振幅の小さい図２（ｂ）の
方が図２（ａ）よりも遅延時間が短くなることがわか
る。

【００１９】したがって、図２（ｃ）に示すように、遅
延インバータ回路２ａは電源電圧ＶＤＤに正比例して、
その遅延時間を大きくすることが分かる。

【００２０】電流源回路３は、ＶＤＤと節点Ｎ７との間
に接続されたＰチャネルＭＯＳトランジスタＱ８と、ゲ
ートが節点Ｎ７に接続され節点Ｎ７とＧＮＤとの間に接
続されたＮチャネルＭＯＳトランジスタＱ５と、節点７
と出力端６０とにゲートが接続され節点Ｎ８とＧＮＤと
の間に接続されたＮチャネルＭＯＳトランジスタＱ６
と、ゲートが出力端５０に接続され節点Ｎ８とＶＤＤと
の間に接続されたＰチャネルＭＯＳトランジスタＱ７と
によって構成され、出力端５０は遅延インバータ回路２
ａ、２ｂ、２ｃ、２ｄ、２ｅの入力端３０に接続され、
出力端６０は同様に入力端４０に接続される。ここで、
ＮチャネルＭＯＳトランジスタＱ５とＮチャネルＭＯＳ
トランジスタＱ６はカレントミラー回路を構成している
ため、ＮチャネルＭＯＳトランジスタＱ６を流れる電流
はＮチャネルＭＯＳトランジスタＱ５によって決定さ
れ、ＮチャネルＭＯＳトランジスタＱ５を流れる電流は
ＰチャネルＭＯＳトランジスタＱ８に流れる電流によっ
て決定される。このＰチャネルＭＯＳトランジスタＱ８
に流れる電流は、そのゲート・ソース間電圧によって決
定される。そして、遅延インバータ回路２ａ内のＰチャ
ネルＭＯＳトランジスタＱ４とＰチャネルＭＯＳトラン
ジスタＱ７とでカレントミラー回路を構成し、かつ、遅
延インバータ回路２ａ内のＮチャネルＭＯＳトランジス
タＱ３とＮチャネルＭＯＳトランジスタＱ６とでカレン
トミラー回路を構成しているため、全ての遅延インバー
タ回路２ａ、２ｂ、２ｃ、２ｄ、２ｅを流れる電流は、
ＰチャネルＭＯＳトランジスタＱ８を流れる電流によっ
て決定される。本実施例では、全てのカレントミラー回
路の入出力電流比は１である。したがって、全ての遅延
インバータ回路２ａ、２ｂ、２ｃ、２ｄ、２ｅに流れる
電流は同一である。

【００２１】電流源回路３は、さらに、節点Ｎ９にゲー
トが接続されＶＤＤと節点Ｎ９との間に接続されたＰチ
ャネルＭＯＳトランジスタＱ９と、ゲートが節点Ｎ１０
に接続され節点Ｎ９と節点Ｎ１０との間に接続されたＰ
チャネルＭＯＳトランジスタＱ１０と、節点Ｎ１０とＧ
ＮＤとの間に接続された抵抗Ｒ１とを有する。節点Ｎ１
０は、トランジスタＱ８のゲートに接続されている。

【００２２】ここで各ＰチャネルＭＯＳトランジスタの
閾値がＶｔｐとすると、節点Ｎ１０の電圧はＶＤＤ−２
・｜Ｖｔｐ｜（ただし｜Ｖｔｐ｜はＶｔｐの絶対値を表
す）になり、その電圧がＰチャネルＭＯＳトランジスタ
Ｑ８のゲートに供給される。したがって、ＰチャネルＭ
ＯＳトランジスタＱ８のゲート・ソース間にかかる電圧
は２Ｖｔｐとなる。ここで、トランジスタＱ８を流れる
電流はゲート・ソース間にかかる電圧によって決定さ
れ、かつ、ゲート・ソース間にはＰチャネルＭＯＳトラ
ンジスタの閾値電圧Ｖｔｐにのみ依存する電圧しかかか
っていないため、ＰチャネルＭＯＳトランジスタＱ８を
流れる電流はＶｔｐにのみ依存し、ＶＤＤには依存しな
い。

【００２３】すなわち、ＰチャネルＭＯＳトランジスタ
Ｑ８のコンダクタンス定数をβとすると、ＰチャネルＭ
ＯＳトランジスタの電流定数ＩＱ８は、ＩＱ８＝（１／２）・β・（２｜Ｖｔｐ｜−｜Ｖｔｐ｜）＾２＝（１／２）・β・｜Ｖｔｐ｜＾２・・・と表せる。（ただし、＾はべき乗を現す記号とする。）
また、上述のとおり遅延インバータ回路の遅延時間は電
流に反比例するから、閾値電圧Ｖｔｐに対する遅延時間
Ｔは、Ｔ＝１／｜Ｖｔｐ｜＾２・・・と表せる。

【００２４】したがって、閾値電圧Ｖｔｐの絶対値と遅
延時間Ｔとの関係を上記式に基づいて示すと、図３の
グラフになる。すなわち、トランジスタの閾値が｜Ｖｔ
ｐ１｜のように低いときは遅延時間ＴはＴ１のように長
くなり、｜Ｖｔｐ２｜のように高いときは遅延時間Ｔは
Ｔ２のように短くなる。したがって、トランジスタＱ１
１及びトランジスタＱ１２の能力が低くなったとき、す
なわち、ＰチャネルＭＯＳトランジスタの閾値がデバイ
ス工程のばらつき等で大きくなったときは、節点１０の
電圧を高くして、遅延インバータ回路２ａを構成するＰ
チャネルＭＯＳトランジスタＱ４及びＮチャネルＭＯＳ
トランジスタＱ３を流れる電流を大きくして遅延時間を
短くし、リングオシレータ２の出力周波数を高く、反対
にＰチャネルＭＯＳトランジスタの閾値が小さくなった
ときは遅延インバータ回路２ａを構成するＰチャネルＭ
ＯＳトランジスタＱ４及びＮチャネルＭＯＳトランジス
タＱ３を流れる電流を小さくして遅延時間を長くし、リ
ングオシレータ２の出力周波数を低くする。したがっ
て、チャージポンプ回路１の能力は駆動パルスの周波数
によって変化し、周波数が高いときは能力が高く、周波
数が低いときは能力が低くなる。このように、トランジ
スタの閾値が変化したときも、その変化に応答してチャ
ージポンプ回路の能力を周波数を変えることによって追
従させることにより、常に一定のバイアス電圧を出力す
ることができる。

【００２５】次に、発明の第２の実施例を図４を参照し
て説明する。

【００２６】図４の基板バイアス回路は、チャージポン
プ回路１１と、チャージポンプ回路１１に駆動パルスを
供給するリングオシレータ２と、リングオシレータ２内
に流れる電流を制御する電流制御回路１３とによって構
成される。リングオシレータ２は図１と同一であるので
説明を省略する。チャージポンプ回路１１は、ゲートが
基板バイアス電圧出力端１１０に接続されソース・ドレ
インが基板バイアス電圧出力端１１０と節点Ｎ１１との
間に接続されたＮチャネルＭＯＳトランジスタＱ１５
と、ゲートが節点Ｎ１１に接続されソース・ドレインが
節点Ｎ１１とＧＮＤとの間に接続されたＮチャネルＭＯ
ＳトランジスタＱ１６と、入力が駆動パルス入力端１０
０に接続されたインバータＩＮＶと、インバータＩＮＶ
の出力と節点Ｎ１１との間に接続されたコンデンサＣ５
とによって構成される。

【００２７】このチャージポンプ回路１１は、駆動パル
ス入力端１００がＧＮＤのとき、節点Ｎ１１をコンデン
サＣ５のカップリングで上昇したＶＤＤからダイオード
構成のＮチャネルＭＯＳトランジスタＱ１６によってＧ
ＮＤに引き落とし、駆動パルス入力端１００がＧＮＤか
らＶＤＤに変化したときコンデンサＣ５のカップリング
によって節点Ｎ１１をＧＮＤからＶＤＤ分低い電圧にす
ることにより、基板バイアス電圧出力端１１０の電圧を
マイナスレベルに引いている。このチャージポンプ回路
１１では、ＮチャネルＭＯＳトランジスタを使用してい
るため、製造工程等のばらつきによるトランジスタの閾
値Ｖｔｎの設計値からの変化に基づくＮチャネルＭＯＳ
トランジスタＱ１５及びＱ１６の能力変化によるチャー
ジポンプ回路１１の能力変化を抑えるために、図１と同
様に閾値Ｖｔｎによってリングオシレータ２の出力する
駆動パルスの周波数を変化させる必要がある。

【００２８】この目的のために、本実施例の電流制御回
路１３は、抵抗Ｒ１１、４つのＮチャネルＭＯＳトラン
ジスタＱ２０〜Ｑ２３、及び２つのＰチャネルＭＯＳト
ランジスタＱ２４、Ｑ２５で構成し、図示のように接続
されている。特に、トランジスタＱ２２に流れる電流は
ＮチャネルＭＯＳトランジスタの閾値電圧のみに応じた
ものとなり、この電流がトランジスタＱ２４とＱ４のカ
レントミラー回路、トランジスタＱ２４とＱ２５そして
Ｑ２３とＱ３とのカレントミラー回路を介して、各遅延
インバータ回路に流れる電流が全て同一となる。かくし
て、本実施例に於いても、一定の基板バイアス電圧が得
られる。

【００２９】図１において、トランジスタの導電型を変
え、ＶＤＤとＧＮＤとを反対にし、チャージポンプ回路
１の代わりにチャージポンプ回路１１を出力端９０に接
続しても同様の効果を得ることができる。また、ダイオ
ード接続のトランジスタＱ９、Ｑ１０あるいはＱ２０、
Ｑ２１はその箇所を増加しても良い。

【００３０】

【発明の効果】以上説明したように、遅延インバータ回
路を構成するインバータ構成のトランジスタの両端に電
流源を挿入し、その電流源の電流を閾値によって制御す
ることによって、閾値電圧の絶対値が低いときには電流
を小さくして遅延時間を長くし、かつ、インバータ構成
のトランジスタの出力端の充放電は電流源の電流によっ
て行われるため、出力端の電位変化速度は電源電圧の変
動によらず一定であり、電源電圧が高いほど出力電圧の
振幅が大きくなるため、リングオシレータの出力する駆
動パルスの周波数を低くすることができ、逆に閾値電圧
の絶対値が高いときには電流を大きくして遅延時間を短
くし、電源電圧が低いほど出力電圧の振幅が大きくなる
ため、リングオシレータの出力する駆動パルスの周波数
を高くすることができる。したがって、チャージポンプ
回路の能力が高くなったとき、すなわち、電源電圧が高
く、又は閾値の絶対値が低くなったときチャージポンプ
回路の能力を抑えるように駆動パルスの周波数を低く
し、チャージポンプ回路の能力が低くなったとき、すな
わち、電源電圧が低く、又は閾値の絶対値が高くなった
ときチャージポンプ回路の能力を向上するように駆動パ
ルスの周波数を高くすることによって、基板バイアス電
圧発生回路の出力する基板バイアス電圧を一定に保持す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す基板バイアス電圧
発生回路の回路図。

【図２】（ａ）本発明の第１の実施例において電源電圧
が高いときの遅延インバータ回路の遅延時間を示すグラ
フ。（ｂ）本発明の第１の実施例において電源電圧が低いと
きの遅延インバータ回路の遅延時間を示すグラフ。（ｃ）本発明の第１の実施例において電源電圧と遅延イ
ンバータ回路の遅延時間との関係を示すグラフ。

【図３】本発明の第１の実施例においてトランジスタの
閾値電圧と遅延インバータ回路の遅延時間との関係を示
すグラフ。

【図４】本発明の第２の実施例を示す基板バイアス電圧
発生回路の回路図。

【符号の説明】

Ｑ１，Ｑ３，Ｑ５，Ｑ６，Ｑ１５，Ｑ１６，Ｑ１７Ｎ
チャネルＭＯＳトランジスタＱ２，Ｑ４，Ｑ７，Ｑ８，Ｑ９，Ｑ１０，Ｑ１１，Ｑ１
２，Ｑ１３，Ｑ１４ＰチャネルＭＯＳトランジスタＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５コンデンサ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０３Ｋ 3/354 Ｈ０１Ｌ 27/04 Ｇ 5/13

Claims

(57)【特許請求の範囲】

【請求項１】第１の電源と第１の節点間に接続された抵
抗と、前記第１の節点にゲートが接続され、前記第１の
節点と第２の節点との間に導電経路を形成する第１導電
型の第１ＭＯＳトランジスタと、前記第２の節点にゲー
トが接続され、前記第２の節点と第２の電源との間に導
電経路を形成する前記第１導電型の第２ＭＯＳトランジ
スタと、前記第１の節点にゲートが接続され、前記第２
の電源と第３の節点との間に導電経路を形成する前記第
１導電型の第３ＭＯＳトランジスタとを有し、前記第１、第２ＭＯＳトランジスタの閾値が大きくなっ
たとき、前記第３ＭＯＳトランジスタは前記第３の節点
への電流供給量を増加し、前記第１、第２ＭＯＳトラン
ジスタの閾値が小さくなったとき、前記第３ＭＯＳトラ
ンジスタは前記第３の節点への電流供給量を減少させる
ことを特徴とする電流供給回路。
【請求項２】第１の電源と第１の節点間に接続された
抵抗と、前記第１の節点にゲートが接続され、前記第１
の節点と第２の節点との間に導電経路を形成する第１導
電型の第１ＭＯＳトランジスタと、前記第２の節点にゲ
ートが接続され、前記第２の節点と第２の電源との間に
導電経路を形成する前記第１導電型の第２ＭＯＳトラン
ジスタと、前記第１の節点にゲートが接続され、前記第
２の電源と第３の節点との間に導電経路を形成する前記
第１導電型の第３ＭＯＳトランジスタとを備え、前記第
１、第２ＭＯＳトランジスタの閾値が大きくなったと
き、前記第３ＭＯＳトランジスタは前記第３の節点への
電流供給量を増加し、前記第１、第２ＭＯＳトランジス
タの閾値が小さくなったとき、前記第３ＭＯＳトランジ
スタは前記第３の節点への電流供給量を減少させる電流
供給回路と、前記第３の節点に供給される電流を入力として受けるカ
レントミラー回路と、前記カレントミラー回路の出力電流を駆動用電流として
受け、前記駆動用電流に応じた周波数の駆動パルスを出
力するリングオシレータであって、奇数段の遅延インバ
ータ回路をリング状に接続してなるリングオシレータ
と、第４の節点にゲートが接続され、前記駆動パルスが第１
レベルのとき前記第４の節点と出力端との間に導電経路
を形成する前記第１導電型の第４ＭＯＳトランジスタ
と、前記駆動パルスが第２レベルのとき前記第４の節点
と前記第１の電源との間に導電経路を形成する前記第１
導電型の第５ＭＯＳトランジスタとを備えたチャージポ
ンプ回路とを有することを特徴とする基板バイアス回
路。
【請求項３】駆動パルスが入力されこの駆動パルスに応
答して出力電圧を昇圧もしくは降圧するチャージポンプ
回路と、前記駆動パルスを発生するリングオシレータで
あって、奇数段の遅延インバータ回路をリング状に接続
してなるリングオシレータと、前記リングオシレータに
おける各遅延インバータ回路に流れる電流を制御する電
流制御回路とを有し、前記遅延インバータ回路の各々は、ゲートが第１の制御
端に接続され第１の電源ライン及び第１の節点との間に
接続された第１チャネル型の第１のトランジスタと、ゲ
ートが入力端に接続され前記第１の節点と第２の節点と
の間に接続された前記第１チャネル型の第２のトランジ
スタと、ゲートが前記入力端に接続され前記第２の節点
と第３の節点との間に接続された第２チャネル型の第３
のトランジスタと、ゲートが第２の制御端に接続され前
記第３の節点と第２の電源ラインとの間に接続された前
記第２チャネル型の第４のトランジスタとを備え、前記電流制御回路は、ゲートが前記第１の制御端に接続
され前記第１の電源ライン及び前記第１の制御端の間に
接続された前記第１チャネル型の第５のトランジスタ
と、ゲートが前記第２の制御端に接続され前記第１の制
御端と前記第２の電源ラインとの間に接続された前記第
２チャネル型の第６のトランジスタと、ゲートが前記第
２の制御端に接続され前記第２の制御端と前記第２の電
源ラインとの間に接続された前記第２チャネル型の第７
のトランジスタと、ゲートが第３の制御端に接続され前
記第２の制御端と前記第１の電源ラインとの間に接続さ
れた前記第１チャネル型の第８トランジスタと、前記第
３の制御端にバイアス電圧を印加するバイアス電圧印加
手段とを備え、前記チャージポンプ回路は、第４の節点と出力端の間に
接続された前記第１チャネル型の出力トランジスタであ
って、前記駆動パルスが第１レベルのとき動作して前記
出力端にバイアス電圧を出力する出力トランジスタと、
前記第４の節点と前記第１の電源ラインとの間に接続さ
れた前記第１チャネル型のリストアトランジスタであっ
て、前記駆動パルスが第２レベルのときに動作して前記
第４の節点を前記第１の電源ラインに接続するリストア
トランジスタとを備え、前記バイアス電圧印加手段は、ゲートが第５の節点に接
続され前記第１の電源ラインと前記第５の節点との間に
接続された前記第１チャネル型の第９トランジスタと、
ゲートが前記第３の制御端に接続され前記第５の節点と
前記第３の制御端との間に接続された前記第１チャネル
型の第１０のトランジスタと、前記第３の制御端と前記
第２の電源ラインに接続された抵抗性素子とを備えてな
ることを特徴とする基板バイアス回路。