JPH0644776A - 電圧発生回路 - Google Patents
電圧発生回路Info
- Publication number
- JPH0644776A JPH0644776A JP4199479A JP19947992A JPH0644776A JP H0644776 A JPH0644776 A JP H0644776A JP 4199479 A JP4199479 A JP 4199479A JP 19947992 A JP19947992 A JP 19947992A JP H0644776 A JPH0644776 A JP H0644776A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- level
- electrode
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 ＤＲＡＭのような半導体装置内に設けられる
改善された基板バイアス電圧発生回路が開示される。最
終段に設けられたＮＭＯＳトランジスタ８の導通期間に
おいて、ソース電圧（すなわち出力電圧ＶB B ）よりも
十分高い電圧がトランジスタ８のゲートに与えられ得
る。 【効果】 出力電圧ＶB B においてトランジスタ８のし
きい電圧分の損失が生じない。すなわち、レベル−Ｖｃ
ｃを有する基板バイアス電圧ＶB B が発生され得る。
改善された基板バイアス電圧発生回路が開示される。最
終段に設けられたＮＭＯＳトランジスタ８の導通期間に
おいて、ソース電圧（すなわち出力電圧ＶB B ）よりも
十分高い電圧がトランジスタ８のゲートに与えられ得
る。 【効果】 出力電圧ＶB B においてトランジスタ８のし
きい電圧分の損失が生じない。すなわち、レベル−Ｖｃ
ｃを有する基板バイアス電圧ＶB B が発生され得る。
Description
【０００１】
【産業上の利用分野】この発明は、一般に電圧発生回路
に関し、特に、半導体基板内に形成される電圧発生回路
の改善に関する。
に関し、特に、半導体基板内に形成される電圧発生回路
の改善に関する。
【０００２】
【背景の技術】近年、半導体装置の高集積化および低電
力消費の要求の下で、電源電圧レベルが低くなる傾向に
ある。すなわち、より低い電源電圧を半導体装置に供給
することにより、ＭＯＳトランジスタ，ＭＯＳキャパシ
タなどの絶縁膜をより薄くすることが可能となり、集積
度がより高められる。同時に、電力消費をも減少させる
ことができる。
力消費の要求の下で、電源電圧レベルが低くなる傾向に
ある。すなわち、より低い電源電圧を半導体装置に供給
することにより、ＭＯＳトランジスタ，ＭＯＳキャパシ
タなどの絶縁膜をより薄くすることが可能となり、集積
度がより高められる。同時に、電力消費をも減少させる
ことができる。
【０００３】しかしながら、低い電源電圧を半導体装置
に供給することは、半導体装置内に設けられたいくつか
の電圧発生回路に関し悪い結果をもたらすことになる。
すなわち、一般に半導体装置内には半導体基板を予め定
められた極性にバイアスするための基板バイアス電圧発
生回路が設けられている。基板バイアス電圧発生回路は
チャージポンプ回路によって構成されており、電源電圧
の低下によりバイアス電圧レベルにおける損失が無視で
きなくなる（この問題は後でより詳細に説明される）。
同様に、半導体装置内に設けられる昇圧電圧発生回路
も、チャージポンプ回路によって構成されているため、
電源電圧の低下により昇圧電圧レベルにおける損失が無
視できなくなる。
に供給することは、半導体装置内に設けられたいくつか
の電圧発生回路に関し悪い結果をもたらすことになる。
すなわち、一般に半導体装置内には半導体基板を予め定
められた極性にバイアスするための基板バイアス電圧発
生回路が設けられている。基板バイアス電圧発生回路は
チャージポンプ回路によって構成されており、電源電圧
の低下によりバイアス電圧レベルにおける損失が無視で
きなくなる（この問題は後でより詳細に説明される）。
同様に、半導体装置内に設けられる昇圧電圧発生回路
も、チャージポンプ回路によって構成されているため、
電源電圧の低下により昇圧電圧レベルにおける損失が無
視できなくなる。
【０００４】この発明は、一般に半導体装置内に設けら
れた電圧発生回路に適用可能であるが、以下記載では、
この発明がダイナミックランダムアクセスメモリ（以下
「ＤＲＡＭ」という）において適用される例について説
明する。
れた電圧発生回路に適用可能であるが、以下記載では、
この発明がダイナミックランダムアクセスメモリ（以下
「ＤＲＡＭ」という）において適用される例について説
明する。
【０００５】図８は、この発明が適用され得るＤＲＡＭ
のブロック図である。図８を参照して、このＤＲＡＭ１
００は、多数のメモリセルを備えたメモリセルアレイ８
５と、外部から与えられるアドレス信号Ａ０ないしＡｎ
を受けるアドレスバッファ８１と、受信されたアドレス
信号に応答してメモリセルアレイ８５の行および列をそ
れぞれ指定するためのロウデコーダ８２およびカラムデ
コーダ８３と、メモリセルから読出されたデータ信号を
増幅するためのセンスアンプ８４とを含む。入力データ
Ｄｉはデータインバッファ８６を介して与えられる。出
力データＤｏはデータアウトバッファ８７を介して出力
される。ＤＲＡＭ１００は、その中に設けられた様々な
回路を制御するためのクロック信号を発生するクロック
ジェネレータ８８を含む。
のブロック図である。図８を参照して、このＤＲＡＭ１
００は、多数のメモリセルを備えたメモリセルアレイ８
５と、外部から与えられるアドレス信号Ａ０ないしＡｎ
を受けるアドレスバッファ８１と、受信されたアドレス
信号に応答してメモリセルアレイ８５の行および列をそ
れぞれ指定するためのロウデコーダ８２およびカラムデ
コーダ８３と、メモリセルから読出されたデータ信号を
増幅するためのセンスアンプ８４とを含む。入力データ
Ｄｉはデータインバッファ８６を介して与えられる。出
力データＤｏはデータアウトバッファ８７を介して出力
される。ＤＲＡＭ１００は、その中に設けられた様々な
回路を制御するためのクロック信号を発生するクロック
ジェネレータ８８を含む。
【０００６】このＤＲＡＭ１００は、さらに、前述の基
板バイアス電圧ＶB B を発生するための２つの基板バイ
アス電圧発生回路（図中、「ＶB B 発生回路」と示す）
８９および９３を含む。基板バイアス電圧発生回路８９
は、図示されていないリングオシレータから発生された
クロック信号を受け、電源電圧Ｖｃｃが供給された後
は、与えられたクロック信号により常に駆動される。
板バイアス電圧ＶB B を発生するための２つの基板バイ
アス電圧発生回路（図中、「ＶB B 発生回路」と示す）
８９および９３を含む。基板バイアス電圧発生回路８９
は、図示されていないリングオシレータから発生された
クロック信号を受け、電源電圧Ｖｃｃが供給された後
は、与えられたクロック信号により常に駆動される。
【０００７】一方、基板バイアス発生回路９３は、外部
から与えられるロウアドレスストローブ信号／ＲＡＳに
より駆動される。すなわち、ＲＡＳ入力バッファ９２
は、外部から与えられた信号／ＲＡＳを受け、受信され
た信号をクロックジェネレータ８８および基板バイアス
発生回路９３に与える。回路９３は、与えられた信号に
より駆動され、かつ基板バイアス電圧ＶB B を発生す
る。
から与えられるロウアドレスストローブ信号／ＲＡＳに
より駆動される。すなわち、ＲＡＳ入力バッファ９２
は、外部から与えられた信号／ＲＡＳを受け、受信され
た信号をクロックジェネレータ８８および基板バイアス
発生回路９３に与える。回路９３は、与えられた信号に
より駆動され、かつ基板バイアス電圧ＶB B を発生す
る。
【０００８】ＤＲＡＭでは、場合により、図８に示した
バイアス電圧発生回路９５も設けられる。基板バイアス
電圧発生回路９５は、アドレス遷移検出（以下「ＡＴ
Ｄ」という）パルスにより駆動される。ＡＴＤ回路９４
は、アドレスバッファ８１に与えられた外部アドレス信
号Ａ０ないしＡｎの遷移を検出し、ＡＴＤパルスを発生
する。基板バイアス発生回路９５は、ＡＴＤパルスによ
り駆動され、かつ電圧Ｖ B B を発生する。
バイアス電圧発生回路９５も設けられる。基板バイアス
電圧発生回路９５は、アドレス遷移検出（以下「ＡＴ
Ｄ」という）パルスにより駆動される。ＡＴＤ回路９４
は、アドレスバッファ８１に与えられた外部アドレス信
号Ａ０ないしＡｎの遷移を検出し、ＡＴＤパルスを発生
する。基板バイアス発生回路９５は、ＡＴＤパルスによ
り駆動され、かつ電圧Ｖ B B を発生する。
【０００９】ＤＲＡＭ１００は、さらに、ロウデコーダ
８２を介してワード線（図示せず）に昇圧電圧を供給す
る昇圧電圧発生回路９６を含む。昇圧電圧発生回路９６
も、図示されていないリングオシレータからクロック信
号を受け、昇圧電圧を発生する。昇圧電圧は、ロウデコ
ーダ８２により選択されたワード線に供給される。
８２を介してワード線（図示せず）に昇圧電圧を供給す
る昇圧電圧発生回路９６を含む。昇圧電圧発生回路９６
も、図示されていないリングオシレータからクロック信
号を受け、昇圧電圧を発生する。昇圧電圧は、ロウデコ
ーダ８２により選択されたワード線に供給される。
【００１０】図８に示した基板バイアス電圧発生回路８
９，９３および９５ならびに昇圧電圧発生回路９６は、
いずれもチャージポンプ回路によって構成されており、
与えられたクロック信号に応答して所望の電圧を発生す
る。たとえば、基板バイアス電圧発生回路は、次のよう
な回路構成を有している。
９，９３および９５ならびに昇圧電圧発生回路９６は、
いずれもチャージポンプ回路によって構成されており、
与えられたクロック信号に応答して所望の電圧を発生す
る。たとえば、基板バイアス電圧発生回路は、次のよう
な回路構成を有している。
【００１１】図６は、この発明の背景を示す基板バイア
ス電圧発生回路の回路図である。図６を参照して、基板
バイアス電圧発生回路２４は、インバータ１および２
と、ＰＭＯＳキャパシタ３および４と、ＰＭＯＳトラン
ジスタ５，６および７とを含む。インバータ１および２
は、与えられたクロック信号φ０に応答して、相補クロ
ック信号φ１およびφ２を出力する。各ＰＭＯＳトラン
ジスタ５，６および７は、しきい電圧Ｖｔｈｐを有する
ものと仮定する。
ス電圧発生回路の回路図である。図６を参照して、基板
バイアス電圧発生回路２４は、インバータ１および２
と、ＰＭＯＳキャパシタ３および４と、ＰＭＯＳトラン
ジスタ５，６および７とを含む。インバータ１および２
は、与えられたクロック信号φ０に応答して、相補クロ
ック信号φ１およびφ２を出力する。各ＰＭＯＳトラン
ジスタ５，６および７は、しきい電圧Ｖｔｈｐを有する
ものと仮定する。
【００１２】図７は、図６に示した基板バイアス電圧発
生回路２４の動作を説明するためのタイミングチャート
である。図６および図７を参照して、基板バイアス電圧
発生回路２４の動作について説明する。
生回路２４の動作を説明するためのタイミングチャート
である。図６および図７を参照して、基板バイアス電圧
発生回路２４の動作について説明する。
【００１３】時刻ｔ１においてインバータ１の出力信号
φ１が接地電位（以下「ＧＮＤレベル」という）から電
源電圧レベル（以下「Ｖｃｃレベル」という）に立上が
る。ここでＧＮＤレベルは０ボルトに相当する。トラン
ジスタ６のゲート電圧６ｇは、キャパシタ４による結合
によりＶｃｃレベルに上昇しようとするが、トランジス
タ５が導通するので、電圧レベルＶｔｈｐになる。一
方、同じ時刻ｔ１において、インバータ２の出力信号φ
２がＶｃｃレベルからＧＮＤレベルに立下がるので、ト
ランジスタ７のゲートおよびドレイン電圧はキャパシタ
３の結合により減少され、トランジスタ７が導通する。
トランジスタ７の導通により、基板の電荷がトランジス
タ７を介して引き抜かれ、引き抜かれた電荷がキャパシ
タ３により保持される。一方、トランジスタ６は、与え
られたゲート電圧Ｖｔｈｐに応答てオフしている。
φ１が接地電位（以下「ＧＮＤレベル」という）から電
源電圧レベル（以下「Ｖｃｃレベル」という）に立上が
る。ここでＧＮＤレベルは０ボルトに相当する。トラン
ジスタ６のゲート電圧６ｇは、キャパシタ４による結合
によりＶｃｃレベルに上昇しようとするが、トランジス
タ５が導通するので、電圧レベルＶｔｈｐになる。一
方、同じ時刻ｔ１において、インバータ２の出力信号φ
２がＶｃｃレベルからＧＮＤレベルに立下がるので、ト
ランジスタ７のゲートおよびドレイン電圧はキャパシタ
３の結合により減少され、トランジスタ７が導通する。
トランジスタ７の導通により、基板の電荷がトランジス
タ７を介して引き抜かれ、引き抜かれた電荷がキャパシ
タ３により保持される。一方、トランジスタ６は、与え
られたゲート電圧Ｖｔｈｐに応答てオフしている。
【００１４】時刻ｔ２においてインバータ１の出力信号
φ１がＶｃｃレベルからＧＮＤレベルに立下がる。トラ
ンジスタ６のゲート電圧６ｇがキャパシタ４の結合によ
りＶｔｈｐ−Ｖｃｃになるのでトランジスタ６がオンす
る。引き抜かれた電荷、すなわちキャパシタ３により保
持されていた電荷は、トランジスタ６を介して接地に導
かれる。このとき、トランジスタ７は、ゲートおよびド
レイン電圧の上昇によりオフされ、引き抜かれた電荷の
逆流が防がれる。
φ１がＶｃｃレベルからＧＮＤレベルに立下がる。トラ
ンジスタ６のゲート電圧６ｇがキャパシタ４の結合によ
りＶｔｈｐ−Ｖｃｃになるのでトランジスタ６がオンす
る。引き抜かれた電荷、すなわちキャパシタ３により保
持されていた電荷は、トランジスタ６を介して接地に導
かれる。このとき、トランジスタ７は、ゲートおよびド
レイン電圧の上昇によりオフされ、引き抜かれた電荷の
逆流が防がれる。
【００１５】入力クロック信号φ０の立上がりおよび立
下がりの繰返しにより、上記のようにして基板から電荷
が引き抜かれ、最終的には、基板電位ＶB B は、図７に
示すようにレベル−Ｖｃｃ＋Ｖｔｈｐに達する。
下がりの繰返しにより、上記のようにして基板から電荷
が引き抜かれ、最終的には、基板電位ＶB B は、図７に
示すようにレベル−Ｖｃｃ＋Ｖｔｈｐに達する。
【００１６】
【発明が解決しようとする課題】図６に示した基板バイ
アス電圧発生回路２４は、一体接続されたゲートおよび
ドレインを有するトランジスタ７を用いているので、原
理的に基板電位ＶB B をレベル−Ｖｃｃ＋Ｖｔｈｐより
下げることはできなかった。すでに記載したように、近
年、半導体装置に供給される電源電圧Ｖｃｃのレベルが
低下される傾向の中で、トランジスタ７によるしきい電
圧Ｖｔｈｐ分の損失、言い換えると基板電位ＶB B のＶ
ｔｈｐ分の上昇は好ましくない。すなわち、出力電圧Ｖ
B B のレベルが−Ｖｃｃ＋Ｖｔｈｐであるため、電源電
圧Ｖｃｃのレベルが低下すればするほど、出力電圧レベ
ルが上昇することになる。言い換えると、電源電圧レベ
ルが低下すればするほど、出力電圧レベルにおけるしき
い電圧Ｖｔｈｐによる損失は無視できなくなる。
アス電圧発生回路２４は、一体接続されたゲートおよび
ドレインを有するトランジスタ７を用いているので、原
理的に基板電位ＶB B をレベル−Ｖｃｃ＋Ｖｔｈｐより
下げることはできなかった。すでに記載したように、近
年、半導体装置に供給される電源電圧Ｖｃｃのレベルが
低下される傾向の中で、トランジスタ７によるしきい電
圧Ｖｔｈｐ分の損失、言い換えると基板電位ＶB B のＶ
ｔｈｐ分の上昇は好ましくない。すなわち、出力電圧Ｖ
B B のレベルが−Ｖｃｃ＋Ｖｔｈｐであるため、電源電
圧Ｖｃｃのレベルが低下すればするほど、出力電圧レベ
ルが上昇することになる。言い換えると、電源電圧レベ
ルが低下すればするほど、出力電圧レベルにおけるしき
い電圧Ｖｔｈｐによる損失は無視できなくなる。
【００１７】この発明は、上記のような課題を解決する
ためになされたもので、電圧発生回路の出力電圧におい
て、出力段の電界効果トランジスタのしきい電圧による
損失を防ぐことを目的とする。
ためになされたもので、電圧発生回路の出力電圧におい
て、出力段の電界効果トランジスタのしきい電圧による
損失を防ぐことを目的とする。
【００１８】
【課題を解決するための手段】この発明に係る電圧発生
回路は、第１および第２の相補クロック信号を発生する
手段と、第１電極が第１のクロック信号を受けるように
接続された第１のキャパシタ手段と、ドレイン電極が第
１のキャパシタ手段の第２電極に接続され、かつソース
電極が出力ノードに接続された第１の電界効果トランジ
スタと、第１電極が第２のクロック信号を受けるように
接続された第２のキャパシタ手段と、ゲート電極が第２
のキャパシタ手段の第２電極に接続され、かつ第１の電
界効果トランジスタのドレイン電極と電源電位との間に
接続された第２の電界効果トランジスタと、第２のキャ
パシタ手段の第２の電極と電源電位との間に接続され、
第２のキャパシタ手段の第２電極の電位を予め定められ
た範囲内に制限する電位制限手段とを含む。第１および
第２の電界効果トランジスタは、異なった導電形式を有
している。第１の電界効果トランジスタは、ゲート電極
が第２のキャパシタ手段の第２電極に接続される。
回路は、第１および第２の相補クロック信号を発生する
手段と、第１電極が第１のクロック信号を受けるように
接続された第１のキャパシタ手段と、ドレイン電極が第
１のキャパシタ手段の第２電極に接続され、かつソース
電極が出力ノードに接続された第１の電界効果トランジ
スタと、第１電極が第２のクロック信号を受けるように
接続された第２のキャパシタ手段と、ゲート電極が第２
のキャパシタ手段の第２電極に接続され、かつ第１の電
界効果トランジスタのドレイン電極と電源電位との間に
接続された第２の電界効果トランジスタと、第２のキャ
パシタ手段の第２の電極と電源電位との間に接続され、
第２のキャパシタ手段の第２電極の電位を予め定められ
た範囲内に制限する電位制限手段とを含む。第１および
第２の電界効果トランジスタは、異なった導電形式を有
している。第１の電界効果トランジスタは、ゲート電極
が第２のキャパシタ手段の第２電極に接続される。
【００１９】
【作用】この発明における電圧発生回路では、第１の電
界効果トランジスタのゲート電極が第２のキャパシタ手
段の第２電極に接続されているため、第１の電界効果ト
ランジスタのソース電圧を越える電圧が第１の電界効果
トランジスタのゲート電極に与えられる。したがって、
第１の電界効果トランジスタのしきい電圧分の損失なし
に所望の電圧が発生され得る。
界効果トランジスタのゲート電極が第２のキャパシタ手
段の第２電極に接続されているため、第１の電界効果ト
ランジスタのソース電圧を越える電圧が第１の電界効果
トランジスタのゲート電極に与えられる。したがって、
第１の電界効果トランジスタのしきい電圧分の損失なし
に所望の電圧が発生され得る。
【００２０】
【実施例】図１は、この発明の一実施例を示す基板バイ
アス電圧発生回路の回路図である。図１を参照して、こ
の基板バイアス電圧発生回路２１は、インバータ１およ
び２と、ＰＭＯＳキャパシタ３および４と、ＰＭＯＳト
ランジスタ５および６と、ＮＭＯＳトランジスタ８とを
含む。インバータ１は出力信号φ０を受ける。クロック
信号φ０は、場合により、半導体基板内に設けられたリ
ングオシレータ２０から供給される。カスケードされた
インバータ１および２は、相補クロック信号φ１および
φ２を発生する。キャパシタ３は、一方電極がインバー
タ２の出力に接続される。キャパシタ４は、一方電極が
インバータ１の出力に接続される。
アス電圧発生回路の回路図である。図１を参照して、こ
の基板バイアス電圧発生回路２１は、インバータ１およ
び２と、ＰＭＯＳキャパシタ３および４と、ＰＭＯＳト
ランジスタ５および６と、ＮＭＯＳトランジスタ８とを
含む。インバータ１は出力信号φ０を受ける。クロック
信号φ０は、場合により、半導体基板内に設けられたリ
ングオシレータ２０から供給される。カスケードされた
インバータ１および２は、相補クロック信号φ１および
φ２を発生する。キャパシタ３は、一方電極がインバー
タ２の出力に接続される。キャパシタ４は、一方電極が
インバータ１の出力に接続される。
【００２１】トランジスタ５は、ゲート電極が接地さ
れ、かつキャパシタ４の他方電極と接地電位との間に接
続される。トランジスタ６は、ゲート電極がキャパシタ
４の他方電極に接続され、かつキャパシタ３の他方電極
と接地電位との間に接続される。トランジスタ８は、ド
レイン電極がキャパシタ３の他方電極に接続され、かつ
ゲート電極がキャパシタ４の他方電極に接続される。ト
ランジスタ８のソース電極を介して基板バイアス電圧Ｖ
B B が発生される。
れ、かつキャパシタ４の他方電極と接地電位との間に接
続される。トランジスタ６は、ゲート電極がキャパシタ
４の他方電極に接続され、かつキャパシタ３の他方電極
と接地電位との間に接続される。トランジスタ８は、ド
レイン電極がキャパシタ３の他方電極に接続され、かつ
ゲート電極がキャパシタ４の他方電極に接続される。ト
ランジスタ８のソース電極を介して基板バイアス電圧Ｖ
B B が発生される。
【００２２】図３は、図１に示した基板バイアス電圧発
生回路２１の動作を説明するためのタイミングチャート
である。図１および図３を参照して、基板バイアス電圧
発生回路２１の動作について説明する。
生回路２１の動作を説明するためのタイミングチャート
である。図１および図３を参照して、基板バイアス電圧
発生回路２１の動作について説明する。
【００２３】時刻ｔ１においてインバータ１の出力信号
φ１が、接地電位レベル（以下「ＧＮＤレベル」とい
う）から電源電圧レベル（以下「Ｖｃｃレベル」とい
う）に立上がる。トランジスタ６のゲート電圧６ｇは、
キャパシタ４による結合によりＶｃｃレベルに上昇しよ
うとするが、トランジスタ５が導通するので、電圧レベ
ルＶｔｈｐになる。一方、同じ時刻ｔ１において、イン
バータ２の出力信号φ２がＶｃｃレベルからＧＮＤレベ
ルに立下がるので、トランジスタ８のドレイン電圧８ｄ
はキャパシタ３の結合により−Ｖｃｃレベルまで立下が
る。したがって、トランジスタ８のゲート電圧８ｇとド
レイン電圧８ｄ間の差８ｇ−８ｄがＶｔｈｐ−（−Ｖｃ
ｃ）になるので、トランジスタ８が導通し、基板から電
荷が引き抜かれる。トランジスタ６がゲート電圧Ｖｔｈ
ｐに応答してオフしているので、引き抜かれた電荷はキ
ャパシタ３により保持される。
φ１が、接地電位レベル（以下「ＧＮＤレベル」とい
う）から電源電圧レベル（以下「Ｖｃｃレベル」とい
う）に立上がる。トランジスタ６のゲート電圧６ｇは、
キャパシタ４による結合によりＶｃｃレベルに上昇しよ
うとするが、トランジスタ５が導通するので、電圧レベ
ルＶｔｈｐになる。一方、同じ時刻ｔ１において、イン
バータ２の出力信号φ２がＶｃｃレベルからＧＮＤレベ
ルに立下がるので、トランジスタ８のドレイン電圧８ｄ
はキャパシタ３の結合により−Ｖｃｃレベルまで立下が
る。したがって、トランジスタ８のゲート電圧８ｇとド
レイン電圧８ｄ間の差８ｇ−８ｄがＶｔｈｐ−（−Ｖｃ
ｃ）になるので、トランジスタ８が導通し、基板から電
荷が引き抜かれる。トランジスタ６がゲート電圧Ｖｔｈ
ｐに応答してオフしているので、引き抜かれた電荷はキ
ャパシタ３により保持される。
【００２４】時刻ｔ２においてインバータ１の出力信号
φ１がＶｃｃレベルからＧＮＤレベルに立下がる。トラ
ンジスタ６および８のゲート電圧６ｇ，８ｇがキャパシ
タ４の結合によりＶｔｈｐ−Ｖｃｃになるので、トラン
ジスタ６がオンする。引き抜かれた電荷、すなわちキャ
パシタ３により保持されていた電荷は、トランジスタ６
を介して接地に導かれる。このとき、トランジスタ８は
オフしているので、キャパシタ３により保持されている
電荷はトランジスタ８を介して基板に戻されない。
φ１がＶｃｃレベルからＧＮＤレベルに立下がる。トラ
ンジスタ６および８のゲート電圧６ｇ，８ｇがキャパシ
タ４の結合によりＶｔｈｐ−Ｖｃｃになるので、トラン
ジスタ６がオンする。引き抜かれた電荷、すなわちキャ
パシタ３により保持されていた電荷は、トランジスタ６
を介して接地に導かれる。このとき、トランジスタ８は
オフしているので、キャパシタ３により保持されている
電荷はトランジスタ８を介して基板に戻されない。
【００２５】上記のように、入力クロック信号φ０の立
上がりおよび立下がりを繰返すことにより、基板から電
荷が引き抜かれ、基板電位ＶB B が低下され、最終的に
は、基板電位ＶB B は、レベル−Ｖｃｃに達し得る。す
なわち、トランジスタ８による電荷の引き抜きが行なわ
れるとき、トランジスタ８のゲート電圧８ｇはソース電
圧（すなわち基板電位）よりも十分に高いので、図６に
示した従来の回路２４において生じていたしきい電圧分
Ｖｔｈｐの損失が防がれる。したがって、基板電位Ｖ
B B は有効にレベル−Ｖｃｃに達し得る。
上がりおよび立下がりを繰返すことにより、基板から電
荷が引き抜かれ、基板電位ＶB B が低下され、最終的に
は、基板電位ＶB B は、レベル−Ｖｃｃに達し得る。す
なわち、トランジスタ８による電荷の引き抜きが行なわ
れるとき、トランジスタ８のゲート電圧８ｇはソース電
圧（すなわち基板電位）よりも十分に高いので、図６に
示した従来の回路２４において生じていたしきい電圧分
Ｖｔｈｐの損失が防がれる。したがって、基板電位Ｖ
B B は有効にレベル−Ｖｃｃに達し得る。
【００２６】トランジスタ８のソース電圧（すなわち基
板電位）が最低レベル−Ｖｃｃになったときでも、Ｖｔ
ｈｐ（トランジスタ５，６のしきい電圧）＜Ｖｔｈｎ
（トランジスタ８のしきい電圧）の関係が満たされるよ
うにトランジスタ６および８が設計されているので、ト
ランジスタ８の望ましくない導通が防がれる。
板電位）が最低レベル−Ｖｃｃになったときでも、Ｖｔ
ｈｐ（トランジスタ５，６のしきい電圧）＜Ｖｔｈｎ
（トランジスタ８のしきい電圧）の関係が満たされるよ
うにトランジスタ６および８が設計されているので、ト
ランジスタ８の望ましくない導通が防がれる。
【００２７】図１に示した回路において、実際には、ト
ランジスタ８のゲート電極−ドレイン電極間に容量成分
３１が存在し、トランジスタ６のソース電極−ゲート電
極間にも容量成分３２が存在する。入力クロック信号φ
０の立上がりおよび立下がりを繰返すことにより、これ
らの容量成分３１および３２の存在により、トランジス
タ６のゲート電圧が下がりすぎる場合が生じ得る。トラ
ンジスタ６のゲート電圧が下がりすぎたとき、トランジ
スタ６が完全にはオフできなくなるので、接地から電荷
が戻され得る。言い換えると、トランジスタ６を介して
電荷の逆流が生じ、効率よくポンピング動作が行なわれ
得なくなる。この問題を解決するため，図２に示すよう
な追加の回路が設けられる。
ランジスタ８のゲート電極−ドレイン電極間に容量成分
３１が存在し、トランジスタ６のソース電極−ゲート電
極間にも容量成分３２が存在する。入力クロック信号φ
０の立上がりおよび立下がりを繰返すことにより、これ
らの容量成分３１および３２の存在により、トランジス
タ６のゲート電圧が下がりすぎる場合が生じ得る。トラ
ンジスタ６のゲート電圧が下がりすぎたとき、トランジ
スタ６が完全にはオフできなくなるので、接地から電荷
が戻され得る。言い換えると、トランジスタ６を介して
電荷の逆流が生じ、効率よくポンピング動作が行なわれ
得なくなる。この問題を解決するため，図２に示すよう
な追加の回路が設けられる。
【００２８】図２は、この発明の別の実施例を示す基板
バイアス電圧発生回路の回路図である。図２を参照し
て、この基板バイアス電圧発生回路２２は、図１に示し
た回路２１と比較すると、さらに、キャパシタ４の他方
電極と接地電位との間に直列に接続されたＰＭＯＳトラ
ンジスタ９，１０および１１を含む。各トランジスタ
９，１０および１１は、対応するゲート電極が対応する
ソース電極に接続されている。したがって、トランジス
タ９，１０および１１は、トランジスタ６のゲート電圧
がレベル−３Ｖｔｈｐを越えるように制限するためのク
ランプ回路として働く。このクランプ回路の働きによ
り、容量成分３１および３２の影響にかかわらず、トラ
ンジスタ６のゲート電圧をレベル−３Ｖｔｈｐを越える
範囲に保持することができ（図４参照）、トランジスタ
６を介して電荷が逆流するのが防がれる。その結果、効
率のよいポンピング動作が行なわれ得る。
バイアス電圧発生回路の回路図である。図２を参照し
て、この基板バイアス電圧発生回路２２は、図１に示し
た回路２１と比較すると、さらに、キャパシタ４の他方
電極と接地電位との間に直列に接続されたＰＭＯＳトラ
ンジスタ９，１０および１１を含む。各トランジスタ
９，１０および１１は、対応するゲート電極が対応する
ソース電極に接続されている。したがって、トランジス
タ９，１０および１１は、トランジスタ６のゲート電圧
がレベル−３Ｖｔｈｐを越えるように制限するためのク
ランプ回路として働く。このクランプ回路の働きによ
り、容量成分３１および３２の影響にかかわらず、トラ
ンジスタ６のゲート電圧をレベル−３Ｖｔｈｐを越える
範囲に保持することができ（図４参照）、トランジスタ
６を介して電荷が逆流するのが防がれる。その結果、効
率のよいポンピング動作が行なわれ得る。
【００２９】図２に示した例では、３つのＰＭＯＳトラ
ンジスタ９，１０および１１がクランプ回路として設け
られているが、一般に、ＰＭＯＳトランジスタの数ｎ
は、次の不等式が満足されるように決定される。
ンジスタ９，１０および１１がクランプ回路として設け
られているが、一般に、ＰＭＯＳトランジスタの数ｎ
は、次の不等式が満足されるように決定される。
【００３０】 Ｖｔｈｐ＜−（Ｖｔｈｐ×ｎ）＋Ｖｃｃ×α …（１） ここで、αは、キャパシタ４による電圧伝達比である。
【００３１】図１および図２では、この発明が基板バイ
アス電圧発生回路に適用される例が示された。これらの
基板バイアス電圧発生回路２１および２２は、最終的に
はレベル−Ｖｃｃに達する出力電圧を発生することがで
きる。一方、この発明を昇圧電圧発生回路に適用するこ
とにより、図５に示すような昇圧電圧発生回路２３が得
られる。
アス電圧発生回路に適用される例が示された。これらの
基板バイアス電圧発生回路２１および２２は、最終的に
はレベル−Ｖｃｃに達する出力電圧を発生することがで
きる。一方、この発明を昇圧電圧発生回路に適用するこ
とにより、図５に示すような昇圧電圧発生回路２３が得
られる。
【００３２】図５は、この発明のさらに別の実施例を示
す昇圧電圧発生回路の回路図である。図５を参照して、
この昇圧電圧発生回路２３は、インバータ１および２
と、ＮＭＯＳキャパシタ１２および１３と、ＮＭＯＳト
ランジスタ１４，１５，１７，１８および１９と、ＰＭ
ＯＳトランジスタ１６とを含む。トランジスタ１７，１
８および１９は、クランプ回路を構成しており、図２に
示した回路２２における場合と同様に、トランジスタ１
５および１６の容量成分による悪影響を防ぐために設け
られる。トランジスタ１５および１６における容量成分
が無視できる場合には、これらのトランジスタ１７，１
８および１９を省くことができる。
す昇圧電圧発生回路の回路図である。図５を参照して、
この昇圧電圧発生回路２３は、インバータ１および２
と、ＮＭＯＳキャパシタ１２および１３と、ＮＭＯＳト
ランジスタ１４，１５，１７，１８および１９と、ＰＭ
ＯＳトランジスタ１６とを含む。トランジスタ１７，１
８および１９は、クランプ回路を構成しており、図２に
示した回路２２における場合と同様に、トランジスタ１
５および１６の容量成分による悪影響を防ぐために設け
られる。トランジスタ１５および１６における容量成分
が無視できる場合には、これらのトランジスタ１７，１
８および１９を省くことができる。
【００３３】図５に示した昇圧電圧発生回路２３は、原
理的に、図１に示した基板バイアス電圧発生回路２１と
同様に動作する。昇圧電圧発生回路２３は、トランジス
タ１６のソースを介して昇圧電圧ＶB W を出力する。
理的に、図１に示した基板バイアス電圧発生回路２１と
同様に動作する。昇圧電圧発生回路２３は、トランジス
タ１６のソースを介して昇圧電圧ＶB W を出力する。
【００３４】図１および図２に示した基板バイアス電圧
発生回路２１および２２は、図８に示したＤＲＡＭ１０
０におけるＶB B 発生回路８９，９３または９５として
用いることができる。一方、図５に示した昇圧電圧発生
回路２３は、図８に示したＤＲＡＭ１００における昇圧
電圧発生回路９６として用いることができる。図１およ
び図２に示した回路２１および２２では、出力段のトラ
ンジスタ８のゲート電極にソース電圧よりも十分に高い
電圧を与えることができるので、出力電圧ＶB B におい
てトランジスタ８のしきい電圧Ｖｔｈｎ分の損失が生じ
ない。その結果、レベル−Ｖｃｃを有する基板バイアス
電圧ＶB B が発生される。同様に、図５に示した昇圧電
圧発生回路２３においても、出力電圧ＶB W において最
終段のトランジスタ１６のしきい電圧Ｖｔｈｐによる損
失が生じないので、好ましいレベルを有する昇圧電圧Ｖ
B W が得られる。
発生回路２１および２２は、図８に示したＤＲＡＭ１０
０におけるＶB B 発生回路８９，９３または９５として
用いることができる。一方、図５に示した昇圧電圧発生
回路２３は、図８に示したＤＲＡＭ１００における昇圧
電圧発生回路９６として用いることができる。図１およ
び図２に示した回路２１および２２では、出力段のトラ
ンジスタ８のゲート電極にソース電圧よりも十分に高い
電圧を与えることができるので、出力電圧ＶB B におい
てトランジスタ８のしきい電圧Ｖｔｈｎ分の損失が生じ
ない。その結果、レベル−Ｖｃｃを有する基板バイアス
電圧ＶB B が発生される。同様に、図５に示した昇圧電
圧発生回路２３においても、出力電圧ＶB W において最
終段のトランジスタ１６のしきい電圧Ｖｔｈｐによる損
失が生じないので、好ましいレベルを有する昇圧電圧Ｖ
B W が得られる。
【００３５】
【発明の効果】以上のように、この発明によれば、最終
段に設けられた電界効果トランジスタのしきい電圧分の
損失なしに所望の電圧を発生することのできる電圧発生
回路が得られた。
段に設けられた電界効果トランジスタのしきい電圧分の
損失なしに所望の電圧を発生することのできる電圧発生
回路が得られた。
【図１】この発明の一実施例を示す基板バイアス電圧発
生回路の回路図である。
生回路の回路図である。
【図２】この発明の別の実施例を示す基板バイアス電圧
発生回路の回路図である。
発生回路の回路図である。
【図３】図１に示した基板バイアス電圧発生回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図４】図２に示した基板バイアス電圧発生回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図５】この発明のさらに別の実施例を示す昇圧電圧発
生回路の回路図である。
生回路の回路図である。
【図６】この発明の背景を示す基板バイアス電圧発生回
路の回路図である。
路の回路図である。
【図７】図６に示した基板バイアス電圧発生回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図８】この発明が適用され得るＤＲＡＭのブロック図
である。
である。
１，２ インバータ ３，４ ＰＭＯＳキャパシタ ５，６ ＰＭＯＳトランジスタ ８ ＮＭＯＳトランジスタ ２０ リングオシレータ ２１ 基板バイアス電圧発生回路 ＶB B 基板バイアス電圧 φ０ 入力クロック信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年３月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 電圧発生回路
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に電圧発生回路
に関し、特に、半導体基板内に形成される電圧発生回路
の改善に関する。
に関し、特に、半導体基板内に形成される電圧発生回路
の改善に関する。
【０００２】
【背景の技術】近年、半導体装置の高集積化および低電
力消費の要求の下で、電源電圧レベルが低くなる傾向に
ある。すなわち、より低い電源電圧を半導体装置に供給
することにより、ＭＯＳトランジスタ，ＭＯＳキャパシ
タなどの絶縁膜をより薄くすることが可能となり、集積
度がより高められる。同時に、電力消費をも減少させる
ことができる。
力消費の要求の下で、電源電圧レベルが低くなる傾向に
ある。すなわち、より低い電源電圧を半導体装置に供給
することにより、ＭＯＳトランジスタ，ＭＯＳキャパシ
タなどの絶縁膜をより薄くすることが可能となり、集積
度がより高められる。同時に、電力消費をも減少させる
ことができる。
【０００３】しかしながら、低い電源電圧を半導体装置
に供給することは、半導体装置内に設けられたいくつか
の電圧発生回路に関し悪い結果をもたらすことになる。
すなわち、一般に半導体装置内には半導体基板を予め定
められた極性にバイアスするための基板バイアス電圧発
生回路が設けられている。基板バイアス電圧発生回路は
チャージポンプ回路によって構成されており、電源電圧
の低下によりバイアス電圧レベルにおける損失が無視で
きなくなる（この問題は後でより詳細に説明される）。
同様に、半導体装置内に設けられる昇圧電圧発生回路
も、チャージポンプ回路によって構成されているため、
電源電圧の低下により昇圧電圧レベルにおける損失が無
視できなくなる。
に供給することは、半導体装置内に設けられたいくつか
の電圧発生回路に関し悪い結果をもたらすことになる。
すなわち、一般に半導体装置内には半導体基板を予め定
められた極性にバイアスするための基板バイアス電圧発
生回路が設けられている。基板バイアス電圧発生回路は
チャージポンプ回路によって構成されており、電源電圧
の低下によりバイアス電圧レベルにおける損失が無視で
きなくなる（この問題は後でより詳細に説明される）。
同様に、半導体装置内に設けられる昇圧電圧発生回路
も、チャージポンプ回路によって構成されているため、
電源電圧の低下により昇圧電圧レベルにおける損失が無
視できなくなる。
【０００４】この発明は、一般に半導体装置内に設けら
れた電圧発生回路に適用可能であるが、以下記載では、
この発明がダイナミックランダムアクセスメモリ（以下
「ＤＲＡＭ」という）において適用される例について説
明する。
れた電圧発生回路に適用可能であるが、以下記載では、
この発明がダイナミックランダムアクセスメモリ（以下
「ＤＲＡＭ」という）において適用される例について説
明する。
【０００５】図８は、この発明が適用され得るＤＲＡＭ
のブロック図である。図８を参照して、このＤＲＡＭ１
００は、多数のメモリセルを備えたメモリセルアレイ８
５と、外部から与えられるアドレス信号Ａ０ないしＡｎ
を受けるアドレスバッファ８１と、受信されたアドレス
信号に応答してメモリセルアレイ８５の行および列をそ
れぞれ指定するためのロウデコーダ８２およびカラムデ
コーダ８３と、メモリセルから読出されたデータ信号を
増幅するためのセンスアンプ８４とを含む。入力データ
Ｄｉはデータインバッファ８６を介して与えられる。出
力データＤｏはデータアウトバッファ８７を介して出力
される。ＤＲＡＭ１００は、その中に設けられた様々な
回路を制御するためのクロック信号を発生するクロック
ジェネレータ８８を含む。
のブロック図である。図８を参照して、このＤＲＡＭ１
００は、多数のメモリセルを備えたメモリセルアレイ８
５と、外部から与えられるアドレス信号Ａ０ないしＡｎ
を受けるアドレスバッファ８１と、受信されたアドレス
信号に応答してメモリセルアレイ８５の行および列をそ
れぞれ指定するためのロウデコーダ８２およびカラムデ
コーダ８３と、メモリセルから読出されたデータ信号を
増幅するためのセンスアンプ８４とを含む。入力データ
Ｄｉはデータインバッファ８６を介して与えられる。出
力データＤｏはデータアウトバッファ８７を介して出力
される。ＤＲＡＭ１００は、その中に設けられた様々な
回路を制御するためのクロック信号を発生するクロック
ジェネレータ８８を含む。
【０００６】このＤＲＡＭ１００は、さらに、前述の基
板バイアス電圧ＶB B を発生するための基板バイアス電
圧発生回路（図中、「ＶB B 発生回路」と示す）８９を
含む。基板バイアス電圧発生回路８９は、図示されてい
ないリングオシレータから発生されたクロック信号を受
け、電源電圧Ｖｃｃが供給された後は、与えられたクロ
ック信号により常に駆動される。
板バイアス電圧ＶB B を発生するための基板バイアス電
圧発生回路（図中、「ＶB B 発生回路」と示す）８９を
含む。基板バイアス電圧発生回路８９は、図示されてい
ないリングオシレータから発生されたクロック信号を受
け、電源電圧Ｖｃｃが供給された後は、与えられたクロ
ック信号により常に駆動される。
【０００７】一方、昇圧電圧発生回路９３は、外部から
与えられるロウアドレスストローブ信号／ＲＡＳにより
駆動される。すなわち、ＲＡＳ入力バッファ９２は、外
部から与えられた信号／ＲＡＳを受け、受信された信号
をクロックジェネレータ８８および昇圧電圧発生回路９
３に与える。回路９３は、与えられた信号により駆動さ
れ、かつ昇圧電圧ＶP P を発生する。
与えられるロウアドレスストローブ信号／ＲＡＳにより
駆動される。すなわち、ＲＡＳ入力バッファ９２は、外
部から与えられた信号／ＲＡＳを受け、受信された信号
をクロックジェネレータ８８および昇圧電圧発生回路９
３に与える。回路９３は、与えられた信号により駆動さ
れ、かつ昇圧電圧ＶP P を発生する。
【０００８】
【０００９】ＤＲＡＭ１００は、さらに、ロウデコーダ
８２を介してワード線（図示せず）に昇圧電圧ＶP P を
供給する昇圧電圧発生回路９６を含む。昇圧電圧発生回
路９６も、図示されていないリングオシレータからクロ
ック信号を受け、昇圧電圧Ｖ P P を発生する。昇圧電圧
ＶP P は、ロウデコーダ８２により選択されたワード線
に供給される。
８２を介してワード線（図示せず）に昇圧電圧ＶP P を
供給する昇圧電圧発生回路９６を含む。昇圧電圧発生回
路９６も、図示されていないリングオシレータからクロ
ック信号を受け、昇圧電圧Ｖ P P を発生する。昇圧電圧
ＶP P は、ロウデコーダ８２により選択されたワード線
に供給される。
【００１０】図８に示した基板バイアス電圧発生回路８
９，９３および９５ならびに昇圧電圧発生回路９６は、
いずれもチャージポンプ回路によって構成されており、
与えられたクロック信号に応答して所望の電圧を発生す
る。たとえば、基板バイアス電圧発生回路は、次のよう
な回路構成を有している。
９，９３および９５ならびに昇圧電圧発生回路９６は、
いずれもチャージポンプ回路によって構成されており、
与えられたクロック信号に応答して所望の電圧を発生す
る。たとえば、基板バイアス電圧発生回路は、次のよう
な回路構成を有している。
【００１１】図６は、この発明の背景を示す基板バイア
ス電圧発生回路の回路図である。図６を参照して、基板
バイアス電圧発生回路２４は、インバータ１および２
と、ＰＭＯＳキャパシタ３および４と、ＰＭＯＳトラン
ジスタ５，６および７とを含む。インバータ１および２
は、与えられたクロック信号φ０に応答して、相補クロ
ック信号φ１およびφ２を出力する。各ＰＭＯＳトラン
ジスタ５，６および７は、しきい電圧Ｖｔｈｐを有する
ものと仮定する。
ス電圧発生回路の回路図である。図６を参照して、基板
バイアス電圧発生回路２４は、インバータ１および２
と、ＰＭＯＳキャパシタ３および４と、ＰＭＯＳトラン
ジスタ５，６および７とを含む。インバータ１および２
は、与えられたクロック信号φ０に応答して、相補クロ
ック信号φ１およびφ２を出力する。各ＰＭＯＳトラン
ジスタ５，６および７は、しきい電圧Ｖｔｈｐを有する
ものと仮定する。
【００１２】図７は、図６に示した基板バイアス電圧発
生回路２４の動作を説明するためのタイミングチャート
である。図６および図７を参照して、基板バイアス電圧
発生回路２４の動作について説明する。
生回路２４の動作を説明するためのタイミングチャート
である。図６および図７を参照して、基板バイアス電圧
発生回路２４の動作について説明する。
【００１３】時刻ｔ１においてインバータ１の出力信号
φ１が接地電位（以下「ＧＮＤレベル」という）から電
源電圧レベル（以下「Ｖｃｃレベル」という）に立上が
る。ここでＧＮＤレベルは０ボルトに相当する。トラン
ジスタ６のゲート電圧６ｇは、キャパシタ４による結合
によりＶｃｃレベルに上昇しようとするが、トランジス
タ５が導通するので、電圧レベルＶｔｈｐになる。一
方、同じ時刻ｔ１において、インバータ２の出力信号φ
２がＶｃｃレベルからＧＮＤレベルに立下がるので、ト
ランジスタ７のゲートおよびドレイン電圧はキャパシタ
３の結合により減少され、トランジスタ７が導通する。
トランジスタ７の導通により、基板の電荷がトランジス
タ７を介して引き抜かれ、引き抜かれた電荷がキャパシ
タ３により保持される。一方、トランジスタ６は、与え
られたゲート電圧Ｖｔｈｐに応答してオフしている。
φ１が接地電位（以下「ＧＮＤレベル」という）から電
源電圧レベル（以下「Ｖｃｃレベル」という）に立上が
る。ここでＧＮＤレベルは０ボルトに相当する。トラン
ジスタ６のゲート電圧６ｇは、キャパシタ４による結合
によりＶｃｃレベルに上昇しようとするが、トランジス
タ５が導通するので、電圧レベルＶｔｈｐになる。一
方、同じ時刻ｔ１において、インバータ２の出力信号φ
２がＶｃｃレベルからＧＮＤレベルに立下がるので、ト
ランジスタ７のゲートおよびドレイン電圧はキャパシタ
３の結合により減少され、トランジスタ７が導通する。
トランジスタ７の導通により、基板の電荷がトランジス
タ７を介して引き抜かれ、引き抜かれた電荷がキャパシ
タ３により保持される。一方、トランジスタ６は、与え
られたゲート電圧Ｖｔｈｐに応答してオフしている。
【００１４】時刻ｔ２においてインバータ１の出力信号
φ１がＶｃｃレベルからＧＮＤレベルに立下がる。トラ
ンジスタ６のゲート電圧６ｇがキャパシタ４の結合によ
りＶｔｈｐ−Ｖｃｃになるのでトランジスタ６がオンす
る。引き抜かれた電荷、すなわちキャパシタ３により保
持されていた電荷は、トランジスタ６を介して接地に導
かれる。このとき、トランジスタ７は、ゲートおよびド
レイン電圧の上昇によりオフされ、引き抜かれた電荷の
逆流が防がれる。
φ１がＶｃｃレベルからＧＮＤレベルに立下がる。トラ
ンジスタ６のゲート電圧６ｇがキャパシタ４の結合によ
りＶｔｈｐ−Ｖｃｃになるのでトランジスタ６がオンす
る。引き抜かれた電荷、すなわちキャパシタ３により保
持されていた電荷は、トランジスタ６を介して接地に導
かれる。このとき、トランジスタ７は、ゲートおよびド
レイン電圧の上昇によりオフされ、引き抜かれた電荷の
逆流が防がれる。
【００１５】入力クロック信号φ０の立上がりおよび立
下がりの繰返しにより、上記のようにして基板から電荷
が引き抜かれ、最終的には、基板電位ＶB B は、図７に
示すようにレベル−Ｖｃｃ＋Ｖｔｈｐに達する。
下がりの繰返しにより、上記のようにして基板から電荷
が引き抜かれ、最終的には、基板電位ＶB B は、図７に
示すようにレベル−Ｖｃｃ＋Ｖｔｈｐに達する。
【００１６】
【発明が解決しようとする課題】図６に示した基板バイ
アス電圧発生回路２４は、一体接続されたゲートおよび
ドレインを有するトランジスタ７を用いているので、原
理的に基板電位ＶB B をレベル−Ｖｃｃ＋Ｖｔｈｐより
下げることはできなかった。すでに記載したように、近
年、半導体装置に供給される電源電圧Ｖｃｃのレベルが
低下される傾向の中で、トランジスタ７によるしきい電
圧Ｖｔｈｐ分の損失、言い換えると基板電位ＶB B のＶ
ｔｈｐ分の上昇は好ましくない。すなわち、出力電圧Ｖ
B B のレベルが−Ｖｃｃ＋Ｖｔｈｐであるため、電源電
圧Ｖｃｃのレベルが低下すればするほど、出力電圧レベ
ルが上昇することになる。言い換えると、電源電圧レベ
ルが低下すればするほど、出力電圧レベルにおけるしき
い電圧Ｖｔｈｐによる損失は無視できなくなる。
アス電圧発生回路２４は、一体接続されたゲートおよび
ドレインを有するトランジスタ７を用いているので、原
理的に基板電位ＶB B をレベル−Ｖｃｃ＋Ｖｔｈｐより
下げることはできなかった。すでに記載したように、近
年、半導体装置に供給される電源電圧Ｖｃｃのレベルが
低下される傾向の中で、トランジスタ７によるしきい電
圧Ｖｔｈｐ分の損失、言い換えると基板電位ＶB B のＶ
ｔｈｐ分の上昇は好ましくない。すなわち、出力電圧Ｖ
B B のレベルが−Ｖｃｃ＋Ｖｔｈｐであるため、電源電
圧Ｖｃｃのレベルが低下すればするほど、出力電圧レベ
ルが上昇することになる。言い換えると、電源電圧レベ
ルが低下すればするほど、出力電圧レベルにおけるしき
い電圧Ｖｔｈｐによる損失は無視できなくなる。
【００１７】この発明は、上記のような課題を解決する
ためになされたもので、電圧発生回路の出力電圧におい
て、出力段の電界効果トランジスタのしきい電圧による
損失を防ぐことを目的とする。
ためになされたもので、電圧発生回路の出力電圧におい
て、出力段の電界効果トランジスタのしきい電圧による
損失を防ぐことを目的とする。
【００１８】
【課題を解決するための手段】この発明に係る電圧発生
回路は、第１および第２の相補クロック信号を発生する
手段と、第１電極が第１のクロック信号を受けるように
接続された第１のキャパシタ手段と、ソース電極が第１
のキャパシタ手段の第２電極に接続され、かつドレイン
電極が出力ノードに接続された第１の電界効果トランジ
スタと、第１電極が第２のクロック信号を受けるように
接続された第２のキャパシタ手段と、ゲート電極が第２
のキャパシタ手段の第２電極に接続され、かつ第１の電
界効果トランジスタのソース電極と電源電位との間に接
続された第２の電界効果トランジスタとを含む。第１お
よび第２の電界効果トランジスタは、異なった導電形式
を有している。第１の電界効果トランジスタは、ゲート
電極が第２のキャパシタ手段の第２電極に接続される。
回路は、第１および第２の相補クロック信号を発生する
手段と、第１電極が第１のクロック信号を受けるように
接続された第１のキャパシタ手段と、ソース電極が第１
のキャパシタ手段の第２電極に接続され、かつドレイン
電極が出力ノードに接続された第１の電界効果トランジ
スタと、第１電極が第２のクロック信号を受けるように
接続された第２のキャパシタ手段と、ゲート電極が第２
のキャパシタ手段の第２電極に接続され、かつ第１の電
界効果トランジスタのソース電極と電源電位との間に接
続された第２の電界効果トランジスタとを含む。第１お
よび第２の電界効果トランジスタは、異なった導電形式
を有している。第１の電界効果トランジスタは、ゲート
電極が第２のキャパシタ手段の第２電極に接続される。
【００１９】
【作用】この発明における電圧発生回路では、第１の電
界効果トランジスタのゲート電極が第２のキャパシタ手
段の第２電極に接続されているため、第１の電界効果ト
ランジスタのソース電圧を越える電圧が第１の電界効果
トランジスタのゲート電極に与えられる。したがって、
第１の電界効果トランジスタのしきい電圧分の損失なし
に所望の電圧が発生され得る。
界効果トランジスタのゲート電極が第２のキャパシタ手
段の第２電極に接続されているため、第１の電界効果ト
ランジスタのソース電圧を越える電圧が第１の電界効果
トランジスタのゲート電極に与えられる。したがって、
第１の電界効果トランジスタのしきい電圧分の損失なし
に所望の電圧が発生され得る。
【００２０】
【実施例】図１は、この発明の一実施例を示す基板バイ
アス電圧発生回路の回路図である。図１を参照して、こ
の基板バイアス電圧発生回路２１は、インバータ１およ
び２と、ＰＭＯＳキャパシタ３および４と、ＰＭＯＳト
ランジスタ５および６と、ＮＭＯＳトランジスタ８とを
含む。インバータ１は出力信号φ０を受ける。クロック
信号φ０は、場合により、半導体基板内に設けられたリ
ングオシレータ２０から供給される。カスケードされた
インバータ１および２は、相補クロック信号φ１および
φ２を発生する。キャパシタ３は、一方電極がインバー
タ２の出力に接続される。キャパシタ４は、一方電極が
インバータ１の出力に接続される。
アス電圧発生回路の回路図である。図１を参照して、こ
の基板バイアス電圧発生回路２１は、インバータ１およ
び２と、ＰＭＯＳキャパシタ３および４と、ＰＭＯＳト
ランジスタ５および６と、ＮＭＯＳトランジスタ８とを
含む。インバータ１は出力信号φ０を受ける。クロック
信号φ０は、場合により、半導体基板内に設けられたリ
ングオシレータ２０から供給される。カスケードされた
インバータ１および２は、相補クロック信号φ１および
φ２を発生する。キャパシタ３は、一方電極がインバー
タ２の出力に接続される。キャパシタ４は、一方電極が
インバータ１の出力に接続される。
【００２１】トランジスタ５は、ゲート電極が接地さ
れ、かつキャパシタ４の他方電極と接地電位との間に接
続される。トランジスタ６は、ゲート電極がキャパシタ
４の他方電極に接続され、かつキャパシタ３の他方電極
と接地電位との間に接続される。トランジスタ８は、ソ
ース電極がキャパシタ３の他方電極に接続され、かつゲ
ート電極がキャパシタ４の他方電極に接続される。トラ
ンジスタ８のドレイン電極を介して基板バイアス電圧Ｖ
B B が発生される。
れ、かつキャパシタ４の他方電極と接地電位との間に接
続される。トランジスタ６は、ゲート電極がキャパシタ
４の他方電極に接続され、かつキャパシタ３の他方電極
と接地電位との間に接続される。トランジスタ８は、ソ
ース電極がキャパシタ３の他方電極に接続され、かつゲ
ート電極がキャパシタ４の他方電極に接続される。トラ
ンジスタ８のドレイン電極を介して基板バイアス電圧Ｖ
B B が発生される。
【００２２】図３は、図１に示した基板バイアス電圧発
生回路２１の動作を説明するためのタイミングチャート
である。図１および図３を参照して、基板バイアス電圧
発生回路２１の動作について説明する。
生回路２１の動作を説明するためのタイミングチャート
である。図１および図３を参照して、基板バイアス電圧
発生回路２１の動作について説明する。
【００２３】時刻ｔ１においてインバータ１の出力信号
φ１が、接地電位レベル（以下「ＧＮＤレベル」とい
う）から電源電圧レベル（以下「Ｖｃｃレベル」とい
う）に立上がる。トランジスタ６および８のゲート電圧
６ｇ，８ｇは、キャパシタ４による結合によりＶｃｃレ
ベルに上昇しようとするが、トランジスタ５が導通する
ので、電圧レベルＶｔｈｐになる。一方、同じ時刻ｔ１
において、インバータ２の出力信号φ２がＶｃｃレベル
からＧＮＤレベルに立下がるので、トランジスタ８のソ
ース電圧８ｓはキャパシタ３の結合により−Ｖｃｃレベ
ルまで立下がる。したがって、トランジスタ８のゲート
電圧８ｇとソース電圧８ｓ間の差８ｇ−８ｓがＶｔｈｐ
−（−Ｖｃｃ）になるので、トランジスタ８が導通し、
基板から電荷が引き抜かれる。トランジスタ６がゲート
電圧Ｖｔｈｐに応答してオフしているので、引き抜かれ
た電荷はキャパシタ３により保持される。
φ１が、接地電位レベル（以下「ＧＮＤレベル」とい
う）から電源電圧レベル（以下「Ｖｃｃレベル」とい
う）に立上がる。トランジスタ６および８のゲート電圧
６ｇ，８ｇは、キャパシタ４による結合によりＶｃｃレ
ベルに上昇しようとするが、トランジスタ５が導通する
ので、電圧レベルＶｔｈｐになる。一方、同じ時刻ｔ１
において、インバータ２の出力信号φ２がＶｃｃレベル
からＧＮＤレベルに立下がるので、トランジスタ８のソ
ース電圧８ｓはキャパシタ３の結合により−Ｖｃｃレベ
ルまで立下がる。したがって、トランジスタ８のゲート
電圧８ｇとソース電圧８ｓ間の差８ｇ−８ｓがＶｔｈｐ
−（−Ｖｃｃ）になるので、トランジスタ８が導通し、
基板から電荷が引き抜かれる。トランジスタ６がゲート
電圧Ｖｔｈｐに応答してオフしているので、引き抜かれ
た電荷はキャパシタ３により保持される。
【００２４】時刻ｔ２においてインバータ１の出力信号
φ１がＶｃｃレベルからＧＮＤレベルに立下がる。トラ
ンジスタ６および８のゲート電圧６ｇ，８ｇがキャパシ
タ４の結合によりＶｔｈｐ−Ｖｃｃになるので、トラン
ジスタ６がオンする。引き抜かれた電荷、すなわちキャ
パシタ３により保持されていた電荷は、トランジスタ６
を介して接地に導かれる。このとき、トランジスタ８は
オフしているので、キャパシタ３により保持されている
電荷はトランジスタ８を介して基板に戻されない。
φ１がＶｃｃレベルからＧＮＤレベルに立下がる。トラ
ンジスタ６および８のゲート電圧６ｇ，８ｇがキャパシ
タ４の結合によりＶｔｈｐ−Ｖｃｃになるので、トラン
ジスタ６がオンする。引き抜かれた電荷、すなわちキャ
パシタ３により保持されていた電荷は、トランジスタ６
を介して接地に導かれる。このとき、トランジスタ８は
オフしているので、キャパシタ３により保持されている
電荷はトランジスタ８を介して基板に戻されない。
【００２５】上記のように、入力クロック信号φ０の立
上がりおよび立下がりを繰返すことにより、基板から電
荷が引き抜かれ、基板電位ＶB B が低下され、最終的に
は、基板電位ＶB B は、レベル−Ｖｃｃに達し得る。す
なわち、トランジスタ８による電荷の引き抜きが行なわ
れるとき、トランジスタ８のゲート電圧８ｇはドレイン
電圧（すなわち基板電位）よりも十分に高いので、図６
に示した従来の回路２４において生じていたしきい電圧
分Ｖｔｈｐの損失が防がれる。したがって、基板電位Ｖ
B B は有効にレベル−Ｖｃｃに達し得る。
上がりおよび立下がりを繰返すことにより、基板から電
荷が引き抜かれ、基板電位ＶB B が低下され、最終的に
は、基板電位ＶB B は、レベル−Ｖｃｃに達し得る。す
なわち、トランジスタ８による電荷の引き抜きが行なわ
れるとき、トランジスタ８のゲート電圧８ｇはドレイン
電圧（すなわち基板電位）よりも十分に高いので、図６
に示した従来の回路２４において生じていたしきい電圧
分Ｖｔｈｐの損失が防がれる。したがって、基板電位Ｖ
B B は有効にレベル−Ｖｃｃに達し得る。
【００２６】トランジスタ８のドレイン電圧（すなわち
基板電位）が最低レベル−Ｖｃｃになったときでも、Ｖ
ｔｈｐ（トランジスタ５，６のしきい電圧）＜Ｖｔｈｎ
（トランジスタ８のしきい電圧）の関係が満たされるよ
うにトランジスタ６および８が設計されているので、ト
ランジスタ８の望ましくない導通が防がれる。
基板電位）が最低レベル−Ｖｃｃになったときでも、Ｖ
ｔｈｐ（トランジスタ５，６のしきい電圧）＜Ｖｔｈｎ
（トランジスタ８のしきい電圧）の関係が満たされるよ
うにトランジスタ６および８が設計されているので、ト
ランジスタ８の望ましくない導通が防がれる。
【００２７】図１に示した回路において、実際には、ト
ランジスタ８のゲート電極−ソース電極間に容量成分３
１が存在し、トランジスタ６のソース電極−ゲート電極
間にも容量成分３２が存在する。入力クロック信号φ０
の立上がりおよび立下がりを繰返すことにより、これら
の容量成分３１および３２の存在により、トランジスタ
６のゲート電圧が下がりすぎる場合が生じ得る。トラン
ジスタ６のゲート電圧が下がりすぎたとき、トランジス
タ６が完全にはオフできなくなるので、接地から電荷が
戻され得る。言い換えると、トランジスタ６を介して電
荷の逆流が生じ、効率よくポンピング動作が行なわれ得
なくなる。この問題を解決するため，図２に示すような
追加の回路が設けられる。
ランジスタ８のゲート電極−ソース電極間に容量成分３
１が存在し、トランジスタ６のソース電極−ゲート電極
間にも容量成分３２が存在する。入力クロック信号φ０
の立上がりおよび立下がりを繰返すことにより、これら
の容量成分３１および３２の存在により、トランジスタ
６のゲート電圧が下がりすぎる場合が生じ得る。トラン
ジスタ６のゲート電圧が下がりすぎたとき、トランジス
タ６が完全にはオフできなくなるので、接地から電荷が
戻され得る。言い換えると、トランジスタ６を介して電
荷の逆流が生じ、効率よくポンピング動作が行なわれ得
なくなる。この問題を解決するため，図２に示すような
追加の回路が設けられる。
【００２８】図２は、この発明の別の実施例を示す基板
バイアス電圧発生回路の回路図である。図２を参照し
て、この基板バイアス電圧発生回路２２は、図１に示し
た回路２１と比較すると、さらに、キャパシタ４の他方
電極と接地電位との間に直列に接続されたＰＭＯＳトラ
ンジスタ９，１０および１１を含む。各トランジスタ
９，１０および１１は、対応するゲート電極が対応する
ドレイン電極に接続されている。したがって、トランジ
スタ９，１０および１１は、トランジスタ６のゲート電
圧がレベル３Ｖｔｈｐを越えるように制限するためのク
ランプ回路として働く。このクランプ回路の働きによ
り、容量成分３１および３２の影響にかかわらず、トラ
ンジスタ６のゲート電圧をレベル３Ｖｔｈｐを越える範
囲に保持することができ（図４参照）、トランジスタ６
を介して電荷が逆流するのが防がれる。その結果、効率
のよいポンピング動作が行なわれ得る。
バイアス電圧発生回路の回路図である。図２を参照し
て、この基板バイアス電圧発生回路２２は、図１に示し
た回路２１と比較すると、さらに、キャパシタ４の他方
電極と接地電位との間に直列に接続されたＰＭＯＳトラ
ンジスタ９，１０および１１を含む。各トランジスタ
９，１０および１１は、対応するゲート電極が対応する
ドレイン電極に接続されている。したがって、トランジ
スタ９，１０および１１は、トランジスタ６のゲート電
圧がレベル３Ｖｔｈｐを越えるように制限するためのク
ランプ回路として働く。このクランプ回路の働きによ
り、容量成分３１および３２の影響にかかわらず、トラ
ンジスタ６のゲート電圧をレベル３Ｖｔｈｐを越える範
囲に保持することができ（図４参照）、トランジスタ６
を介して電荷が逆流するのが防がれる。その結果、効率
のよいポンピング動作が行なわれ得る。
【００２９】図２に示した例では、３つのＰＭＯＳトラ
ンジスタ９，１０および１１がクランプ回路として設け
られているが、一般に、ＰＭＯＳトランジスタの数ｎ
は、トランジスタ６がオフする条件より、次の不等式が
満足されるように決定される。
ンジスタ９，１０および１１がクランプ回路として設け
られているが、一般に、ＰＭＯＳトランジスタの数ｎ
は、トランジスタ６がオフする条件より、次の不等式が
満足されるように決定される。
【００３０】 Ｖｔｈｐ＜（Ｖｔｈｐ×ｎ）＋Ｖｃｃ×α …（１） ここで、αは、キャパシタ４による電圧伝達比である。
【００３１】図１および図２では、この発明が基板バイ
アス電圧発生回路に適用される例が示された。これらの
基板バイアス電圧発生回路２１および２２は、最終的に
はレベル−Ｖｃｃに達する出力電圧を発生することがで
きる。一方、この発明を昇圧電圧発生回路に適用するこ
とにより、図５に示すような昇圧電圧発生回路２３が得
られる。
アス電圧発生回路に適用される例が示された。これらの
基板バイアス電圧発生回路２１および２２は、最終的に
はレベル−Ｖｃｃに達する出力電圧を発生することがで
きる。一方、この発明を昇圧電圧発生回路に適用するこ
とにより、図５に示すような昇圧電圧発生回路２３が得
られる。
【００３２】図５は、この発明のさらに別の実施例を示
す昇圧電圧発生回路の回路図である。図５を参照して、
この昇圧電圧発生回路２３は、インバータ１および２
と、ＮＭＯＳキャパシタ１２および１３と、ＮＭＯＳト
ランジスタ１４，１５，１７，１８および１９と、ＰＭ
ＯＳトランジスタ１６とを含む。トランジスタ１７，１
８および１９は、クランプ回路を構成しており、図２に
示した回路２２における場合と同様に、トランジスタ１
５および１６の容量成分による悪影響を防ぐために設け
られる。トランジスタ１５および１６における容量成分
が無視できる場合には、これらのトランジスタ１７，１
８および１９を省くことができる。
す昇圧電圧発生回路の回路図である。図５を参照して、
この昇圧電圧発生回路２３は、インバータ１および２
と、ＮＭＯＳキャパシタ１２および１３と、ＮＭＯＳト
ランジスタ１４，１５，１７，１８および１９と、ＰＭ
ＯＳトランジスタ１６とを含む。トランジスタ１７，１
８および１９は、クランプ回路を構成しており、図２に
示した回路２２における場合と同様に、トランジスタ１
５および１６の容量成分による悪影響を防ぐために設け
られる。トランジスタ１５および１６における容量成分
が無視できる場合には、これらのトランジスタ１７，１
８および１９を省くことができる。
【００３３】図５に示した昇圧電圧発生回路２３は、原
理的に、図１に示した基板バイアス電圧発生回路２１と
同様に動作する。昇圧電圧発生回路２３は、トランジス
タ１６のドレインを介して昇圧電圧ＶP P を出力する。
理的に、図１に示した基板バイアス電圧発生回路２１と
同様に動作する。昇圧電圧発生回路２３は、トランジス
タ１６のドレインを介して昇圧電圧ＶP P を出力する。
【００３４】図１および図２に示した基板バイアス電圧
発生回路２１および２２は、図８に示したＤＲＡＭ１０
０におけるＶB B 発生回路８９，９３または９５として
用いることができる。一方、図５に示した昇圧電圧発生
回路２３は、図８に示したＤＲＡＭ１００における昇圧
電圧発生回路９６として用いることができる。図１およ
び図２に示した回路２１および２２では、出力段のトラ
ンジスタ８のゲート電極にソース電圧よりも十分に高い
電圧を与えることができるので、出力電圧ＶB B におい
てトランジスタ８のしきい電圧Ｖｔｈｎ分の損失が生じ
ない。その結果、レベル−Ｖｃｃを有する基板バイアス
電圧ＶB B が発生される。同様に、図５に示した昇圧電
圧発生回路２３においても、出力電圧ＶP P において最
終段のトランジスタ１６のしきい電圧Ｖｔｈｐによる損
失が生じないので、好ましいレベルを有する昇圧電圧Ｖ
P P が得られる。
発生回路２１および２２は、図８に示したＤＲＡＭ１０
０におけるＶB B 発生回路８９，９３または９５として
用いることができる。一方、図５に示した昇圧電圧発生
回路２３は、図８に示したＤＲＡＭ１００における昇圧
電圧発生回路９６として用いることができる。図１およ
び図２に示した回路２１および２２では、出力段のトラ
ンジスタ８のゲート電極にソース電圧よりも十分に高い
電圧を与えることができるので、出力電圧ＶB B におい
てトランジスタ８のしきい電圧Ｖｔｈｎ分の損失が生じ
ない。その結果、レベル−Ｖｃｃを有する基板バイアス
電圧ＶB B が発生される。同様に、図５に示した昇圧電
圧発生回路２３においても、出力電圧ＶP P において最
終段のトランジスタ１６のしきい電圧Ｖｔｈｐによる損
失が生じないので、好ましいレベルを有する昇圧電圧Ｖ
P P が得られる。
【００３５】
【発明の効果】以上のように、この発明によれば、最終
段に設けられた電界効果トランジスタのしきい電圧分の
損失なしに所望の電圧を発生することのできる電圧発生
回路が得られた。
段に設けられた電界効果トランジスタのしきい電圧分の
損失なしに所望の電圧を発生することのできる電圧発生
回路が得られた。
【図面の簡単な説明】
【図１】この発明の一実施例を示す基板バイアス電圧発
生回路の回路図である。
生回路の回路図である。
【図２】この発明の別の実施例を示す基板バイアス電圧
発生回路の回路図である。
発生回路の回路図である。
【図３】図１に示した基板バイアス電圧発生回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図４】図２に示した基板バイアス電圧発生回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図５】この発明のさらに別の実施例を示す昇圧電圧発
生回路の回路図である。
生回路の回路図である。
【図６】この発明の背景を示す基板バイアス電圧発生回
路の回路図である。
路の回路図である。
【図７】図６に示した基板バイアス電圧発生回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図８】この発明が適用され得るＤＲＡＭのブロック図
である。
である。
【符号の説明】 １，２ インバータ ３，４ ＰＭＯＳキャパシタ ５，６ ＰＭＯＳトランジスタ ８ ＮＭＯＳトランジスタ ２０ リングオシレータ ２１ 基板バイアス電圧発生回路 ＶB B 基板バイアス電圧 φ０ 入力クロック信号
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図６】
【図５】
【図７】
【図８】
Claims (1)
- 【請求項１】 出力ノードを介して予め定められた極性
の電圧を発生する電圧発生回路であって、 第１および第２の相補クロック信号を発生する手段と、 第１電極が第１のクロック信号を受けるように接続され
た第１のキャパシタ手段と、 ドレイン電極が前記第１のキャパシタ手段の第２電極に
接続され、かつソース電極が前記出力ノードに接続され
た第１の電界効果トランジスタと、 第１電極が第２のクロック信号を受けるように接続され
た第２のキャパシタ手段と、 ゲート電極が前記第２のキャパシタ手段の第２電極に接
続され、かつ前記第１の電界効果トランジスタのドレイ
ン電極と電源電位との間に接続された第２の電界効果ト
ランジスタと、 前記第２のキャパシタ手段の第２電極と電源電位との間
に接続され、前記第２のキャパシタ手段の第２電極の電
位を予め定められた範囲内に制限する電位制限手段とを
含み、 前記第１および第２の電界効果トランジスタは、異なっ
た導電形式を有しており、 前記第１の電界効果トランジスタは、ゲート電極が前記
第２のキャパシタ手段の第２電極に接続される、電圧発
生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199479A JP2632112B2 (ja) | 1992-07-27 | 1992-07-27 | 電圧発生回路 |
| US08/071,498 US5357416A (en) | 1992-07-27 | 1993-06-04 | Voltage generating circuit causing no threshold voltage loss by FET in output voltage |
| DE4323010A DE4323010C2 (de) | 1992-07-27 | 1993-07-09 | Spannungserzeugungsschaltung zum Erzeugen einer Spannung mit vorbestimmter Polarität an einem Ausgangsknoten, wobei Schwellenspannungsverluste vermieden werden |
| KR1019930012939A KR970006605B1 (ko) | 1992-07-27 | 1993-07-09 | 출력전압에 있어 전계효과트랜지스터의 한계치전압의 손실이 생기지 않는 전압발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199479A JP2632112B2 (ja) | 1992-07-27 | 1992-07-27 | 電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0644776A true JPH0644776A (ja) | 1994-02-18 |
| JP2632112B2 JP2632112B2 (ja) | 1997-07-23 |
Family
ID=16408493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4199479A Expired - Lifetime JP2632112B2 (ja) | 1992-07-27 | 1992-07-27 | 電圧発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5357416A (ja) |
| JP (1) | JP2632112B2 (ja) |
| KR (1) | KR970006605B1 (ja) |
| DE (1) | DE4323010C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6193098B1 (en) | 1998-05-20 | 2001-02-27 | Dai Nippon Printing Co., Ltd. | Insulating container |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3085562B2 (ja) * | 1992-10-12 | 2000-09-11 | 三菱電機株式会社 | 基準電圧発生回路および内部降圧回路 |
| JPH06195971A (ja) * | 1992-10-29 | 1994-07-15 | Mitsubishi Electric Corp | 基板電位発生回路 |
| JP2919731B2 (ja) * | 1993-12-28 | 1999-07-19 | 三洋電機株式会社 | 負電圧発生回路 |
| US5493486A (en) * | 1995-03-17 | 1996-02-20 | Motorola, Inc. | High efficiency compact low power voltage doubler circuit |
| KR0142963B1 (ko) * | 1995-05-17 | 1998-08-17 | 김광호 | 외부제어신호에 적응 동작하는 승압회로를 갖는 반도체 메모리 장치 |
| US5701071A (en) * | 1995-08-21 | 1997-12-23 | Fujitsu Limited | Systems for controlling power consumption in integrated circuits |
| JPH0973784A (ja) * | 1995-09-07 | 1997-03-18 | Nec Corp | 半導体装置及びその制御回路 |
| JP2830807B2 (ja) * | 1995-11-29 | 1998-12-02 | 日本電気株式会社 | 半導体メモリ装置 |
| US6188265B1 (en) * | 1997-12-12 | 2001-02-13 | Scenix Semiconduction, Inc. | High-voltage NMOS switch |
| JP2000112547A (ja) * | 1998-10-05 | 2000-04-21 | Mitsubishi Electric Corp | 基板電圧発生回路および半導体集積回路装置 |
| US6456152B1 (en) | 1999-05-17 | 2002-09-24 | Hitachi, Ltd. | Charge pump with improved reliability |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4229667A (en) * | 1978-08-23 | 1980-10-21 | Rockwell International Corporation | Voltage boosting substrate bias generator |
| US4346310A (en) * | 1980-05-09 | 1982-08-24 | Motorola, Inc. | Voltage booster circuit |
| DE3335423A1 (de) * | 1983-09-29 | 1985-04-04 | Siemens AG, 1000 Berlin und 8000 München | Schaltung zur spannungsvervielfachung |
| JPS62196861A (ja) * | 1986-02-24 | 1987-08-31 | Mitsubishi Electric Corp | 内部電位発生回路 |
| KR890005159B1 (ko) * | 1987-04-30 | 1989-12-14 | 삼성전자 주식회사 | 백 바이어스 전압 발생기 |
| US4803612A (en) * | 1988-06-08 | 1989-02-07 | National Semiconductor Corporation | Clock ripple reduction in a linear low dropout C/DMOS regulator |
| JPH02126308A (ja) * | 1988-11-04 | 1990-05-15 | Nec Corp | 基板電位生成回路 |
-
1992
- 1992-07-27 JP JP4199479A patent/JP2632112B2/ja not_active Expired - Lifetime
-
1993
- 1993-06-04 US US08/071,498 patent/US5357416A/en not_active Expired - Lifetime
- 1993-07-09 DE DE4323010A patent/DE4323010C2/de not_active Expired - Lifetime
- 1993-07-09 KR KR1019930012939A patent/KR970006605B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6193098B1 (en) | 1998-05-20 | 2001-02-27 | Dai Nippon Printing Co., Ltd. | Insulating container |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970006605B1 (ko) | 1997-04-29 |
| KR940003011A (ko) | 1994-02-19 |
| US5357416A (en) | 1994-10-18 |
| DE4323010C2 (de) | 1996-11-28 |
| DE4323010A1 (de) | 1994-02-03 |
| JP2632112B2 (ja) | 1997-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5442277A (en) | Internal power supply circuit for generating internal power supply potential by lowering external power supply potential | |
| JP4353621B2 (ja) | 半導体装置 | |
| US6194887B1 (en) | Internal voltage generator | |
| JPH0831171A (ja) | 半導体記憶装置、内部電源電圧発生回路、内部高電圧発生回路、中間電圧発生回路、定電流源、および基準電圧発生回路 | |
| GB2111336A (en) | Substrate biassing | |
| JPH02177716A (ja) | 昇圧回路 | |
| US5243228A (en) | Substrate bias voltage generator circuit | |
| JPS6153759A (ja) | 発振回路 | |
| US6121812A (en) | Delay circuit having delay time free from influence of operation environment | |
| JP3846741B2 (ja) | 半導体集積回路の電圧昇圧回路 | |
| JP2003346478A (ja) | 半導体記憶装置 | |
| JP2632112B2 (ja) | 電圧発生回路 | |
| US4704706A (en) | Booster circuit | |
| JP3380823B2 (ja) | 半導体記憶装置 | |
| JP3315130B2 (ja) | 半導体集積回路 | |
| US5436586A (en) | Semiconductor integrated circuit apparatus including supply voltage conversion circuit | |
| US5276651A (en) | Voltage generating device generating a voltage at a constant level and operating method thereof | |
| JPH05234373A (ja) | 半導体記憶装置 | |
| JP4306821B2 (ja) | 半導体記憶装置 | |
| US5579276A (en) | Internal voltage boosting circuit in a semiconductor memory device | |
| JPS595488A (ja) | 半導体装置 | |
| JPH06309869A (ja) | 半導体記憶装置 | |
| JPH11214978A (ja) | 半導体装置 | |
| JPH07262781A (ja) | 半導体集積回路 | |
| JP3224712B2 (ja) | 論理＆レベル変換回路及び半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970218 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080425 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100425 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100425 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110425 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110425 Year of fee payment: 14 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110425 Year of fee payment: 14 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120425 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120425 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130425 Year of fee payment: 16 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130425 Year of fee payment: 16 |