JPH02126308A - 基板電位生成回路 - Google Patents
基板電位生成回路Info
- Publication number
- JPH02126308A JPH02126308A JP27984988A JP27984988A JPH02126308A JP H02126308 A JPH02126308 A JP H02126308A JP 27984988 A JP27984988 A JP 27984988A JP 27984988 A JP27984988 A JP 27984988A JP H02126308 A JPH02126308 A JP H02126308A
- Authority
- JP
- Japan
- Prior art keywords
- nodal point
- level
- node
- substrate
- vcc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 36
- 230000010355 oscillation Effects 0.000 claims abstract description 15
- 230000001808 coupling effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路における基板電位生成回路に関
する。
する。
従来、この種の基板電位生成回路は、基板節点に一対の
トラジスタ回路を接続するとともに発振回路からの出力
をコンデンサを介して前記トランジスタ回路で制御する
ようにしている。
トラジスタ回路を接続するとともに発振回路からの出力
をコンデンサを介して前記トランジスタ回路で制御する
ようにしている。
第３図はかかる従来の一例を説明するための基板電位生
成回路図である。
成回路図である。
第３図に示すように、かかる基板電位生成回路はソース
とゲートが基板節点Ｓｕｂに接続され且つドレインが節
点Ｎ、に接続されているＭＯＳ）ランジスタＴ１と、ソ
ースとゲートが節点Ｎ１に接続され且つドレインがグラ
ンド節点に接続されるＭＯＳ）ランジスタＴ２ど、発振
回路ｏＣと、一端が節点Ｎ１に且つ他端が発振回路ＯＣ
の出力節点Ｎ２に接続される容量素子Ｃ１とで構成され
ている。
とゲートが基板節点Ｓｕｂに接続され且つドレインが節
点Ｎ、に接続されているＭＯＳ）ランジスタＴ１と、ソ
ースとゲートが節点Ｎ１に接続され且つドレインがグラ
ンド節点に接続されるＭＯＳ）ランジスタＴ２ど、発振
回路ｏＣと、一端が節点Ｎ１に且つ他端が発振回路ＯＣ
の出力節点Ｎ２に接続される容量素子Ｃ１とで構成され
ている。
また、第４図は第３図に示すかかる電位生成回路の動作
を説明するための動作波形図である。
を説明するための動作波形図である。
第４図に示すように、節点Ｎ２の電圧は発振回路ＯＣの
発振波形を受けである一定の周期で発振しており、この
節点Ｎ２が高レベル（Ｖｃｃ）になるとき、節点Ｎｌの
電圧は持ち上げられるが、トランジスタＴ２がオンする
ためトランジスタＴ２のしきい値電圧■７のレベルまで
しか上昇しない。一方、節点Ｎ２の電圧が低レベルにな
るとき、節点Ｎ１の電圧はトランジスタＴ２のしきい値
電圧ＶＴのレベルから容量素子Ｃ１のカップリングを受
けて、−（Ｖｃｃ ＶＴ）付近のレベルになる。その
際、トランジスタＴ１は基板節点Ｓｕｂの電位が浅いと
きにはオンして基板のチャージを引き抜くことができる
。この場合の基板の電位レベルはトランジスタＴ、のし
きい値電圧■１より深くできず、理想的状態で−（Ｖｃ
ｃ−ＶＴ）＋ＶＶＴ近のレベルになる。
発振波形を受けである一定の周期で発振しており、この
節点Ｎ２が高レベル（Ｖｃｃ）になるとき、節点Ｎｌの
電圧は持ち上げられるが、トランジスタＴ２がオンする
ためトランジスタＴ２のしきい値電圧■７のレベルまで
しか上昇しない。一方、節点Ｎ２の電圧が低レベルにな
るとき、節点Ｎ１の電圧はトランジスタＴ２のしきい値
電圧ＶＴのレベルから容量素子Ｃ１のカップリングを受
けて、−（Ｖｃｃ ＶＴ）付近のレベルになる。その
際、トランジスタＴ１は基板節点Ｓｕｂの電位が浅いと
きにはオンして基板のチャージを引き抜くことができる
。この場合の基板の電位レベルはトランジスタＴ、のし
きい値電圧■１より深くできず、理想的状態で−（Ｖｃ
ｃ−ＶＴ）＋ＶＶＴ近のレベルになる。
上述した従来の基板電位生成回路は基板節点に接続され
ているＭＯＳトランジスタのしきい値電圧により基板節
点のレベルが浅くなるので、電位レベルを損失してしま
うという欠点がある。
ているＭＯＳトランジスタのしきい値電圧により基板節
点のレベルが浅くなるので、電位レベルを損失してしま
うという欠点がある。
本発明の目的は、かかる基板節点における電位レベルを
充分に下げることのできる基板電位生成回路を提供する
ことにある。
充分に下げることのできる基板電位生成回路を提供する
ことにある。
本発明の基板電位生成回路は、ソースを基板節点に且つ
ゲートを第一の節点に接続するとともにドレインを第二
の節点に接続する第一のトランジスタと、ソースとゲー
トとを共に前記第二の節点に接続し且つドレインがグラ
ンド節点に接続される第二のトランジスタと、一端が前
記第二の節点に接続され且つ他端が発振回路の出力回路
に接続される容量素子と、前記第一の節点の電位を前記
発振回路の出力信号によって制御する手段とを含んで構
成される。
ゲートを第一の節点に接続するとともにドレインを第二
の節点に接続する第一のトランジスタと、ソースとゲー
トとを共に前記第二の節点に接続し且つドレインがグラ
ンド節点に接続される第二のトランジスタと、一端が前
記第二の節点に接続され且つ他端が発振回路の出力回路
に接続される容量素子と、前記第一の節点の電位を前記
発振回路の出力信号によって制御する手段とを含んで構
成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するための基板電位生
成回路図である。
成回路図である。
第１図に示すように、かかる基板電位生成回路は、ソー
スが基板節点Ｓｕｂに接続されゲートが節点Ｎ３に且つ
ドレインが節点Ｎ１に接続されるＭｏ３）ランジスタＴ
１と、ソースとゲートが節点Ｎ１に接続されドレインが
グランド節点に接続されるＭｏＳトランジスタＴ２と、
発振回路ＯＣと、一端が節点Ｎ１に且つ他端が発振回路
ｏＣの出力節点Ｎ２に接続される容量素子Ｃ，と、ソー
スとゲートが基板節点Ｓｕｂに接続され且つドレインが
節点Ｎ３に接続されるＭＯＳトランジスタＴ３と、ソー
スとゲートが節点Ｎ３に接続され且つドレインがグラン
ド節点に接続されるＭＯＳトランジスタＴ４と、一端が
節点Ｎ３に接続され他端が節点Ｎ４に接続される容量素
子Ｃ２と、入力が節点Ｎ２に接続され出力が節点Ｎ４と
なる反転回路工とから構成されている。
スが基板節点Ｓｕｂに接続されゲートが節点Ｎ３に且つ
ドレインが節点Ｎ１に接続されるＭｏ３）ランジスタＴ
１と、ソースとゲートが節点Ｎ１に接続されドレインが
グランド節点に接続されるＭｏＳトランジスタＴ２と、
発振回路ＯＣと、一端が節点Ｎ１に且つ他端が発振回路
ｏＣの出力節点Ｎ２に接続される容量素子Ｃ，と、ソー
スとゲートが基板節点Ｓｕｂに接続され且つドレインが
節点Ｎ３に接続されるＭＯＳトランジスタＴ３と、ソー
スとゲートが節点Ｎ３に接続され且つドレインがグラン
ド節点に接続されるＭＯＳトランジスタＴ４と、一端が
節点Ｎ３に接続され他端が節点Ｎ４に接続される容量素
子Ｃ２と、入力が節点Ｎ２に接続され出力が節点Ｎ４と
なる反転回路工とから構成されている。
かかる基板電位生成回路の動作を第２図に示す各部の動
作波形を用いて説明する。
作波形を用いて説明する。
第２図に示すように、節点Ｎ２は発振口＆＠ＯＣの発振
波形を受けて、ある一定の周期で発振し、また節点Ｎ４
はこの節点Ｎ２の反転信号を供給されている。まず、節
点Ｎ４が高レベルになるとき、節点Ｎ３は容量素子Ｃ２
のカップリング効果を受けてトランジスタＴ４のしきい
値電圧ＶＴのレベルまで上昇する。一方、節点Ｎ４が低
レベルになるとき、節点Ｎ３はトランジスタＴ４のしき
い値電圧Ｖｔのレベルから−（Ｖｃｃ−Ｖア）付近のレ
ベルになる。また、節点Ｎ、の電位は節点Ｎ３の電位と
逆相信号として働く。すなわち、節点Ｎ、がしきい値電
圧ＶＴのとき節点Ｎ３は−（Ｖｃｃ−Ｖｔ）付近のレベ
ルであり、節点Ｎ１が−（Ｖｃｃ−Ｖｔ ）のとき節点
Ｎ３はしきい値電圧ＶＴである。
波形を受けて、ある一定の周期で発振し、また節点Ｎ４
はこの節点Ｎ２の反転信号を供給されている。まず、節
点Ｎ４が高レベルになるとき、節点Ｎ３は容量素子Ｃ２
のカップリング効果を受けてトランジスタＴ４のしきい
値電圧ＶＴのレベルまで上昇する。一方、節点Ｎ４が低
レベルになるとき、節点Ｎ３はトランジスタＴ４のしき
い値電圧Ｖｔのレベルから−（Ｖｃｃ−Ｖア）付近のレ
ベルになる。また、節点Ｎ、の電位は節点Ｎ３の電位と
逆相信号として働く。すなわち、節点Ｎ、がしきい値電
圧ＶＴのとき節点Ｎ３は−（Ｖｃｃ−Ｖｔ）付近のレベ
ルであり、節点Ｎ１が−（Ｖｃｃ−Ｖｔ ）のとき節点
Ｎ３はしきい値電圧ＶＴである。
従って、節点Ｎ、が−（Ｖｃｃ−Ｖｔ）のとき、基板節
点Ｓｕｂと節点Ｎ１を接続するトランジスタＴ１はオン
しているので、基板節点Ｓｕｂのレベルは−（Ｖｃｃ
ＶＴ）付近まで引き抜くことができる。尚、トランジ
スタＴ３は基板節点Ｓｕｂの電位が浅い場合に、基板節
点Ｓｕｂのレベルを引き抜くために付加されている。
点Ｓｕｂと節点Ｎ１を接続するトランジスタＴ１はオン
しているので、基板節点Ｓｕｂのレベルは−（Ｖｃｃ
ＶＴ）付近まで引き抜くことができる。尚、トランジ
スタＴ３は基板節点Ｓｕｂの電位が浅い場合に、基板節
点Ｓｕｂのレベルを引き抜くために付加されている。
以上説明したように、本発明の基板電位生成回路は、基
板節点に接続されるＭＯＳ）−ランジスタのゲートレベ
ルを発振回路の出力信号によって制御することにより、
基板電位レベルを効率的にマイナスレベルに引き抜くこ
とができるという効果がある。
板節点に接続されるＭＯＳ）−ランジスタのゲートレベ
ルを発振回路の出力信号によって制御することにより、
基板電位レベルを効率的にマイナスレベルに引き抜くこ
とができるという効果がある。
第１図は本発明の一実施例を説明するための基板電位生
成回路図、第２図は第１図に示す生成回路の動作を説明
するための動作波形図、第３図は従来の一例を説明する
ための基板電位生成回路図、第４図は第３図に示す生成
回路の動作を説明するための動作波形図である。 Ｎ、〜Ｎ４・・・節点、Ｃ，、Ｃ２・・・容量素子、Ｔ
１〜Ｔ４・・・ＭＯＳ）−ランジスタ、ＯＣ・・・発振
回路、■・・・反転回路、Ｓｕｂ・・・基板節点。
成回路図、第２図は第１図に示す生成回路の動作を説明
するための動作波形図、第３図は従来の一例を説明する
ための基板電位生成回路図、第４図は第３図に示す生成
回路の動作を説明するための動作波形図である。 Ｎ、〜Ｎ４・・・節点、Ｃ，、Ｃ２・・・容量素子、Ｔ
１〜Ｔ４・・・ＭＯＳ）−ランジスタ、ＯＣ・・・発振
回路、■・・・反転回路、Ｓｕｂ・・・基板節点。
Claims (1)
- ソースを基板節点に且つゲートを第一の節点に接続する
とともにドレインを第二の節点に接続する第一のトラン
ジスタと、ソースとゲートとを共に前記第二の節点に接
続し且つドレインがグランド節点に接続される第二のト
ランジスタと、一端が前記第二の節点に接続され且つ他
端が発振回路の出力回路に接続される容量素子と、前記
第一の節点の電位を前記発振回路の出力信号によって制
御する手段とを含むことを特徴とする基板電位生成回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27984988A JPH02126308A (ja) | 1988-11-04 | 1988-11-04 | 基板電位生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27984988A JPH02126308A (ja) | 1988-11-04 | 1988-11-04 | 基板電位生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02126308A true JPH02126308A (ja) | 1990-05-15 |
Family
ID=17616794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27984988A Pending JPH02126308A (ja) | 1988-11-04 | 1988-11-04 | 基板電位生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02126308A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5357416A (en) * | 1992-07-27 | 1994-10-18 | Mitsubishi Denki Kabushiki Kaisha | Voltage generating circuit causing no threshold voltage loss by FET in output voltage |
-
1988
- 1988-11-04 JP JP27984988A patent/JPH02126308A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5357416A (en) * | 1992-07-27 | 1994-10-18 | Mitsubishi Denki Kabushiki Kaisha | Voltage generating circuit causing no threshold voltage loss by FET in output voltage |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2621993B2 (ja) | フリップフロップ回路 | |
| US4438346A (en) | Regulated substrate bias generator for random access memory | |
| JPH09508780A (ja) | 電源ノイズのアイソレーションを備えた電圧制御遅延回路を含む電圧制御発振器 | |
| JPS6153759A (ja) | 発振回路 | |
| JP2560983B2 (ja) | 半導体装置 | |
| JPS58191522A (ja) | 半導体集積回路の周波数逓倍回路 | |
| JPH06150652A (ja) | 半導体集積回路 | |
| JP2005160093A (ja) | 制御電流に従う発振信号の生成方法および装置 | |
| JPH02126308A (ja) | 基板電位生成回路 | |
| US4914323A (en) | Boot-strap type signal generating circuit | |
| KR100316982B1 (ko) | 2개의 ｎ-채널 ｍｏｓ 트랜지스터로 구성된 푸시풀형 출력회로를 갖는 반도체 메모리 장치 | |
| JP2978671B2 (ja) | 半導体メモリ装置 | |
| JPH048668Y2 (ja) | ||
| JPH0481009A (ja) | 圧電発振回路 | |
| JPH019269Y2 (ja) | ||
| JPH07202131A (ja) | 半導体集積回路 | |
| JP2853718B2 (ja) | 出力制御回路 | |
| JPH0353705A (ja) | 半導体集積回路 | |
| JP2919187B2 (ja) | 基板電位供給回路 | |
| JPS59168704A (ja) | 半導体集積回路 | |
| JPH071853Y2 (ja) | 二端子型ｌｃ発振回路 | |
| JPH04273602A (ja) | 発振制御回路 | |
| JPH0428178B2 (ja) | ||
| JPS6361807B2 (ja) | ||
| JPS58121829A (ja) | 駆動回路 |